JPH04342165A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04342165A JPH04342165A JP3141451A JP14145191A JPH04342165A JP H04342165 A JPH04342165 A JP H04342165A JP 3141451 A JP3141451 A JP 3141451A JP 14145191 A JP14145191 A JP 14145191A JP H04342165 A JPH04342165 A JP H04342165A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、例えばダイ
ナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）及びその製造方法に関するものである。
ナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）及びその製造方法に関するものである。
【０００２】
【従来技術】従来、半導体集積回路装置、例えばダイナ
ミックＲＡＭでは、ＳＴＴ（Ｓｔａｃｋｅｄ ｉｎ Ｔ
ｒｅｎｃｈ ）型セルが知られている。
ミックＲＡＭでは、ＳＴＴ（Ｓｔａｃｋｅｄ ｉｎ Ｔ
ｒｅｎｃｈ ）型セルが知られている。
【０００３】このセルを形成するには、図１７のように
、Ｐ− 型シリコン基板（具体的にはＰ− 型ウェル）
４０に形成されたトレンチ状の溝２０の壁面にＣＶＤ（
化学的気相成長法）又は熱酸化法によりＳｉＯ２ 膜５
４を厚さ４００ 〜１０００Å程度に成長させた後、こ
のＳｉＯ２ 膜を選択的にエッチングする（図中の２は
素子分離用のフィールドＳｉＯ２ 膜である）。
、Ｐ− 型シリコン基板（具体的にはＰ− 型ウェル）
４０に形成されたトレンチ状の溝２０の壁面にＣＶＤ（
化学的気相成長法）又は熱酸化法によりＳｉＯ２ 膜５
４を厚さ４００ 〜１０００Å程度に成長させた後、こ
のＳｉＯ２ 膜を選択的にエッチングする（図中の２は
素子分離用のフィールドＳｉＯ２ 膜である）。
【０００４】そして次に、図１８のように、ＳｉＯ２
膜５４上を含む全面に、ＣＶＤによってＮ＋ 型（Ｐや
Ａｓをドープした）ポリシリコン層６３をストレージ電
極として厚さ５００ Å程度に堆積させる。そして、ア
ニールを施すことにより、ＳｉＯ２ 膜５４の欠除部５
４ａ（即ち、サイドコンタクト部の窓口）からウェル４
０内に、ポリシリコン層６３中のＮ型不純物をオートド
ーピングし、Ｎ＋ 型不純物拡散領域５３（サイドコン
タクト部）を溝２０の上部において形成する。
膜５４上を含む全面に、ＣＶＤによってＮ＋ 型（Ｐや
Ａｓをドープした）ポリシリコン層６３をストレージ電
極として厚さ５００ Å程度に堆積させる。そして、ア
ニールを施すことにより、ＳｉＯ２ 膜５４の欠除部５
４ａ（即ち、サイドコンタクト部の窓口）からウェル４
０内に、ポリシリコン層６３中のＮ型不純物をオートド
ーピングし、Ｎ＋ 型不純物拡散領域５３（サイドコン
タクト部）を溝２０の上部において形成する。
【０００５】次いで図１９のように、ストレージノード
としてのポリシリコン層６３を全面エッチバック（ＲＩ
Ｅによる異方性エッチング）し、溝２０の内壁上（但し
、最底部は除く。）にのみポリシリコン層６３をほぼ円
筒状に残す。なお、このポリシリコン層６３の表面には
ＣＶＤによって誘電体膜としてのＳｉＯ２ 膜（図示せ
ず）を形成し、更にＣＶＤによってＮ＋ 型ポリシリコ
ン層（図示せず）をその上に形成し、キャパシタを構成
することになる。
としてのポリシリコン層６３を全面エッチバック（ＲＩ
Ｅによる異方性エッチング）し、溝２０の内壁上（但し
、最底部は除く。）にのみポリシリコン層６３をほぼ円
筒状に残す。なお、このポリシリコン層６３の表面には
ＣＶＤによって誘電体膜としてのＳｉＯ２ 膜（図示せ
ず）を形成し、更にＣＶＤによってＮ＋ 型ポリシリコ
ン層（図示せず）をその上に形成し、キャパシタを構成
することになる。
【０００６】ところが、このエッチバックの際、溝２０
内においてＳｉＯ２ 膜５４の欠除部５４ａの存在によ
る段差が既に形成されており、図１８の段階でポリシリ
コン層６３にも段差部６３ａが存在することになる。こ
の結果、図１９に一点鎖線の如くに存在していたポリシ
リコン層６３は特にその段差６３ａの部分もエッチング
されてしまい、ポリシリコン層６３が溝２０内で段切れ
（断線）してしまうことがある。
内においてＳｉＯ２ 膜５４の欠除部５４ａの存在によ
る段差が既に形成されており、図１８の段階でポリシリ
コン層６３にも段差部６３ａが存在することになる。こ
の結果、図１９に一点鎖線の如くに存在していたポリシ
リコン層６３は特にその段差６３ａの部分もエッチング
されてしまい、ポリシリコン層６３が溝２０内で段切れ
（断線）してしまうことがある。
【０００７】こうした断線を防止するには、図２０に示
すように、溝２０内にフォトレジスト５０を溝２０の最
上部とポリシリコン層６３の段差６３ａとの間の深さレ
ベルまで充填し、このフォトレジストをマスクにしてポ
リシリコン層６３をエッチバックすること（即ち、段差
６３ａの部分はエッチングしないこと）が必要となる。
すように、溝２０内にフォトレジスト５０を溝２０の最
上部とポリシリコン層６３の段差６３ａとの間の深さレ
ベルまで充填し、このフォトレジストをマスクにしてポ
リシリコン層６３をエッチバックすること（即ち、段差
６３ａの部分はエッチングしないこと）が必要となる。
【０００８】しかし、フォトレジスト５０を上記深さレ
ベルに選択的に残すこと自体、その露光状態の制御性か
らみて困難である。
ベルに選択的に残すこと自体、その露光状態の制御性か
らみて困難である。
【０００９】
【発明の目的】本発明の目的は、導電層の段切れが生じ
難く、製造時の制御性も容易である半導体装置及びその
製造方法を提供することにある。
難く、製造時の制御性も容易である半導体装置及びその
製造方法を提供することにある。
【００１０】
【発明の構成】即ち、本発明は、半導体基体の表面に形
成された第一の導電領域（例えば後述のＮ＋ 型領域５
３）と、前記表面上に形成され、前記第一の導電領域上
に開口部を持つ絶縁膜（例えば後述のＳｉＯ２ 膜５４
）と、前記絶縁膜上の絶縁膜開口部の端部より突出させ
るように突出部を形成する第二の導電領域（例えば後述
のポリシリコン膜９０ ）と、前記突出部を介して前
記第一の導電領域と前記第二の導電領域とを接続するよ
うに形成された第三の導電領域（例えば後述のポリシリ
コン電極６３）とを有し、前記第三の導電領域が少なく
とも前記第一の導電領域と前記第二の導電領域の突出部
との間に形成されることを特徴とする半導体装置に係る
ものである。
成された第一の導電領域（例えば後述のＮ＋ 型領域５
３）と、前記表面上に形成され、前記第一の導電領域上
に開口部を持つ絶縁膜（例えば後述のＳｉＯ２ 膜５４
）と、前記絶縁膜上の絶縁膜開口部の端部より突出させ
るように突出部を形成する第二の導電領域（例えば後述
のポリシリコン膜９０ ）と、前記突出部を介して前
記第一の導電領域と前記第二の導電領域とを接続するよ
うに形成された第三の導電領域（例えば後述のポリシリ
コン電極６３）とを有し、前記第三の導電領域が少なく
とも前記第一の導電領域と前記第二の導電領域の突出部
との間に形成されることを特徴とする半導体装置に係る
ものである。
【００１１】また、本発明は、半導体基体の表面に第一
の導電領域を形成する工程と、前記表面上の前記第一の
導電領域上に開口部を持つ絶縁膜を形成する工程と、前
記絶縁膜上の絶縁膜開口部の端部より突出させるように
突出部を形成する、第二の導電領域の形成工程と、前記
突出部を介して前記第一の導電領域と前記第二の導電領
域とを接続するように第三の導電領域を形成する工程で
あって、前記第三の導電領域を少なくとも前記第一の導
電領域と前記第二の導電領域の突出部との間に形成する
工程とを有することを特徴とする半導体装置の製造方法
も提供するものである。
の導電領域を形成する工程と、前記表面上の前記第一の
導電領域上に開口部を持つ絶縁膜を形成する工程と、前
記絶縁膜上の絶縁膜開口部の端部より突出させるように
突出部を形成する、第二の導電領域の形成工程と、前記
突出部を介して前記第一の導電領域と前記第二の導電領
域とを接続するように第三の導電領域を形成する工程で
あって、前記第三の導電領域を少なくとも前記第一の導
電領域と前記第二の導電領域の突出部との間に形成する
工程とを有することを特徴とする半導体装置の製造方法
も提供するものである。
【００１２】
【実施例】以下、本発明の実施例を説明する。
【００１３】図１〜図２は、本発明の第１の実施例によ
るダイナミックＲＡＭ（例えば６４メガビット用）を示
すものである。
るダイナミックＲＡＭ（例えば６４メガビット用）を示
すものである。
【００１４】このダイナミックＲＡＭによれば、そのメ
モリセルは、Ｎチャネル絶縁ゲート電界効果トランジス
タからなるトランスファゲートＴｒ１ と、このトラン
スファゲートのソース領域２２に接続されたキャパシタ
Ｃ１ とによる１トランジスター１キャパシタ構造から
構成され、隣接するセル間ではキャパシタＣ１ が共通
に設置されている。
モリセルは、Ｎチャネル絶縁ゲート電界効果トランジス
タからなるトランスファゲートＴｒ１ と、このトラン
スファゲートのソース領域２２に接続されたキャパシタ
Ｃ１ とによる１トランジスター１キャパシタ構造から
構成され、隣接するセル間ではキャパシタＣ１ が共通
に設置されている。
【００１５】そして、メモリセルは、Ｐ−−型半導体基
板８１の一主面に形成されたＰ− 型ウェル４０にトレ
ンチ状の溝２０を設け、この溝の壁面においてその上部
のサイドコンタクト部以外の領域に形成された厚さ２０
０ 〜１０００Å、例えば４００ Å程度の絶縁膜５４
と、前記上部の周囲にて前記一主面に形成されたＮ＋
型不純物拡散領域５３と、この不純物拡散領域５３に連
設されて前記一主面に形成されたＮ＋ 型ソース領域２
２とを有していて、トランスファゲートＴｒ１ が拡散
領域５３によってキャパシタＣ１に接続されている。
板８１の一主面に形成されたＰ− 型ウェル４０にトレ
ンチ状の溝２０を設け、この溝の壁面においてその上部
のサイドコンタクト部以外の領域に形成された厚さ２０
０ 〜１０００Å、例えば４００ Å程度の絶縁膜５４
と、前記上部の周囲にて前記一主面に形成されたＮ＋
型不純物拡散領域５３と、この不純物拡散領域５３に連
設されて前記一主面に形成されたＮ＋ 型ソース領域２
２とを有していて、トランスファゲートＴｒ１ が拡散
領域５３によってキャパシタＣ１に接続されている。
【００１６】キャパシタＣ１ はＮ＋ 型不純物拡散領
域５３に連設されて絶縁膜５４の壁面上に筒状に形成さ
れたＮ＋ 型ポリシリコン電極６３と、このポリシリコ
ン電極６３の壁面上に形成された誘電体膜（ＳｉＯ２
膜）６５を介して形成された第２のＮ＋ 型ポリシリコ
ン電極６６とによって構成されている（ポリシリコン電
極６３の厚さは２００ 〜１０００Å、例えば５００Å
がよい）。従って、キャパシタ面積が大きく、また溝２
０を利用して設けているため、高出力化、高集積化にと
っても有利である。
域５３に連設されて絶縁膜５４の壁面上に筒状に形成さ
れたＮ＋ 型ポリシリコン電極６３と、このポリシリコ
ン電極６３の壁面上に形成された誘電体膜（ＳｉＯ２
膜）６５を介して形成された第２のＮ＋ 型ポリシリコ
ン電極６６とによって構成されている（ポリシリコン電
極６３の厚さは２００ 〜１０００Å、例えば５００Å
がよい）。従って、キャパシタ面積が大きく、また溝２
０を利用して設けているため、高出力化、高集積化にと
っても有利である。
【００１７】このキャパシタＣ１ の構成において、注
目すべきことは、本発明に基いて、上記ＳｉＯ２ 膜５
４のなす段差５４ａ（図面では横方向になるが）に接し
て、ストレージのポリシリコン電極６３の下地として導
電膜（例えばＮ＋ 型ポリシリコン膜）９０が予め設け
られていることである。このポリシリコン膜９０は段差
５４ａに接してヒサシ状に設けられている。
目すべきことは、本発明に基いて、上記ＳｉＯ２ 膜５
４のなす段差５４ａ（図面では横方向になるが）に接し
て、ストレージのポリシリコン電極６３の下地として導
電膜（例えばＮ＋ 型ポリシリコン膜）９０が予め設け
られていることである。このポリシリコン膜９０は段差
５４ａに接してヒサシ状に設けられている。
【００１８】即ち、このポリシリコン膜９０の表面を含
む（その表面から段差５４ａ下にかけて）溝２０の壁面
上には、ストレージのポリシリコン電極６３が被着され
ている（但し、溝２０の最底部以外）。これによって、
図２０で既述した如くにポリシリコン層６３のエッチバ
ックにより同層が仮に段切れを生じたとしても、分断さ
れたポリシリコン層６３同士は下地のポリシリコン膜９
０を通して電気的に導通することになり、既述した如き
断線は生じることがないのである。こうした効果を得る
上で、ポリシリコン膜９０の膜厚は３００ 〜１０００
Å、例えば５００ Å程度とするのがよい。
む（その表面から段差５４ａ下にかけて）溝２０の壁面
上には、ストレージのポリシリコン電極６３が被着され
ている（但し、溝２０の最底部以外）。これによって、
図２０で既述した如くにポリシリコン層６３のエッチバ
ックにより同層が仮に段切れを生じたとしても、分断さ
れたポリシリコン層６３同士は下地のポリシリコン膜９
０を通して電気的に導通することになり、既述した如き
断線は生じることがないのである。こうした効果を得る
上で、ポリシリコン膜９０の膜厚は３００ 〜１０００
Å、例えば５００ Å程度とするのがよい。
【００１９】なお、トランスファゲートＴｒ１ は、例
えば１つのセル領域において２個設けられ、共通のビッ
ト線４１を有している。そして、Ｎ＋ 型ソース領域２
２及びビット線４１に接続されたＮ＋ 型ドレイン領域
２３が所定のパターンに拡散形成されていて、これらの
間にはゲート酸化膜１７を介してワード線としてのポリ
シリコンゲート電極３５が設けられ、横型の伝達用のＮ
チャネル絶縁ゲート電界効果トランジスタ（トランスフ
ァゲート）Ｔｒ１ が接続されている。
えば１つのセル領域において２個設けられ、共通のビッ
ト線４１を有している。そして、Ｎ＋ 型ソース領域２
２及びビット線４１に接続されたＮ＋ 型ドレイン領域
２３が所定のパターンに拡散形成されていて、これらの
間にはゲート酸化膜１７を介してワード線としてのポリ
シリコンゲート電極３５が設けられ、横型の伝達用のＮ
チャネル絶縁ゲート電界効果トランジスタ（トランスフ
ァゲート）Ｔｒ１ が接続されている。
【００２０】フィールドＳｉＯ２ 膜２上では、上記の
ポリシリコン電極６６がセル間に亘って延設され、この
ポリシリコン電極上はＳｉＯ２膜５２によって上部と絶
縁分離されている。また、ＳｉＯ２ 膜５２上には他の
トランスファゲートのワード線３５が配設されている。
ポリシリコン電極６６がセル間に亘って延設され、この
ポリシリコン電極上はＳｉＯ２膜５２によって上部と絶
縁分離されている。また、ＳｉＯ２ 膜５２上には他の
トランスファゲートのワード線３５が配設されている。
【００２１】また、各ワード線３５の上部にはＳｉＯ２
層８３がほぼ同一パターンに積層されており、側方に
はＳｉＯ２ 膜８４、更にはＳｉＯ２ 膜８５が被着さ
れ、各ワード線を電気的に分離している。
層８３がほぼ同一パターンに積層されており、側方に
はＳｉＯ２ 膜８４、更にはＳｉＯ２ 膜８５が被着さ
れ、各ワード線を電気的に分離している。
【００２２】そして、ビット線４１はコンタクトホール
４９を介してＮ＋ 型領域２３に接続されるが、このコ
ンタクト領域以外においては、各ワード線間にはワード
線と同程度の高さにＳｉ３ Ｎ４ 層８６が埋め込まれ
ている。このＳｉ３ Ｎ４ 層８６及びＳｉＯ２ 層８
３の上部には、上記したビット線４１が延設されるが、
それらの間にはいわゆる層間絶縁膜は設けなくてもよい
。
４９を介してＮ＋ 型領域２３に接続されるが、このコ
ンタクト領域以外においては、各ワード線間にはワード
線と同程度の高さにＳｉ３ Ｎ４ 層８６が埋め込まれ
ている。このＳｉ３ Ｎ４ 層８６及びＳｉＯ２ 層８
３の上部には、上記したビット線４１が延設されるが、
それらの間にはいわゆる層間絶縁膜は設けなくてもよい
。
【００２３】上記の如くに構成さたデバイスによれば、
メモリセル部のトレンチ状の溝２０を用いたキャバシタ
において、ストレージのポリシリコン電極６３の下地と
して特にＳｉＯ２ 膜５４の段差５４ａに接してポリシ
リコン膜９０を設けているので、図２０で既述した如く
にポリシリコン層６３のエッチバックにより同層が仮に
段切れを生じたとしても、分断されたポリシリコン層６
３同士は下地のポリシリコン膜９０を通して電気的に十
分に導通することになり、既述した如き断線は生じるこ
とがない。このことはまた、ポリシリコン層６３がＳｉ
Ｏ２ 膜５４からヒサシ状に突出しているため、確実に
実現できる。
メモリセル部のトレンチ状の溝２０を用いたキャバシタ
において、ストレージのポリシリコン電極６３の下地と
して特にＳｉＯ２ 膜５４の段差５４ａに接してポリシ
リコン膜９０を設けているので、図２０で既述した如く
にポリシリコン層６３のエッチバックにより同層が仮に
段切れを生じたとしても、分断されたポリシリコン層６
３同士は下地のポリシリコン膜９０を通して電気的に十
分に導通することになり、既述した如き断線は生じるこ
とがない。このことはまた、ポリシリコン層６３がＳｉ
Ｏ２ 膜５４からヒサシ状に突出しているため、確実に
実現できる。
【００２４】従って、ストレージのポリシリコン電極６
３は確実に設けることができ、キャパシタの性能として
高信頼性で高キャパシタンスのものが得られる。
３は確実に設けることができ、キャパシタの性能として
高信頼性で高キャパシタンスのものが得られる。
【００２５】そして、ポリシリコン膜９０は後述の方法
で比較的容易に形成でき、これによって上記のストレー
ジ電極の段切れ防止を簡単な構造で実現できることにな
り、図２１で述べた如きフォトレジストを用いたエッチ
ングは不要となり、従ってデバイス製造時の工程制御が
容易となる。
で比較的容易に形成でき、これによって上記のストレー
ジ電極の段切れ防止を簡単な構造で実現できることにな
り、図２１で述べた如きフォトレジストを用いたエッチ
ングは不要となり、従ってデバイス製造時の工程制御が
容易となる。
【００２６】なお、上記のデバイスでは、ビット線４１
がゲート電極上の同一パターンのＳｉＯ２ 層８３と直
接接して設けられているので、従来設けていた如き層間
絶縁膜が不要となり、従って層間絶縁膜にコンタクトホ
ールを形成しなくてすむ（ゲート電極間にあるＳｉＯ２
膜８５の底部をエッチング除去するだけでよく、これ
はエッチバックによりセルファラインに行える）。
がゲート電極上の同一パターンのＳｉＯ２ 層８３と直
接接して設けられているので、従来設けていた如き層間
絶縁膜が不要となり、従って層間絶縁膜にコンタクトホ
ールを形成しなくてすむ（ゲート電極間にあるＳｉＯ２
膜８５の底部をエッチング除去するだけでよく、これ
はエッチバックによりセルファラインに行える）。
【００２７】また、コンタクト領域以外において各ゲー
ト電極間にはＳｉＯ２ 層８３と同程度の高さにＳｉ３
Ｏ４ 層８６が埋め込まれているため、ゲート上面を
含めて平坦化が可能であってしかも下部との絶縁分離と
なり、ＳｉＯ２ 層８３からＳｉ３ Ｏ４ 層８６上へ
とビット線４１を直接被着することができる。このため
、ビット線４１のステップカバレッジが良好となり、絶
縁層全体の厚みも小さくできる。
ト電極間にはＳｉＯ２ 層８３と同程度の高さにＳｉ３
Ｏ４ 層８６が埋め込まれているため、ゲート上面を
含めて平坦化が可能であってしかも下部との絶縁分離と
なり、ＳｉＯ２ 層８３からＳｉ３ Ｏ４ 層８６上へ
とビット線４１を直接被着することができる。このため
、ビット線４１のステップカバレッジが良好となり、絶
縁層全体の厚みも小さくできる。
【００２８】次に、本例のデバイスの製造方法を図３〜
図１４について説明する。
図１４について説明する。
【００２９】工程の初期段階で、公知ＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）
法によって図３のようにＰ− 型ウェル４０上にフィー
ルドＳｉＯ２ 膜２を選択的に形成し、更に表面上にナ
イトライド層９１を形成する（図中の９２はＳｉＯ２
膜である）。
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）
法によって図３のようにＰ− 型ウェル４０上にフィー
ルドＳｉＯ２ 膜２を選択的に形成し、更に表面上にナ
イトライド層９１を形成する（図中の９２はＳｉＯ２
膜である）。
【００３０】次いで図４のように、ナイトライド層９１
を所定パターンにエッチングした後、ナイトライド膜９
１をマスクにして基板４０をエッチングする。これによ
って、メモリセル部において基板４０に深さ３〜７μｍ
のトレンチ状の溝２０を形成する。
を所定パターンにエッチングした後、ナイトライド膜９
１をマスクにして基板４０をエッチングする。これによ
って、メモリセル部において基板４０に深さ３〜７μｍ
のトレンチ状の溝２０を形成する。
【００３１】次いで図５のように、メモリセル部では、
ＣＶＤ（化学的気相成長法）又は熱酸化法によって溝２
０の壁面に厚さ４００ Å程度のＳｉＯ２ 膜５４を形
成する。図５も含めて以下の図では単位の領域のみを示
すが、他の領域も同様に処理される。
ＣＶＤ（化学的気相成長法）又は熱酸化法によって溝２
０の壁面に厚さ４００ Å程度のＳｉＯ２ 膜５４を形
成する。図５も含めて以下の図では単位の領域のみを示
すが、他の領域も同様に処理される。
【００３２】次いで図６のように、ポリシリコン膜９０
をＣＶＤによって全面に被着する。
をＣＶＤによって全面に被着する。
【００３３】次いで図７のように、フォトレジスト９３
を全面に塗布して溝２０内を充たしてから、これをエッ
チバックして溝２０内に所定の深さレベルに残す。しか
る後、２層目のフォトレジスト９４を全面に塗布し、こ
れを所定パターンにエッチングし、サイドコンタクト部
用の欠除部９４ａを形成する。
を全面に塗布して溝２０内を充たしてから、これをエッ
チバックして溝２０内に所定の深さレベルに残す。しか
る後、２層目のフォトレジスト９４を全面に塗布し、こ
れを所定パターンにエッチングし、サイドコンタクト部
用の欠除部９４ａを形成する。
【００３４】次いで図８のように、図７のフォトレジス
ト９３、９４をマスクにしてポリシリコン膜９０をエッ
チングし、サイドコンタクト部でのポリシリコンを除去
し、欠除部９０ａを形成する。
ト９３、９４をマスクにしてポリシリコン膜９０をエッ
チングし、サイドコンタクト部でのポリシリコンを除去
し、欠除部９０ａを形成する。
【００３５】次いで図９のように、ポリシリコン膜９０
をマスクにしてＳｉＯ２ 膜５４をエッチングすること
によって、溝２０の上部にＳｉＯ２ 膜のない（シリコ
ン表面が露出した）サイドコンタクト部９５を形成する
。この結果、ＳｉＯ２ 膜５４はポリシリコン膜９０下
で多少アンダーカットされて突出部９０ｂを形成し、か
つ、シリコン表面との間に一定の（４００ Å程度の）
段差５４ａが生じる。
をマスクにしてＳｉＯ２ 膜５４をエッチングすること
によって、溝２０の上部にＳｉＯ２ 膜のない（シリコ
ン表面が露出した）サイドコンタクト部９５を形成する
。この結果、ＳｉＯ２ 膜５４はポリシリコン膜９０下
で多少アンダーカットされて突出部９０ｂを形成し、か
つ、シリコン表面との間に一定の（４００ Å程度の）
段差５４ａが生じる。
【００３６】次いで図１０のように、ＣＶＤによって全
面にストレージのポリシリコン層６３を厚さ５００ Å
程度に堆積させる。ポリシリコン層６３は、ポリシリコ
ン膜９０から上記段差５４ａのサイドコンタクト部９５
にかけて被着され、ＳｉＯ２ 膜５４の上記アンダーカ
ット部にも充填される。
面にストレージのポリシリコン層６３を厚さ５００ Å
程度に堆積させる。ポリシリコン層６３は、ポリシリコ
ン膜９０から上記段差５４ａのサイドコンタクト部９５
にかけて被着され、ＳｉＯ２ 膜５４の上記アンダーカ
ット部にも充填される。
【００３７】次いでアニールを施すことによって、サイ
ドコンタクト部９５においてポリシリコン膜９０からシ
リコン表面域にＮ型不純物をオートドーピングし、Ｎ＋
型不純物拡散領域５３を形成する。
ドコンタクト部９５においてポリシリコン膜９０からシ
リコン表面域にＮ型不純物をオートドーピングし、Ｎ＋
型不純物拡散領域５３を形成する。
【００３８】次いで図１１のように、ポリシリコン膜６
３をＲＩＥドライエッチングによってエッチバックし、
破線で示す部分を除去してストレージノードとして残す
。このとき、ポリシリコン膜６３の段差部６３ａが除去
され、ポリシリコン膜６３が６３ｂと６３ｃに分断され
ることがあるが、これらの両部分６３ｂ−６３ｃ間は導
電性のあるポリシリコン膜９０によって電気的に導通す
るから、ポリシリコン膜６３は断線することがない。
３をＲＩＥドライエッチングによってエッチバックし、
破線で示す部分を除去してストレージノードとして残す
。このとき、ポリシリコン膜６３の段差部６３ａが除去
され、ポリシリコン膜６３が６３ｂと６３ｃに分断され
ることがあるが、これらの両部分６３ｂ−６３ｃ間は導
電性のあるポリシリコン膜９０によって電気的に導通す
るから、ポリシリコン膜６３は断線することがない。
【００３９】次いで図１２のように、ナイトライド膜９
１をエッチングで除去した後、ＣＶＤによって全面に（
溝２０内も含めて）一様にＳｉＯ２ 膜６５を成長させ
る。
１をエッチングで除去した後、ＣＶＤによって全面に（
溝２０内も含めて）一様にＳｉＯ２ 膜６５を成長させ
る。
【００４０】次いで図１３のように、ＣＶＤによって溝
２０を含む全面にポリシリコン層６６を堆積させた後、
所定パターンのフォトレジストマスク９６によってポリ
シリコン層６６を破線のレベルからウエットエッチング
し、更に異方性ドライエッチングにより溝２０の上部位
置まで除去し、隣接する溝２０−２０間にてフィールド
プレートとしてのポリシリコン層６６を連接して残し、
その上部はアンダーカットでエッジ部を斜めに除去して
段差を小さくしている。
２０を含む全面にポリシリコン層６６を堆積させた後、
所定パターンのフォトレジストマスク９６によってポリ
シリコン層６６を破線のレベルからウエットエッチング
し、更に異方性ドライエッチングにより溝２０の上部位
置まで除去し、隣接する溝２０−２０間にてフィールド
プレートとしてのポリシリコン層６６を連接して残し、
その上部はアンダーカットでエッジ部を斜めに除去して
段差を小さくしている。
【００４１】次いで図１４のように、熱酸化技術によっ
てポリシリコン層６６の表面を酸化し、そこにＳｉＯ２
層５２を成長させる。
てポリシリコン層６６の表面を酸化し、そこにＳｉＯ２
層５２を成長させる。
【００４２】この後の工程では、まず全面をエッチング
した後に熱酸化法でゲート酸化膜１７を付け直し、更に
ポリシリコン層３５及びＳｉＯ２ 層８３をＣＶＤで順
次全面に堆積させる。そして次に、これら両層を同一パ
ターンにエッチングして図１及び図２に示した各ポリシ
リコンゲート電極３５及びＳｉＯ２ 層８３を積層する
。このあとにイオン注入によりＮ型不純物を打込み、Ｎ
＋ 型領域２２、２３を形成する。
した後に熱酸化法でゲート酸化膜１７を付け直し、更に
ポリシリコン層３５及びＳｉＯ２ 層８３をＣＶＤで順
次全面に堆積させる。そして次に、これら両層を同一パ
ターンにエッチングして図１及び図２に示した各ポリシ
リコンゲート電極３５及びＳｉＯ２ 層８３を積層する
。このあとにイオン注入によりＮ型不純物を打込み、Ｎ
＋ 型領域２２、２３を形成する。
【００４３】更にサイドウォールのＳｉＯ２ 膜８４の
成長後にＳｉＯ２ 膜８５を全面に堆積し、ナイトライ
ド層８６をエッチバックでゲート間に埋め込み、しかる
後、ビットライン用のＮ＋ 型領域２３上のＳｉＯ２
膜８５の底部をエッチングで除去し、コンタクトホール
４９を形成する。そして、ビットラインの配線材料（例
えばポリシリコン）を堆積させ、パターニングしてビッ
トライン４１を形成する。
成長後にＳｉＯ２ 膜８５を全面に堆積し、ナイトライ
ド層８６をエッチバックでゲート間に埋め込み、しかる
後、ビットライン用のＮ＋ 型領域２３上のＳｉＯ２
膜８５の底部をエッチングで除去し、コンタクトホール
４９を形成する。そして、ビットラインの配線材料（例
えばポリシリコン）を堆積させ、パターニングしてビッ
トライン４１を形成する。
【００４４】以上に説明した製造方法によれば、ストレ
ージノードの段切れ防止のために、図６〜図８の工程で
下地となるポリシリコン膜９０を設け、図９の工程でこ
のポリシリコン膜９０をマスクにしてサイドコンタクト
部の窓口を形成し、更に図１０の工程でＳｉＯ２ 膜５
４の段差５４ａを埋める如くにポリシリコン膜９０上に
ストレージのポリシリコン層６３を被着しているので、
図１１の工程でポリシリコン層６３をエッチバックした
ときにこの層が段切れを生じてもストレージノード自体
はポリシリコン膜９０を介して連なっている（即ち、実
質的に段切れはない）。
ージノードの段切れ防止のために、図６〜図８の工程で
下地となるポリシリコン膜９０を設け、図９の工程でこ
のポリシリコン膜９０をマスクにしてサイドコンタクト
部の窓口を形成し、更に図１０の工程でＳｉＯ２ 膜５
４の段差５４ａを埋める如くにポリシリコン膜９０上に
ストレージのポリシリコン層６３を被着しているので、
図１１の工程でポリシリコン層６３をエッチバックした
ときにこの層が段切れを生じてもストレージノード自体
はポリシリコン膜９０を介して連なっている（即ち、実
質的に段切れはない）。
【００４５】従って、ストレージノードの断線を再現性
よく防止することができることになる。しかも、工程的
にみて、図２２で既述した如くにしてストレージのポリ
シリコンをエッチングする必要はなく、通常のエッチバ
ックを適用するだけでよいため、工程の制御性が非常に
良好となる。
よく防止することができることになる。しかも、工程的
にみて、図２２で既述した如くにしてストレージのポリ
シリコンをエッチングする必要はなく、通常のエッチバ
ックを適用するだけでよいため、工程の制御性が非常に
良好となる。
【００４６】図１５及び図１６は、本発明の第２の実施
例を示すものである。
例を示すものである。
【００４７】この例によれば、基板４０にＮ＋ 型不純
物拡散領域１１３ が形成され、基板表面上のＳｉＯ２
表面保護膜１１０ に形成したコンタクトホール１１
１ に配線１１２ が被着された構造において、保護膜
１１０ のなす段差１１０ ａ上に導電膜１２０ が予
め設けられ、この上に配線１１２ （例えばポリシリコ
ン膜）が設けられている。
物拡散領域１１３ が形成され、基板表面上のＳｉＯ２
表面保護膜１１０ に形成したコンタクトホール１１
１ に配線１１２ が被着された構造において、保護膜
１１０ のなす段差１１０ ａ上に導電膜１２０ が予
め設けられ、この上に配線１１２ （例えばポリシリコ
ン膜）が設けられている。
【００４８】従って、仮に図１６のように、配線１１２
を形成する際に１１２ ａと１１２ ｂで示すように
段切れを生じたとしても、両部分は依然として導電膜１
２０ を介して電気的に接続されていることになり、配
線の断線は生じていない。
を形成する際に１１２ ａと１１２ ｂで示すように
段切れを生じたとしても、両部分は依然として導電膜１
２０ を介して電気的に接続されていることになり、配
線の断線は生じていない。
【００４９】なお、図１５の構造を作成するには、基板
上にＳｉＯ２ 膜１１０ と導電膜１２０ とをＣＶＤ
等で積層し、導電膜１２０ をパターニングした後、Ｓ
ｉＯ２ 膜１１５ をウェットエッチして導電膜１２０
をヒサシ形状に残し、更に配線材料の被着→エッチン
グを行えばよい。
上にＳｉＯ２ 膜１１０ と導電膜１２０ とをＣＶＤ
等で積層し、導電膜１２０ をパターニングした後、Ｓ
ｉＯ２ 膜１１５ をウェットエッチして導電膜１２０
をヒサシ形状に残し、更に配線材料の被着→エッチン
グを行えばよい。
【００５０】以上、本発明を実施例について説明したが
、上述の実施例は本発明の技術的思想に基いて種々変形
可能である。
、上述の実施例は本発明の技術的思想に基いて種々変形
可能である。
【００５１】例えば、上述の導電膜９０、６３や１１２
、１２０ の材質は上述したポリシリコン以外にも、
種々のシリサイド（Ｗ、Ａｌ、Ｔｉ、Ｍｏ等のシリサイ
ド）その他の導電性材料が使用可能である。また、その
形状も様々に変更可能である。導電膜は単層だけでなく
、重層構造とすることもできる。
、１２０ の材質は上述したポリシリコン以外にも、
種々のシリサイド（Ｗ、Ａｌ、Ｔｉ、Ｍｏ等のシリサイ
ド）その他の導電性材料が使用可能である。また、その
形状も様々に変更可能である。導電膜は単層だけでなく
、重層構造とすることもできる。
【００５２】上述の絶縁膜（例えば５４）と導電膜（例
えば９０）との形成方法も種々変更してよく、場合によ
っては、絶縁膜に段差を形成した後に導電膜を設けるこ
ともできる。
えば９０）との形成方法も種々変更してよく、場合によ
っては、絶縁膜に段差を形成した後に導電膜を設けるこ
ともできる。
【００５３】本発明は高集積度のダイナミックＲＡＭを
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。
【００５４】
【発明の作用効果】本発明は上述の如く、第一の導電領
域上に突出部を有する第二の導電領域を予め形成し、第
一及び第二の導電領域を接続する第三の導電領域が被着
されているので、この導電領域が段切れ等を生じても下
地の第二の導電領域を介して依然として電気的に導通す
ることになり、断線が生じることはない。
域上に突出部を有する第二の導電領域を予め形成し、第
一及び第二の導電領域を接続する第三の導電領域が被着
されているので、この導電領域が段切れ等を生じても下
地の第二の導電領域を介して依然として電気的に導通す
ることになり、断線が生じることはない。
【００５５】上記の第三の導電領域は、上記第一の導電
領域から段差にかけて被着した後に、特別のマスクを施
すことなしに例えばエッチバックによってパターン化す
ることも、上記第二の導電領域による第三の導電領域の
断線防止が実現されるために、実施可能となる。従って
、製造時の工程制御も容易である。
領域から段差にかけて被着した後に、特別のマスクを施
すことなしに例えばエッチバックによってパターン化す
ることも、上記第二の導電領域による第三の導電領域の
断線防止が実現されるために、実施可能となる。従って
、製造時の工程制御も容易である。
【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍのメモリセル部の断面図である。
Ｍのメモリセル部の断面図である。
【図２】同メモリセルの要部拡大断面図である。
【図３】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図４】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図５】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図６】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図７】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図８】同ＲＡＭの製造方法の一段階をメモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図９】同ＲＡＭの製造方法の一段階をソモリセルにつ
いて示す断面図である。
いて示す断面図である。
【図１０】同ＲＡＭの製造方法の一段階をメモリセルに
ついて示す断面図である。
ついて示す断面図である。
【図１１】同ＲＡＭの製造方法の一段階をメモリセルに
ついて示す断面図である。
ついて示す断面図である。
【図１２】同ＲＡＭの製造方法の一段階をメモリセルに
ついて示す断面図である。
ついて示す断面図である。
【図１３】同ＲＡＭの製造方法の一段階をメモリセルに
ついて示す断面図である。
ついて示す断面図である。
【図１４】同ＲＡＭの製造方法の一段階をメモリセルに
ついて示す断面図である。
ついて示す断面図である。
【図１５】本発明の第２の実施例によるデバイスの要部
断面図である。
断面図である。
【図１６】同デバイスの製造方法の一段階を示す断面図
である。
である。
【図１７】従来例によるダイナミックＲＡＭの製造方法
の一段階をメモリセルについて示す断面図である。
の一段階をメモリセルについて示す断面図である。
【図１８】同ＲＡＭの製造方法の一段階をメモリセルに
ついて示す断面図である。
ついて示す断面図である。
【図１９】同ＲＡＭの製造方法の一段階をメモリセルに
ついて示す断面図である。
ついて示す断面図である。
【図２０】同ＲＡＭの製造方法の一段階をメモリセルに
ついて示す断面図である。
ついて示す断面図である。
２ フィールドＳｉＯ２ 膜
２０ トレンチ状の溝
２２、２３ Ｎ＋ 型拡散領域（ソース又はドレ
イン領域）３５ ポリシリコンゲート電極（ワー
ド線）４０ 基板（Ｐ− 型ウェル） ４１ ビット線 ５２ ＳｉＯ２ 膜 ５３ Ｎ＋ 型拡散領域（サイドコンタクト部）
５４ ＳｉＯ２ 膜 ５４ａ、１１０ ａ 段差 ６３ ポリシリコン層（ストレージノード）６６
ポリシリコン層（フィールドプレート）６５
ＳｉＯ２ 膜（誘電体膜）９０、１２０
導電膜 １１２ 配線 １１３ Ｎ＋ 型拡散領域 Ｔｒ１ トランスファゲート Ｃ１ キャパシタ
イン領域）３５ ポリシリコンゲート電極（ワー
ド線）４０ 基板（Ｐ− 型ウェル） ４１ ビット線 ５２ ＳｉＯ２ 膜 ５３ Ｎ＋ 型拡散領域（サイドコンタクト部）
５４ ＳｉＯ２ 膜 ５４ａ、１１０ ａ 段差 ６３ ポリシリコン層（ストレージノード）６６
ポリシリコン層（フィールドプレート）６５
ＳｉＯ２ 膜（誘電体膜）９０、１２０
導電膜 １１２ 配線 １１３ Ｎ＋ 型拡散領域 Ｔｒ１ トランスファゲート Ｃ１ キャパシタ
Claims (2)
- 【請求項１】 半導体基体の表面に形成された第一の
導電領域と、前記表面上に形成され、前記第一の導電領
域上に開口部を持つ絶縁膜と、前記絶縁膜上の絶縁膜開
口部の端部より突出させるように突出部を形成する第二
の導電領域と、前記突出部を介して前記第一の導電領域
と前記第二の導電領域とを接続するように形成された第
三の導電領域とを有し、前記第三の導電領域が少なくと
も前記第一の導電領域と前記第二の導電領域の突出部と
の間に形成されることを特徴とする半導体装置。 - 【請求項２】 半導体基体の表面に第一の導電領域を
形成する工程と、前記表面上の前記第一の導電領域上に
開口部を持つ絶縁膜を形成する工程と、前記絶縁膜上の
絶縁膜開口部の端部より突出させるように突出部を形成
する、第二の導電領域の形成工程と、前記突出部を介し
て前記第一の導電領域と前記第二の導電領域とを接続す
るように第三の導電領域を形成する工程であって、前記
第三の導電領域を少なくとも前記第一の導電領域と前記
第二の導電領域の突出部との間に形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14145191A JP3146316B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置及びその製造方法 |
| US07/883,502 US5563433A (en) | 1991-05-17 | 1992-05-15 | French-type semiconductor memory device with enhanced trench capacitor-transistor connection |
| US08/698,433 US5804478A (en) | 1991-05-17 | 1996-08-15 | Method of forming a trench-type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14145191A JP3146316B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04342165A true JPH04342165A (ja) | 1992-11-27 |
| JP3146316B2 JP3146316B2 (ja) | 2001-03-12 |
Family
ID=15292223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14145191A Expired - Fee Related JP3146316B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5563433A (ja) |
| JP (1) | JP3146316B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250677A (ja) * | 1994-12-28 | 1996-09-27 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| KR100209212B1 (ko) * | 1996-10-22 | 1999-07-15 | 김영환 | 반도체메모리장치및그제조방법 |
| KR100223832B1 (ko) * | 1996-12-27 | 1999-10-15 | 구본준 | 반도체 소자 및 그 제조방법 |
| JPH1140772A (ja) * | 1997-07-22 | 1999-02-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| TW356601B (en) * | 1997-08-28 | 1999-04-21 | Tsmc Acer Semiconductor Mfg Corp | Method for making memory cell of self-aligning field plate and structure of the same |
| US6476435B1 (en) | 1997-09-30 | 2002-11-05 | Micron Technology, Inc. | Self-aligned recessed container cell capacitor |
| US5990511A (en) * | 1997-10-16 | 1999-11-23 | International Business Machines Corporation | Memory cell with transfer device node in selective polysilicon |
| US6194755B1 (en) * | 1998-06-22 | 2001-02-27 | International Business Machines Corporation | Low-resistance salicide fill for trench capacitors |
| EP0981164A3 (en) * | 1998-08-18 | 2003-10-15 | International Business Machines Corporation | Low resistance fill for deep trench capacitor |
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