JP2517015B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
- Publication number
- JP2517015B2 JP2517015B2 JP62281382A JP28138287A JP2517015B2 JP 2517015 B2 JP2517015 B2 JP 2517015B2 JP 62281382 A JP62281382 A JP 62281382A JP 28138287 A JP28138287 A JP 28138287A JP 2517015 B2 JP2517015 B2 JP 2517015B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- trench
- transistor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体メモリに関し、更に詳しくはDYNAMIC
RANDOM ACCESS MEMORY（以下、DRAMと称す）方式の
記憶容量セルからなる半導体メモリに関するものであ
る。
RANDOM ACCESS MEMORY（以下、DRAMと称す）方式の
記憶容量セルからなる半導体メモリに関するものであ
る。
（ロ）従来の技術 高集積化の先端を走るDRAMはここ３年内に４倍の割合
で記憶容量が増大し、現在は256Kb（キロ・ビット）DRA
M,1Mb（メガ・ビット）DRAMが主として生産されてお
り、4MbDRAMの開発力が進められている。今後さらに16M
b,64Mbと順次容量が増加して行くと予想される。現在生
産されているDRAMではトランジスタ（パストランジス
タ）およびコンデンサが各１個からなるメモリセルによ
って１ビットを記憶している。現在開発されている4Mb
DRAMでは１セルの面積が約10μm2程度となっており、記
憶容量の増加とともに、５μm2（16Mb）,2.5μm2（64M
b）とセルが縮小されていく。しかしながら放射線によ
るソフトエラーを防止するために、セル中の容量に蓄積
される電荷は200fc（フェムト クーロン）以上必要で
あり、１セルあたり40fF（フェムト ファラッド）程度
の容量を維持する必要がある。
で記憶容量が増大し、現在は256Kb（キロ・ビット）DRA
M,1Mb（メガ・ビット）DRAMが主として生産されてお
り、4MbDRAMの開発力が進められている。今後さらに16M
b,64Mbと順次容量が増加して行くと予想される。現在生
産されているDRAMではトランジスタ（パストランジス
タ）およびコンデンサが各１個からなるメモリセルによ
って１ビットを記憶している。現在開発されている4Mb
DRAMでは１セルの面積が約10μm2程度となっており、記
憶容量の増加とともに、５μm2（16Mb）,2.5μm2（64M
b）とセルが縮小されていく。しかしながら放射線によ
るソフトエラーを防止するために、セル中の容量に蓄積
される電荷は200fc（フェムト クーロン）以上必要で
あり、１セルあたり40fF（フェムト ファラッド）程度
の容量を維持する必要がある。
4Mb DRAMではシリコンウェハ面上で上記容量を確保す
るのは不可能となっており、シリコンウェハ面に形成さ
れた深さ２μｍから８μｍの溝（トレンチ）の内部に容
量が形成されている。このようにトレンチを利用した多
数のDRAMセル構造が提案されている。
るのは不可能となっており、シリコンウェハ面に形成さ
れた深さ２μｍから８μｍの溝（トレンチ）の内部に容
量が形成されている。このようにトレンチを利用した多
数のDRAMセル構造が提案されている。
（ハ）発明が解決しようとする問題点 一般に、DRAMメモリセルの設計においては、エル内の
パストランジスタの特性やセル間の絶縁特性をそこなわ
ず、限られた表面領域内で、できるだけ多くの容量を確
保する必要がある。そして、容量を増すためには、電極
間の誘電体を薄くしたり、高誘電率を有する材料を用い
ることによって、単位面積当りの容量を大きくする方法
も考えられるが、現在のところSiO2膜又はSiO2/Si3N4複
合膜しか利用の目処が立っておらず、信頼性の点から、
厚さもSiO2膜換算で100Å程度が限界となっている。従
ってキャパシタ（コンデンサ）の単位面積当りの容量は
3.5f F/μm2程度であって、40f Fの容量を確保するため
には11.4μm2程度の電極面積を有するキャパシタを形成
する必要がある。
パストランジスタの特性やセル間の絶縁特性をそこなわ
ず、限られた表面領域内で、できるだけ多くの容量を確
保する必要がある。そして、容量を増すためには、電極
間の誘電体を薄くしたり、高誘電率を有する材料を用い
ることによって、単位面積当りの容量を大きくする方法
も考えられるが、現在のところSiO2膜又はSiO2/Si3N4複
合膜しか利用の目処が立っておらず、信頼性の点から、
厚さもSiO2膜換算で100Å程度が限界となっている。従
ってキャパシタ（コンデンサ）の単位面積当りの容量は
3.5f F/μm2程度であって、40f Fの容量を確保するため
には11.4μm2程度の電極面積を有するキャパシタを形成
する必要がある。
10μm2程度の表面領域しか持たないセル内に、10μm2
以上の電極面積を有するコンデンサを形成するために、
各種のセル構造が提案されている。
以上の電極面積を有するコンデンサを形成するために、
各種のセル構造が提案されている。
すなわち、トレンチ下部にキャパシタを形成し、トレ
ンチ上部に縦型のパストランジスタを形成したトレンチ
トランジスタセル（TTC）と呼ばれるセル構造が提案さ
れている（1985年12月IEEE IEDM予稿P714）。このセル
構造では、パストランジスタやビット線コンタクトホー
ルのための面積が不要なうえ、パストランジスタの短チ
ャネル効果、狭チャネル効果の影響を受けにくかった
り、トレンチ間のパンチスルーの心配がなく、かつα線
によるソフトエラーに対し、耐性が高い等のメリットが
あるため、反面、コスト高なP/P+エピウェハを使う必要
があり、しかもこのウェハ上に非常に深いトレンチを形
成する必要があったりして作製工程が非常に複雑である
とともに、容量部の絶縁膜の信頼性を向上する1/2 Vcc
構成をとれない等の短所がある。
ンチ上部に縦型のパストランジスタを形成したトレンチ
トランジスタセル（TTC）と呼ばれるセル構造が提案さ
れている（1985年12月IEEE IEDM予稿P714）。このセル
構造では、パストランジスタやビット線コンタクトホー
ルのための面積が不要なうえ、パストランジスタの短チ
ャネル効果、狭チャネル効果の影響を受けにくかった
り、トレンチ間のパンチスルーの心配がなく、かつα線
によるソフトエラーに対し、耐性が高い等のメリットが
あるため、反面、コスト高なP/P+エピウェハを使う必要
があり、しかもこのウェハ上に非常に深いトレンチを形
成する必要があったりして作製工程が非常に複雑である
とともに、容量部の絶縁膜の信頼性を向上する1/2 Vcc
構成をとれない等の短所がある。
また、埋込型蓄積電極セル（BSE:Buried Strage Ele
ctrode Cell）と呼ばれる構造のものが提案されてい
る。（1985年12月、IEEE IEDM予稿P710）。このセル構
造では、キャパシタとパストランジスタは同一平面内に
形成されているが、上記TTCと同様P/P+エピ基板を使用
しているため、キャパシタ間の相互作用がなく、かつα
線耐性が高い等のメリットを有する反面、コスト高にな
ったり、1/2Vcc構造が使えない等のデメリットを有する
とともに、TTCに比べ作製工程は単純となるがキャパシ
タとして利用できる領域が非常に狭いため、16Mb,64Mb
といった集積度の向上には対応できないと考えられる。
ctrode Cell）と呼ばれる構造のものが提案されてい
る。（1985年12月、IEEE IEDM予稿P710）。このセル構
造では、キャパシタとパストランジスタは同一平面内に
形成されているが、上記TTCと同様P/P+エピ基板を使用
しているため、キャパシタ間の相互作用がなく、かつα
線耐性が高い等のメリットを有する反面、コスト高にな
ったり、1/2Vcc構造が使えない等のデメリットを有する
とともに、TTCに比べ作製工程は単純となるがキャパシ
タとして利用できる領域が非常に狭いため、16Mb,64Mb
といった集積度の向上には対応できないと考えられる。
以上の様にTTCやBSEはP/P+エピ基板を用い、基板のP+
部分をキャパシタのプレート電極を用いるために、キャ
パシタ間の相互作用が無視でき、α線耐性が高い等のメ
リットはあるが、コスト高になったり、1/2Vcc構成をと
れない等のデメリットがある。又、これらセルではセル
の中心部にキャパシタ用トレンチが位置し、その外側の
絶縁分離領域が囲む構造となっているため、セルの周面
長に比べキャパシタ用トレンチの周囲長が短くトレンチ
内の容量を大きくする上では非常に不利なものとなって
いる。また、後のプロセスでの必要上、トレンチの側壁
はある程度傾きをもつ必要があり、トレンチが先細りと
ならざるを得ない。その結果、この構造では、トレンチ
側面積はトレンチが深くなってもあまり増加せず、トレ
ンチの深さの割に容量は大きくならない。
部分をキャパシタのプレート電極を用いるために、キャ
パシタ間の相互作用が無視でき、α線耐性が高い等のメ
リットはあるが、コスト高になったり、1/2Vcc構成をと
れない等のデメリットがある。又、これらセルではセル
の中心部にキャパシタ用トレンチが位置し、その外側の
絶縁分離領域が囲む構造となっているため、セルの周面
長に比べキャパシタ用トレンチの周囲長が短くトレンチ
内の容量を大きくする上では非常に不利なものとなって
いる。また、後のプロセスでの必要上、トレンチの側壁
はある程度傾きをもつ必要があり、トレンチが先細りと
ならざるを得ない。その結果、この構造では、トレンチ
側面積はトレンチが深くなってもあまり増加せず、トレ
ンチの深さの割に容量は大きくならない。
従って、限られた面積内でできるだけ大きな容量のキ
ャパシタを形成するためには、トレンチの周囲長をでき
るだけ長くする必要があり、セルの周囲にトレンチを形
成し、セル分離領域とキャパシタ領域をトレンチ内に形
成してしまう方法が有利である。
ャパシタを形成するためには、トレンチの周囲長をでき
るだけ長くする必要があり、セルの周囲にトレンチを形
成し、セル分離領域とキャパシタ領域をトレンチ内に形
成してしまう方法が有利である。
この種のものとして溝掘り分離形セル（FCC:Folded
Capacitor Cell,1984年12月 IEEE IEDM予稿Ｐ 24
4）が提案されている。この構造ではキャパシタ部の周
囲長はBSEと大差はないがトレンチの先細りのため、深
くなる程側面積が増加するメリットがある。しかし、ト
レンチ底部でのセル間の分離方法、トレンチ側壁への不
純物導入方法等のプロセス上の問題点とともに、α線耐
性がBSEに比べ弱いという問題点がある。
Capacitor Cell,1984年12月 IEEE IEDM予稿Ｐ 24
4）が提案されている。この構造ではキャパシタ部の周
囲長はBSEと大差はないがトレンチの先細りのため、深
くなる程側面積が増加するメリットがある。しかし、ト
レンチ底部でのセル間の分離方法、トレンチ側壁への不
純物導入方法等のプロセス上の問題点とともに、α線耐
性がBSEに比べ弱いという問題点がある。
また、第５図に示すように、アイソレーションを兼ね
た縦型キャパシタセル（IVEC:Isolation−merged Vert
ical Capacitor Cell）と呼ばれる構造が提案されて
いる（1984年12月 IEEE IEDM予稿Ｐ 240）。第５図
において、シリコン基板（41）のメモリセル領域（42）
（42′）を取囲むように形成されたトレンチ（43）（4
3′）（43″）内に、絶縁膜（SiO2膜）（44）（44′）
（44″）を介してパストランジスタのドレイン領域（4
5）（45′）と接続したキャパシタ電極（46）（46′）
が形成されている。さらにキャパシタ電極（ドープ多結
晶シリコン）（46）（46′）はキャパシタ絶縁膜（SiO2
膜）（47）（47′）を介してプレート電極（ドープ多結
晶シリコン）（48）（48′）（48″）に接している。
（49）（49′）はパストランジスタのゲート電極となる
ワード線、（50）（50′）はパストランジスタのソース
領域、（51）は層間絶縁膜、および（52）はソース領域
（50）（50′）と接続するビット線である。
た縦型キャパシタセル（IVEC:Isolation−merged Vert
ical Capacitor Cell）と呼ばれる構造が提案されて
いる（1984年12月 IEEE IEDM予稿Ｐ 240）。第５図
において、シリコン基板（41）のメモリセル領域（42）
（42′）を取囲むように形成されたトレンチ（43）（4
3′）（43″）内に、絶縁膜（SiO2膜）（44）（44′）
（44″）を介してパストランジスタのドレイン領域（4
5）（45′）と接続したキャパシタ電極（46）（46′）
が形成されている。さらにキャパシタ電極（ドープ多結
晶シリコン）（46）（46′）はキャパシタ絶縁膜（SiO2
膜）（47）（47′）を介してプレート電極（ドープ多結
晶シリコン）（48）（48′）（48″）に接している。
（49）（49′）はパストランジスタのゲート電極となる
ワード線、（50）（50′）はパストランジスタのソース
領域、（51）は層間絶縁膜、および（52）はソース領域
（50）（50′）と接続するビット線である。
このIVECセルでは、キャパシタがセル外周に配置され
ているため、キャパシタの周囲長が長くとれ、キャパシ
タ容量を大きくする上では非常に効率が良い。また、キ
ャパシタが絶縁膜で分離されているため、セル間の干渉
が少ない。さらにキャパシタ電極が薄膜で形成されてい
るため、α線耐性も高い。しかしながら、パストランジ
スタ側面に絶縁膜を介して、キャパシタ電極が配置され
ているため、キャパシタ電極が高電位にありビット線が
低電位にあるときには、パストランジスタ側面にチャネ
ルが形成され、パストランジスタがリークする可能性が
ある。IVECセルは上述のように優れた特性を有している
が、16Mb,64Mbと高集積化して行く上で、パストランジ
スタのリークが最も大きな問題点である。
ているため、キャパシタの周囲長が長くとれ、キャパシ
タ容量を大きくする上では非常に効率が良い。また、キ
ャパシタが絶縁膜で分離されているため、セル間の干渉
が少ない。さらにキャパシタ電極が薄膜で形成されてい
るため、α線耐性も高い。しかしながら、パストランジ
スタ側面に絶縁膜を介して、キャパシタ電極が配置され
ているため、キャパシタ電極が高電位にありビット線が
低電位にあるときには、パストランジスタ側面にチャネ
ルが形成され、パストランジスタがリークする可能性が
ある。IVECセルは上述のように優れた特性を有している
が、16Mb,64Mbと高集積化して行く上で、パストランジ
スタのリークが最も大きな問題点である。
本発明は、メモリセルが１つのコンデンサと１つのト
ランジスタからなるDRAMにおいて、メモリ容量を大きく
してもトランジスタのリークを防止できる半導体メモリ
を提供することを目的の一つとするものである。
ランジスタからなるDRAMにおいて、メモリ容量を大きく
してもトランジスタのリークを防止できる半導体メモリ
を提供することを目的の一つとするものである。
（ニ）問題点を解決するための手段 本発明は、半導体基板上に、１つのコンデンサと１つ
のトランジスタとから構成され、１ビットを記憶するメ
モリセルを複数個有し、かつ各メモリセルのトランジス
タが上記半導体基板表面上に形成され、更に、各トラン
ジスタの一方端子が共通配線部にて共通接続され、一
方、そのコンデンサが、上記トランジスタの外周部に沿
って上記半導体基板を溝状に掘り込むことにより形成さ
れたトレンチ内に配設された半導体メモリを製造に際し
て、トレンチ内壁全面部にこの内壁とは第１絶縁膜を介
して、各メモリセルの共通配線に接続される第１電極を
配設し、この第１電極上に第２絶縁膜を介して上記第１
電極を覆うように第２電極を配設して上記コンデンサを
形成し、 上記各トランジスタの一方端子に共通接続される共通
配線部と、各トランジスタの他方端子−第２電極間を接
続する金属配線とを、同一材料を用いて同時に形成する
ことからなる半導体メモリの製造方法である。
のトランジスタとから構成され、１ビットを記憶するメ
モリセルを複数個有し、かつ各メモリセルのトランジス
タが上記半導体基板表面上に形成され、更に、各トラン
ジスタの一方端子が共通配線部にて共通接続され、一
方、そのコンデンサが、上記トランジスタの外周部に沿
って上記半導体基板を溝状に掘り込むことにより形成さ
れたトレンチ内に配設された半導体メモリを製造に際し
て、トレンチ内壁全面部にこの内壁とは第１絶縁膜を介
して、各メモリセルの共通配線に接続される第１電極を
配設し、この第１電極上に第２絶縁膜を介して上記第１
電極を覆うように第２電極を配設して上記コンデンサを
形成し、 上記各トランジスタの一方端子に共通接続される共通
配線部と、各トランジスタの他方端子−第２電極間を接
続する金属配線とを、同一材料を用いて同時に形成する
ことからなる半導体メモリの製造方法である。
すなわち、本発明は、コンデンサを半導体基板上にメ
モリセル領域の外周に形成したトレンチ内に形成し、メ
モリセル領域内に形成したトランジスタの側面に第１絶
縁膜を介して第１電極を配設し、かつトランジスタの他
方端子に金属配線を介して接続される第２電極を第２絶
縁膜を介して第１電極を覆うように配設するとともに、
前記金属配線を、共通配線部と同一材料で同時に形成す
るものである。
モリセル領域の外周に形成したトレンチ内に形成し、メ
モリセル領域内に形成したトランジスタの側面に第１絶
縁膜を介して第１電極を配設し、かつトランジスタの他
方端子に金属配線を介して接続される第２電極を第２絶
縁膜を介して第１電極を覆うように配設するとともに、
前記金属配線を、共通配線部と同一材料で同時に形成す
るものである。
本発明における半導体基板としては、材質がシリコン
やガリウム砒素、インジウムリンからなるものが挙げら
れ、好ましくはｐ型あるいはｎ型のものが使用される。
やガリウム砒素、インジウムリンからなるものが挙げら
れ、好ましくはｐ型あるいはｎ型のものが使用される。
本発明におけるトレンチにおいて、開口部は1.5〜0.4
μｍのものが好ましく、1.0〜0.5μｍがより好ましい。
また、深さは２〜６μｍが好ましく、３〜５μｍがより
好ましい。さらに、トレンチは先細りの構造を有するも
のであり、その傾傾角は１゜〜５゜が好ましく、３゜が
より好ましい。
μｍのものが好ましく、1.0〜0.5μｍがより好ましい。
また、深さは２〜６μｍが好ましく、３〜５μｍがより
好ましい。さらに、トレンチは先細りの構造を有するも
のであり、その傾傾角は１゜〜５゜が好ましく、３゜が
より好ましい。
また、トレンチの周囲長は２〜10μｍが好ましく、略
５μｍがより好ましい。
５μｍがより好ましい。
本発明におけるメモリセルは、１セル当り2.5〜10μm
2の面積を有するものが好ましく、略５μm2のものがよ
り好ましい。そして、本発明では、コンデンサの単位面
積当りの容量を1.5〜7f F/μm2にでき、40f F/μm2の容
量を確保するのに５〜27μm2の電極面積を有するコンデ
ンサを形成でき、蓄積される電荷は80〜200fcである。
2の面積を有するものが好ましく、略５μm2のものがよ
り好ましい。そして、本発明では、コンデンサの単位面
積当りの容量を1.5〜7f F/μm2にでき、40f F/μm2の容
量を確保するのに５〜27μm2の電極面積を有するコンデ
ンサを形成でき、蓄積される電荷は80〜200fcである。
本発明における第1,第２絶縁膜としては、材質がSiO2
やSi3H4等のものが挙げられる。そして、膜厚は、第１
絶縁膜では500〜1500Åが好ましく、1000Åがより好ま
しく、第２絶縁膜では50〜200Åが好ましく、100Åがよ
り好ましい。
やSi3H4等のものが挙げられる。そして、膜厚は、第１
絶縁膜では500〜1500Åが好ましく、1000Åがより好ま
しく、第２絶縁膜では50〜200Åが好ましく、100Åがよ
り好ましい。
本発明における第１および第２電極は、薄膜のリンド
ープ多結晶シリコンや砒素ドープ多結晶シリコン等から
なるものが挙げられる。
ープ多結晶シリコンや砒素ドープ多結晶シリコン等から
なるものが挙げられる。
特に、第２電極の膜厚は、0.05〜02.μｍが好まし
く、これによりα線によるソフトエラーに対しても高い
耐性を維持できる。
く、これによりα線によるソフトエラーに対しても高い
耐性を維持できる。
本発明における共通配線部としては、材質としてアル
ミニウム・シリコン・銅合金やタングステンシリサイド
等からなるものが挙げられる。本実施例では第２電極と
トランジスタの他方端子の接続が、上記共通配線部と同
一材料によって形成されてなるものである。
ミニウム・シリコン・銅合金やタングステンシリサイド
等からなるものが挙げられる。本実施例では第２電極と
トランジスタの他方端子の接続が、上記共通配線部と同
一材料によって形成されてなるものである。
（ホ）作用 上記構成により、コンデンサを半導体基板上のメモリ
セル領域の外周に形成したトレンチ内に構成し、メモリ
セル領域内に形成したトランジスタの側面に第１絶縁膜
を介して第１電極を配設し、かつ第２電極を第１電極を
覆うように第２絶縁膜を介して配設したことから、第２
電極が共通配線部より高電位の時でも、常に、トランジ
スタ側面にチャネルが形成されるのを抑制でき、これに
よりトランジスタがリークするのを防止し得るととも
に、コンデンサの周囲長が長く取れるので、メモリセル
の面積を小さくしても容量を大きくできる。また、各コ
ンデンサが第１絶縁膜にて絶縁分離されているので、メ
モリセル間の干渉を防止できる。さらには、第２電極が
薄膜で形成されているため、α線によるソフトエラーに
対しても高い耐性が期待され得る。
セル領域の外周に形成したトレンチ内に構成し、メモリ
セル領域内に形成したトランジスタの側面に第１絶縁膜
を介して第１電極を配設し、かつ第２電極を第１電極を
覆うように第２絶縁膜を介して配設したことから、第２
電極が共通配線部より高電位の時でも、常に、トランジ
スタ側面にチャネルが形成されるのを抑制でき、これに
よりトランジスタがリークするのを防止し得るととも
に、コンデンサの周囲長が長く取れるので、メモリセル
の面積を小さくしても容量を大きくできる。また、各コ
ンデンサが第１絶縁膜にて絶縁分離されているので、メ
モリセル間の干渉を防止できる。さらには、第２電極が
薄膜で形成されているため、α線によるソフトエラーに
対しても高い耐性が期待され得る。
（ヘ）実施例 以下本発明の実施例を図面にもとづいて説明する。な
お、本発明はこれによって限定されるものではない。
お、本発明はこれによって限定されるものではない。
第１図は本発明の第１の実施例を示し、16MビットDRA
M用のメモリセルに適用したものである。
M用のメモリセルに適用したものである。
第１図（ｇ）および第２図において、メモリセルは、
１つのコンデンサ（Ｃ）と１つのｎチャネルMOSトラン
ジスタ（パストランジスタ）（Ｔ）からなり、１ビット
を記憶する。
１つのコンデンサ（Ｃ）と１つのｎチャネルMOSトラン
ジスタ（パストランジスタ）（Ｔ）からなり、１ビット
を記憶する。
トランジスタ（Ｔ）はｐ型シリコン基板（１）上にSi
O2からなるゲート酸化膜（９）を介して配設され、リン
ドープ多結晶シリコンとタングステシリサイドの２層膜
からなるワード線としてのゲート電極（10）と、砒素拡
散層からなるソース（ソース領域）（11）および砒素拡
散層からなるドレイン（ドレイン領域）（12）とからな
る。
O2からなるゲート酸化膜（９）を介して配設され、リン
ドープ多結晶シリコンとタングステシリサイドの２層膜
からなるワード線としてのゲート電極（10）と、砒素拡
散層からなるソース（ソース領域）（11）および砒素拡
散層からなるドレイン（ドレイン領域）（12）とからな
る。
一方、コンデンサ（Ｃ）はメモリセル領域の外周部に
沿って溝状に掘り込まれたトレンチ（19）内に形成され
ており、トランジスタ（Ｔ）の側壁部は膜厚0.1μｍのS
iO2膜（第１絶縁膜）（４）を介してリンドープ多結晶
シリコン薄膜からなる第１電極としてのキャパシタプレ
ート電極（以下、プレート電極と称す）（５）で覆われ
ている。すなわち、トレンチ（19）は傾斜角３゜を有す
る先細りの形状で、SiO2膜（４）がトレンチ内壁全面に
わたり形成され、さらに、このSiO2膜（４）を介してプ
レート電極（５）が形成され、このプレート電極（５）
よりは更に内方に膜厚0.015μｍのSiO2膜（第２絶縁
膜）（６）を介してリンドープ多結晶シリコン薄膜から
なる第２電極としてのキャパシタ電極（７）が形成され
ている。このキャパシタ電極は0.1μｍの膜厚を有し、
これによりα線によるソフトエラーに対しても高い耐性
を維持できる。
沿って溝状に掘り込まれたトレンチ（19）内に形成され
ており、トランジスタ（Ｔ）の側壁部は膜厚0.1μｍのS
iO2膜（第１絶縁膜）（４）を介してリンドープ多結晶
シリコン薄膜からなる第１電極としてのキャパシタプレ
ート電極（以下、プレート電極と称す）（５）で覆われ
ている。すなわち、トレンチ（19）は傾斜角３゜を有す
る先細りの形状で、SiO2膜（４）がトレンチ内壁全面に
わたり形成され、さらに、このSiO2膜（４）を介してプ
レート電極（５）が形成され、このプレート電極（５）
よりは更に内方に膜厚0.015μｍのSiO2膜（第２絶縁
膜）（６）を介してリンドープ多結晶シリコン薄膜から
なる第２電極としてのキャパシタ電極（７）が形成され
ている。このキャパシタ電極は0.1μｍの膜厚を有し、
これによりα線によるソフトエラーに対しても高い耐性
を維持できる。
トランジスタ（Ｔ）のソース（11）はビット線として
の共通配線部（14）を介して複数のメモリセルに導通し
ており、（15）はそのコンタクトホールである。また、
ビット線（14）はアルミニウム・シリコン・銅合金から
なる。
の共通配線部（14）を介して複数のメモリセルに導通し
ており、（15）はそのコンタクトホールである。また、
ビット線（14）はアルミニウム・シリコン・銅合金から
なる。
さらに、キャパシタ電極（７）はトランジスタ（Ｔ）
のドレイン（12）にコンタクトホール（16）を介してア
ルミニウム・シリコン・銅合金により接続されている。
のドレイン（12）にコンタクトホール（16）を介してア
ルミニウム・シリコン・銅合金により接続されている。
また、プレート電極５は複数のメモリセルにわたっ
て、固定電位供給線としての共通配線部を介して共通接
続されており（図示せず）、メモリセル領域外で一定電
圧が印加されている。
て、固定電位供給線としての共通配線部を介して共通接
続されており（図示せず）、メモリセル領域外で一定電
圧が印加されている。
次に製造方法について説明する。
まず、Ｐ型シリコン基板（１）表面を熱酸化し、SiO2
薄膜（２）を形成した後LP（減圧）CVD法でSi3N4薄膜
（３）を堆積し、フォトリソグラフィー法によってレジ
ストパターンを形成する。前記レジストをマスクに両薄
膜（２）および（３）をエッチングし、続いて基板
（１）のトレンチエッチングを行なってトレンチ（19）
を形成し、レジストを剥離した後、洗浄工程を経てトレ
ンチ内壁へのボロン拡散を行なった［第１図（ａ）参
照］。続いてLPCVD法により全面にSiO2膜（４）を堆積
した後、エッチバック法により、基板表面部のSiO2膜を
取り除き、トレンチ内壁のみにSiO2膜（４）を残した
［第１図（ｂ）参照］。さらに全面にリンドープ多結晶
シリコン薄膜（５）を堆積し、エッチバック法により基
板表面部のシリコン薄膜を取り除いた［第１図（ｃ）参
照］。さらに、Si3N4薄膜（３）をエッチング除去した
後、前記多結晶シリコン膜（５）を熱酸化し、キャパシ
タ用のSiO2膜（６）を形成しリンドープ多結晶シリコン
薄膜（７）を形成した［第１図（ｄ）参照］。
薄膜（２）を形成した後LP（減圧）CVD法でSi3N4薄膜
（３）を堆積し、フォトリソグラフィー法によってレジ
ストパターンを形成する。前記レジストをマスクに両薄
膜（２）および（３）をエッチングし、続いて基板
（１）のトレンチエッチングを行なってトレンチ（19）
を形成し、レジストを剥離した後、洗浄工程を経てトレ
ンチ内壁へのボロン拡散を行なった［第１図（ａ）参
照］。続いてLPCVD法により全面にSiO2膜（４）を堆積
した後、エッチバック法により、基板表面部のSiO2膜を
取り除き、トレンチ内壁のみにSiO2膜（４）を残した
［第１図（ｂ）参照］。さらに全面にリンドープ多結晶
シリコン薄膜（５）を堆積し、エッチバック法により基
板表面部のシリコン薄膜を取り除いた［第１図（ｃ）参
照］。さらに、Si3N4薄膜（３）をエッチング除去した
後、前記多結晶シリコン膜（５）を熱酸化し、キャパシ
タ用のSiO2膜（６）を形成しリンドープ多結晶シリコン
薄膜（７）を形成した［第１図（ｄ）参照］。
次いで、RIE法によりトレンチ側壁以外の多結晶シリ
コン（７）をエッチングし、トレンチ側壁にのみ多結晶
シリコン膜（７）を残した後、LPCVD法によりSiO2膜
（８）を堆積してトレンチ内を埋めた後、エッチバック
法により基板表面のSiO2膜を取り除いた［第１図（ｅ）
参照］。そして、基板表面のSiO2膜（２）の剥離した
後、熱酸化法によりSiO2からなるゲート酸化膜（９）を
形成した。さらに、このゲート酸化膜上にリンドープ多
結晶シリコンとタングステンシリサイド２層膜を堆積
し、これをエッチングしてゲート電極10を形成した。次
いで、砒素のイオン注入を行った後、熱処理を附し、ｎ
チャネルMOSトランジスタのソース、ドレインとなるn+
拡散層（11）（12）を形成した。その後、層間絶縁膜と
なるBPSG（ボロン・リン・シリカ・ガラス）膜（13）を
堆積した［第１図（ｆ）参照］。
コン（７）をエッチングし、トレンチ側壁にのみ多結晶
シリコン膜（７）を残した後、LPCVD法によりSiO2膜
（８）を堆積してトレンチ内を埋めた後、エッチバック
法により基板表面のSiO2膜を取り除いた［第１図（ｅ）
参照］。そして、基板表面のSiO2膜（２）の剥離した
後、熱酸化法によりSiO2からなるゲート酸化膜（９）を
形成した。さらに、このゲート酸化膜上にリンドープ多
結晶シリコンとタングステンシリサイド２層膜を堆積
し、これをエッチングしてゲート電極10を形成した。次
いで、砒素のイオン注入を行った後、熱処理を附し、ｎ
チャネルMOSトランジスタのソース、ドレインとなるn+
拡散層（11）（12）を形成した。その後、層間絶縁膜と
なるBPSG（ボロン・リン・シリカ・ガラス）膜（13）を
堆積した［第１図（ｆ）参照］。
次に、ビット線（14）とパストラジスタ（Ｔ）のソー
ス（11）を接続するコンタクトホール（15）及びキャパ
シタ電極となるリンドープ多結晶シリコン（７）とパス
トランジスタ（Ｔ）のドレイン（12）を接続するコンタ
クトホール（16）を開口し［第２図参照］、アルミニウ
ム・シリコン・銅合金を堆積し、パターン化した［第１
図（ｇ）参照］。この時、ビットラインパターンは第２
図に示すようにコンタクトホール（15）を覆うが、コン
タクトホール（16）はむき出しとなっており、前記アル
ミニウム・シリコン・銅合金のエッチング時にはビット
線（14）からは切り離され、コンタクトホール下部が前
記合金で埋め込まれる構造となる。
ス（11）を接続するコンタクトホール（15）及びキャパ
シタ電極となるリンドープ多結晶シリコン（７）とパス
トランジスタ（Ｔ）のドレイン（12）を接続するコンタ
クトホール（16）を開口し［第２図参照］、アルミニウ
ム・シリコン・銅合金を堆積し、パターン化した［第１
図（ｇ）参照］。この時、ビットラインパターンは第２
図に示すようにコンタクトホール（15）を覆うが、コン
タクトホール（16）はむき出しとなっており、前記アル
ミニウム・シリコン・銅合金のエッチング時にはビット
線（14）からは切り離され、コンタクトホール下部が前
記合金で埋め込まれる構造となる。
以上のプロセスで形成されたメモリセルは１セル当り
1.75μｍ×３μｍ＝5.25μｍの面積を有し、最小寸法は
0.5μｍである。
1.75μｍ×３μｍ＝5.25μｍの面積を有し、最小寸法は
0.5μｍである。
本実施例で形成したトレンチ（19）の幅は開口部で1.
0μｍであり、深さは３μｍ、側壁の傾斜は約３゜であ
る。キャパシタ絶縁膜（６）の膜厚の測定は困難である
が、同条件で形成されたプラナー型キャパシタの容量評
価より、約150Å程度と考えられる。
0μｍであり、深さは３μｍ、側壁の傾斜は約３゜であ
る。キャパシタ絶縁膜（６）の膜厚の測定は困難である
が、同条件で形成されたプラナー型キャパシタの容量評
価より、約150Å程度と考えられる。
また、本実施例のメモリセル容量は45f Fで．アスペ
クト比３の比較的浅いトレンチでありながら、非常に大
きな容量を実現できた。そして、メモリに蓄積された電
荷の保持時間は従来のプラナー型キャパシタと同程度で
あり、実用上不都合は生じない。
クト比３の比較的浅いトレンチでありながら、非常に大
きな容量を実現できた。そして、メモリに蓄積された電
荷の保持時間は従来のプラナー型キャパシタと同程度で
あり、実用上不都合は生じない。
さらに、キャパシタ間のパンチスルー、リークについ
てはまったく問題とならなかった。
てはまったく問題とならなかった。
このように本実施例のメモリセルでは、メモリセル領
域の外周に形成されたトレンチ内部において、セル内側
にSiO2膜（４）を介してプレート電極（５）を配置し、
さらにキャパシタ絶縁膜（６）を介してキャパシタ電極
（７）を配置したので、パストランジスタ側面は常にSi
O2膜（４）を介してプレート電極（５）で覆われ、プレ
ート電極（５）は少なくとも1/2Vcc以下に保たれるた
め、側面チャネルの形成は抑制され、セル設計マージン
が非常に広くなる。すなわち、メモリセル面積5.25μm2
以下、トレンチのアスペクト比が５以下で16Mb DRAMを
形成できる他、最小寸法を0.25μｍ程度に縮小すればメ
モリセルを面積2.5μm2以下で構成できて64Mb DRAMにも
適用できるものである。さらに本メモリセルはセル間の
干渉、リーク等の問題が少なく、α線によるソフトエラ
ーに対しても高い耐性が期待される。従つて今後DRAMを
高集積回して行く上でその利用価値は高く、多大の効果
を奏するものである。
域の外周に形成されたトレンチ内部において、セル内側
にSiO2膜（４）を介してプレート電極（５）を配置し、
さらにキャパシタ絶縁膜（６）を介してキャパシタ電極
（７）を配置したので、パストランジスタ側面は常にSi
O2膜（４）を介してプレート電極（５）で覆われ、プレ
ート電極（５）は少なくとも1/2Vcc以下に保たれるた
め、側面チャネルの形成は抑制され、セル設計マージン
が非常に広くなる。すなわち、メモリセル面積5.25μm2
以下、トレンチのアスペクト比が５以下で16Mb DRAMを
形成できる他、最小寸法を0.25μｍ程度に縮小すればメ
モリセルを面積2.5μm2以下で構成できて64Mb DRAMにも
適用できるものである。さらに本メモリセルはセル間の
干渉、リーク等の問題が少なく、α線によるソフトエラ
ーに対しても高い耐性が期待される。従つて今後DRAMを
高集積回して行く上でその利用価値は高く、多大の効果
を奏するものである。
次に、16Mb DRAM用メモリセルに適用した場合におけ
る本発明の第２の実施例を以下に詳述する。
る本発明の第２の実施例を以下に詳述する。
本実施例におけるメモリセルの形成プロセスを第３図
に示す。上記第１の実施例では、メモリセル１個１個が
トレンチで分離されていたのに対し、本実施例では、隣
接する１組のメモリセルがビット線コンタクトを共有
し、組毎にトレンチで分離されている。なお、第３図に
は上面側から見た製造工程説明図を示した。
に示す。上記第１の実施例では、メモリセル１個１個が
トレンチで分離されていたのに対し、本実施例では、隣
接する１組のメモリセルがビット線コンタクトを共有
し、組毎にトレンチで分離されている。なお、第３図に
は上面側から見た製造工程説明図を示した。
第３図において、まず、ｐ型シリコン基板（21）の表
面を酸化し、Si3N4膜を堆積した後、レジストをマスク
にシリコン基板（21）をエッチングし、１μｍ幅のトレ
ンチ（22）を形成した。次いでトレンチ内壁へボロンを
拡散した［第３図（ａ）参照］。続いてSiO2膜（23）を
堆積し、エッチバックした後、プレート電極となるリン
ドープ多結晶シリコン（24）を堆積し、エッチバックし
た。これによりトレンチ内壁にのみSiO2膜と多結晶シリ
コンが形成される［第３図（ｂ）参照］。次いで前記多
結晶シリコン24を熱酸化してSiO2からなるキャパシタ絶
縁膜（25）を形成し、キャパシタ電極となるリンドープ
多結晶シリコン（26）を堆積した。セル表面の一部に多
結晶シリコンを残し、他の部分はRIE法により除去した
［第３図（ｃ）参照］。ここで、第３図（ｃ）における
Ａ−Ａ断面を第４図に示す。さらにレジストプロセスを
経て、側壁部の多結晶シリコン（26）の一部をエッチン
グ除去し、SiO2膜を堆積した後エッチバックを行ない、
トレンチ内にSiO2膜（27）を埋込んだ［第３図（ｄ）参
照］。基板表面のSiO2膜を剥離し、熱酸化によりゲート
酸化膜を形成し、リンドープ多結晶シリコンとタングス
テンシリサイド２層膜を堆積し、これをエッチングし、
ワード線としてのゲート電極（28）（29）を形成した。
次いで砒素のイオン注入を行ない、熱処理を附し、ｎチ
ャネルMOSトランジスタのソース、ドレイン領域（図示
せず）を形成した。その後層間絶縁膜となるBPSG膜を堆
積し、熱処理を加えた後、アルミニウム・シリコン、銅
合金のビット線（30）とパストランジスタのソースを接
続するコンタクトホール（31）とキャパシタ電極（26）
とパストランジスタのドレインを接続するコンタクトホ
ール（32）（33）を開口した。さらにアルミニウム・シ
リコン、銅合金を堆積し、ビト線（30）へ加工した。こ
の時コンタトホール（32）（33）はビットラインパター
ンには含まれず、ビットラインから分離されるのは上記
第１の実施例の場合と同様である［第３図（ｅ）参
照］。
面を酸化し、Si3N4膜を堆積した後、レジストをマスク
にシリコン基板（21）をエッチングし、１μｍ幅のトレ
ンチ（22）を形成した。次いでトレンチ内壁へボロンを
拡散した［第３図（ａ）参照］。続いてSiO2膜（23）を
堆積し、エッチバックした後、プレート電極となるリン
ドープ多結晶シリコン（24）を堆積し、エッチバックし
た。これによりトレンチ内壁にのみSiO2膜と多結晶シリ
コンが形成される［第３図（ｂ）参照］。次いで前記多
結晶シリコン24を熱酸化してSiO2からなるキャパシタ絶
縁膜（25）を形成し、キャパシタ電極となるリンドープ
多結晶シリコン（26）を堆積した。セル表面の一部に多
結晶シリコンを残し、他の部分はRIE法により除去した
［第３図（ｃ）参照］。ここで、第３図（ｃ）における
Ａ−Ａ断面を第４図に示す。さらにレジストプロセスを
経て、側壁部の多結晶シリコン（26）の一部をエッチン
グ除去し、SiO2膜を堆積した後エッチバックを行ない、
トレンチ内にSiO2膜（27）を埋込んだ［第３図（ｄ）参
照］。基板表面のSiO2膜を剥離し、熱酸化によりゲート
酸化膜を形成し、リンドープ多結晶シリコンとタングス
テンシリサイド２層膜を堆積し、これをエッチングし、
ワード線としてのゲート電極（28）（29）を形成した。
次いで砒素のイオン注入を行ない、熱処理を附し、ｎチ
ャネルMOSトランジスタのソース、ドレイン領域（図示
せず）を形成した。その後層間絶縁膜となるBPSG膜を堆
積し、熱処理を加えた後、アルミニウム・シリコン、銅
合金のビット線（30）とパストランジスタのソースを接
続するコンタクトホール（31）とキャパシタ電極（26）
とパストランジスタのドレインを接続するコンタクトホ
ール（32）（33）を開口した。さらにアルミニウム・シ
リコン、銅合金を堆積し、ビト線（30）へ加工した。こ
の時コンタトホール（32）（33）はビットラインパター
ンには含まれず、ビットラインから分離されるのは上記
第１の実施例の場合と同様である［第３図（ｅ）参
照］。
以上のプロセスで形成されたメモリセルは１セル当り
1.75μｍ×2.25μｍ＝3.94μm2の面積を要し、最小寸法
は0.5μｍである。トレンチ開口部は1.0μｍ、深さは5.
0μｍでおる。他のプロセス条件は上記第１の実施例と
同様であり、本実施例のメモリセル容量は40f Fであっ
た。他の特性も上記第１の実施例と同様優れており、本
実施例によれば上記第１の実施例よりさらに小チップで
16Mb DRAMを形成することができる。
1.75μｍ×2.25μｍ＝3.94μm2の面積を要し、最小寸法
は0.5μｍである。トレンチ開口部は1.0μｍ、深さは5.
0μｍでおる。他のプロセス条件は上記第１の実施例と
同様であり、本実施例のメモリセル容量は40f Fであっ
た。他の特性も上記第１の実施例と同様優れており、本
実施例によれば上記第１の実施例よりさらに小チップで
16Mb DRAMを形成することができる。
（ト）発明の効果 以上のように本発明によれば、１つのトランジスタを
半導体基板上のメモリセル領域内に配設し、１つのコン
デンサをメモリセル領域の外周に形成したトレイン内に
配設し、かつコンデンサ内の特定電極を絶縁膜を介して
トランジスタ側面より離れた特定領域に配設したので、
特定電極が共通配線部より高電位の時でも、常に、トラ
ンジスタ側面にチャネルが形成されるのを抑制でき、こ
れによりトランジスタがリークするのを防止し得るとと
もに、コンデンサの周囲長が長く取れるので、メモリセ
ルの面積を小さくしても容量を大きくできる。また、各
コンデンサが絶縁膜によって絶縁分離されているので、
メモリセル間の干渉を防止できる。さらには、特定電極
が薄膜で干渉されているため、α線によるソフトエラー
に対しても高い耐性が期待され得る等の効果を有し、従
って、今後DRAMの高集積化にともないその利用価値はき
わめて大なるものである。
半導体基板上のメモリセル領域内に配設し、１つのコン
デンサをメモリセル領域の外周に形成したトレイン内に
配設し、かつコンデンサ内の特定電極を絶縁膜を介して
トランジスタ側面より離れた特定領域に配設したので、
特定電極が共通配線部より高電位の時でも、常に、トラ
ンジスタ側面にチャネルが形成されるのを抑制でき、こ
れによりトランジスタがリークするのを防止し得るとと
もに、コンデンサの周囲長が長く取れるので、メモリセ
ルの面積を小さくしても容量を大きくできる。また、各
コンデンサが絶縁膜によって絶縁分離されているので、
メモリセル間の干渉を防止できる。さらには、特定電極
が薄膜で干渉されているため、α線によるソフトエラー
に対しても高い耐性が期待され得る等の効果を有し、従
って、今後DRAMの高集積化にともないその利用価値はき
わめて大なるものである。
第１図は本発明の第１実施例を示すメモリセルの製造工
程説明図、第２図は上記実施例の要部説明図、第３図は
本発明の第２の実施例を示すメモリセルの製造工程説明
図、第４図は第３図（ｃ）におけるＡ−Ａ断面図、第５
図は従来例を示すメモリセルの構成説明図である。 （１）（21）……ｐ型シリコン基板、 （４）（23）……SiO2（第１絶縁膜）、 （５）（24）……リンドープ多結晶シリコンからなるキ
ャパシタ・プレート電極（第１電極）、 （６）（25）……SiO2からなるキャパシタ絶縁膜（第２
絶縁膜）、 （７）（26）……リンドープ多結晶シリコンからなるキ
ャパシタ電極（第２電極）、 （11）……砒素拡散層からなるソース（一方端子）、 （12）……砒素拡散層からなるドレイン（他方端子）、 （14）（30）……アルミニウム・シリコン・銅合金から
なるビット線（共通配線部）、 （15）（31）……コンタクトホール（ソース・ビット
線）、 （16）（32）（33）……コンタクトホール（キャパシタ
電極、ドレイン）、 （19）（22）……トレンチ領域、（Ｃ）……コンデン
サ、 （Ｔ）……パストランジスタ。
程説明図、第２図は上記実施例の要部説明図、第３図は
本発明の第２の実施例を示すメモリセルの製造工程説明
図、第４図は第３図（ｃ）におけるＡ−Ａ断面図、第５
図は従来例を示すメモリセルの構成説明図である。 （１）（21）……ｐ型シリコン基板、 （４）（23）……SiO2（第１絶縁膜）、 （５）（24）……リンドープ多結晶シリコンからなるキ
ャパシタ・プレート電極（第１電極）、 （６）（25）……SiO2からなるキャパシタ絶縁膜（第２
絶縁膜）、 （７）（26）……リンドープ多結晶シリコンからなるキ
ャパシタ電極（第２電極）、 （11）……砒素拡散層からなるソース（一方端子）、 （12）……砒素拡散層からなるドレイン（他方端子）、 （14）（30）……アルミニウム・シリコン・銅合金から
なるビット線（共通配線部）、 （15）（31）……コンタクトホール（ソース・ビット
線）、 （16）（32）（33）……コンタクトホール（キャパシタ
電極、ドレイン）、 （19）（22）……トレンチ領域、（Ｃ）……コンデン
サ、 （Ｔ）……パストランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−88554（ＪＰ，Ａ) 特開 昭62−179659（ＪＰ，Ａ) 特開 昭63−241961（ＪＰ，Ａ) 特開 昭62−208661（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に、１つのコンデンサと１つ
のトランジスタとから構成され、１ビットを記憶するメ
モリセルを複数個有し、かつ各メモリセルのトランジス
タが上記半導体基板表面上に形成され、更に、各トラン
ジスタの一方端子が共通配線部にて共通接続され、一
方、そのコンデンサが、上記トランジスタの外周部に沿
って上記半導体基板を溝状に掘り込むことにより形成さ
れたトレンチ内に配設された半導体メモリの製造に際し
て、 トレンチ内壁全面部にこの内壁とは第１絶縁膜を介し
て、各メモリセルの共通配線に接続される第１電極を配
設し、この第１電極上に第２絶縁膜を介して上記第１電
極を覆うように第２電極を配設して上記コンデンサを形
成し、 上記各トランジスタの一方端子に共通接続される共通配
線部と、各トランジスタの他方端子−第２電極間を接続
する金属配線とを、同一材料を用いて同時に形成するこ
とからなる半導体メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281382A JP2517015B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体メモリの製造方法 |
| EP88310421A EP0315483B1 (en) | 1987-11-06 | 1988-11-04 | Semiconductor memory |
| DE3887823T DE3887823T2 (de) | 1987-11-06 | 1988-11-04 | Halbleiterspeicher. |
| US07/566,866 US4999689A (en) | 1987-11-06 | 1990-08-13 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281382A JP2517015B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01123462A JPH01123462A (ja) | 1989-05-16 |
| JP2517015B2 true JP2517015B2 (ja) | 1996-07-24 |
Family
ID=17638360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281382A Expired - Fee Related JP2517015B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体メモリの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4999689A (ja) |
| EP (1) | EP0315483B1 (ja) |
| JP (1) | JP2517015B2 (ja) |
| DE (1) | DE3887823T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910000246B1 (ko) * | 1988-02-15 | 1991-01-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
| JPH04328861A (ja) * | 1991-04-26 | 1992-11-17 | Texas Instr Japan Ltd | 半導体集積回路装置及びその製造方法 |
| JP3146316B2 (ja) * | 1991-05-17 | 2001-03-12 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置及びその製造方法 |
| US5708559A (en) * | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
| US6395613B1 (en) * | 2000-08-30 | 2002-05-28 | Micron Technology, Inc. | Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts |
| JPH1167626A (ja) * | 1997-08-12 | 1999-03-09 | Hitachi Ltd | レジスト除去方法および装置 |
| US6476435B1 (en) | 1997-09-30 | 2002-11-05 | Micron Technology, Inc. | Self-aligned recessed container cell capacitor |
| US6090661A (en) * | 1998-03-19 | 2000-07-18 | Lsi Logic Corporation | Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls |
| US6369418B1 (en) | 1998-03-19 | 2002-04-09 | Lsi Logic Corporation | Formation of a novel DRAM cell |
| US6177699B1 (en) | 1998-03-19 | 2001-01-23 | Lsi Logic Corporation | DRAM cell having a verticle transistor and a capacitor formed on the sidewalls of a trench isolation |
| JP3655113B2 (ja) * | 1998-12-28 | 2005-06-02 | シャープ株式会社 | 半導体記憶装置の製造方法 |
| KR20010017088A (ko) * | 1999-08-07 | 2001-03-05 | 박종섭 | 아날로그 커패시터의 콘택홀 형성방법 |
| US6875653B2 (en) * | 2002-08-02 | 2005-04-05 | Promos Technologies Inc. | DRAM cell structure with buried surrounding capacitor and process for manufacturing the same |
| US7208789B2 (en) * | 2002-08-02 | 2007-04-24 | Promos Technologies, Inc. | DRAM cell structure with buried surrounding capacitor and process for manufacturing the same |
| JP2007306680A (ja) * | 2006-05-10 | 2007-11-22 | Kokusan Denki Co Ltd | 内燃機関用フライホイール磁石回転子 |
| CN105226046A (zh) * | 2015-10-13 | 2016-01-06 | 格科微电子（上海）有限公司 | 金属层-绝缘层-金属层电容器及其制作方法 |
| CN106469716B (zh) * | 2016-11-25 | 2019-02-05 | 南通壹选工业设计有限公司 | 一种垂直型电容器结构 |
| CN106952895B (zh) * | 2017-02-22 | 2019-05-10 | 新昌县诺趣智能科技有限公司 | 一种mim电容器结构的制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
| EP0164829B1 (en) * | 1984-04-19 | 1988-09-28 | Nippon Telegraph And Telephone Corporation | Semiconductor memory device and method of manufacturing the same |
| JPH0793366B2 (ja) * | 1984-10-08 | 1995-10-09 | 日本電信電話株式会社 | 半導体メモリおよびその製造方法 |
| JPS60239053A (ja) * | 1984-05-14 | 1985-11-27 | Oki Electric Ind Co Ltd | 半導体ｒａｍ装置 |
| JPS6157194A (ja) * | 1984-08-28 | 1986-03-24 | Mitsubishi Electric Corp | Ｐａｌ／ｓｅｃａｍ信号間欠磁気記録方法 |
| JPS6156445A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
| JPH0750745B2 (ja) * | 1985-10-03 | 1995-05-31 | 株式会社日立製作所 | 半導体装置 |
| US4704368A (en) * | 1985-10-30 | 1987-11-03 | International Business Machines Corporation | Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor |
| JPH0682804B2 (ja) * | 1985-12-24 | 1994-10-19 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS62179659A (ja) * | 1986-02-01 | 1987-08-06 | Canon Inc | 超音波探触子 |
| US4801989A (en) * | 1986-02-20 | 1989-01-31 | Fujitsu Limited | Dynamic random access memory having trench capacitor with polysilicon lined lower electrode |
| DE3780840T2 (de) * | 1986-03-03 | 1993-03-25 | Fujitsu Ltd | Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff. |
| JPH0797622B2 (ja) * | 1986-03-03 | 1995-10-18 | 富士通株式会社 | 半導体メモリ |
| JPH0685427B2 (ja) * | 1986-03-13 | 1994-10-26 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63229745A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ装置 |
| JP2645008B2 (ja) * | 1987-03-30 | 1997-08-25 | 株式会社東芝 | 半導体記憶装置 |
-
1987
- 1987-11-06 JP JP62281382A patent/JP2517015B2/ja not_active Expired - Fee Related
-
1988
- 1988-11-04 EP EP88310421A patent/EP0315483B1/en not_active Expired - Lifetime
- 1988-11-04 DE DE3887823T patent/DE3887823T2/de not_active Expired - Fee Related
-
1990
- 1990-08-13 US US07/566,866 patent/US4999689A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3887823T2 (de) | 1994-08-11 |
| DE3887823D1 (de) | 1994-03-24 |
| JPH01123462A (ja) | 1989-05-16 |
| EP0315483A3 (en) | 1990-10-10 |
| EP0315483A2 (en) | 1989-05-10 |
| US4999689A (en) | 1991-03-12 |
| EP0315483B1 (en) | 1994-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2517015B2 (ja) | 半導体メモリの製造方法 | |
| US4824793A (en) | Method of making DRAM cell with trench capacitor | |
| JP3090198B2 (ja) | 半導体装置の構造およびその製造方法 | |
| JP2510265B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US5065273A (en) | High capacity DRAM trench capacitor and methods of fabricating same | |
| US5321306A (en) | Method for manufacturing a semiconductor device | |
| US5028990A (en) | Semiconductor memory device having improved dynamic memory cell structure | |
| JP2994110B2 (ja) | 半導体記憶装置 | |
| US5223447A (en) | DRAM-cell having an isolation merged trench and its method of manufacture | |
| JP2906807B2 (ja) | 半導体メモリセルとその製造方法 | |
| JPH0793371B2 (ja) | 半導体装置及びその製造方法 | |
| US5763305A (en) | Method for forming a semiconductor memory device with a capacitor | |
| JPH08250677A (ja) | 半導体記憶装置及びその製造方法 | |
| US5455192A (en) | Method of making dynamic random access memory cell having a stacked capacitor and a trench capacitor | |
| US4859615A (en) | Semiconductor memory cell capacitor and method for making the same | |
| US5821579A (en) | Semiconductor memory device and method of manufacturing the same | |
| US5166090A (en) | Method for manufacturing a semiconductor random access memory cell | |
| JPH0673368B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US5175121A (en) | Method for manufacturing a stacked capacitor DRAM semiconductor device | |
| JP2519216B2 (ja) | 半導体記憶装置 | |
| JPH0642534B2 (ja) | 基板に延びている壁にコンタクトを形成する方法 | |
| JP2841055B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| US5373177A (en) | Semiconductor device with improved electric charge storage characteristics | |
| JP2583123B2 (ja) | メモリセルの形成方法 | |
| JPH07193137A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |