JPH04328861A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置、例
えばダイナミックＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ
　Ｍｅｍｏｒｙ）及びその製造方法に関するものである
。

【０００２】

【従来技術】従来、半導体集積回路装置、例えばダイナ
ミックＲＡＭでは、図２０及び図２１に示すような構造
のトレンチ型デバイスが知られている。

【０００３】即ち、Ｐ−−型シリコン基板１（具体的に
は、シリコン基板に形成されたＰ−　型ウエル４０）の
一主面に所定深さのトレンチ状の溝２０が設けられ、こ
の溝２０には絶縁膜２５を介してＮ＋　型ポリシリコン
（フィールドプレート）３３が充填されている。

【０００４】そして、溝２０の外側全面に拡散形成され
たＮ＋　型拡散領域２３を電極として用いてキャパシタ
Ｃが形成されている。また、溝２０の側方（図２０では
右側）の表面には、Ｎ＋　型拡散領域２３に連設された
Ｎ＋　型ソース領域２２及びビットライン１７に接続さ
れたＮ＋　型ドレイン領域２４が所定のパターンに拡散
形成されていて、これらの間にはゲート酸化膜１５を介
してワード線としてのゲート電極１６が設けられ、横型
の伝達用のＮチャネル絶縁ゲート電界効果トランジスタ
（トランスファゲート）Ｔｒが接続されている。

【０００５】トランスファゲートは、図２１のようにメ
モリセル部Ａの１つのセル領域において２個設けられ、
これらに共通にビット線１７を設け、かつ、各トランス
ファゲートには上記したキャパシタが夫々接続されてい
て、隣接するキャパシタの電極３３−３３間は連設され
た構造としてよい。なお、図中の２６，２７は層間絶縁
膜（例えばＳｉＯ２　膜）である。

【０００６】各メモリセルは、図２２に示す如くに接続
され、１トランジスタＴｒ−１キャパシタＣで構成され
、隣接するセル間ではキャパシタが共通に接地されてい
る。そして、ビットライン１７から供給される電位情報
はトランジスタＴｒをオンさせることによってキャパシ
タに送る。キャパシタに送られた電位はそこで保持され
る。

【０００７】ところが、上記のメモリセルにおいては、
キャパシタの一方の電極２３はウエル４０との間に溝２
０の全域に亘ってＰ−Ｎ接合を形成している（換言すれ
ば、電極２３をＰ−Ｎ接合で形成している）ため、デバ
イスの高集積化を図るに際してセル間の素子分離が困難
となる。

【０００８】即ち、図２１に示すように、隣接するキャ
パシタＣ−Ｃ間にて、Ｎ＋　型拡散領域２３とＰ−　型
ウエル４０とのＰＮ接合から拡がる空乏層４１が溝２０
の底部領域（ここは概してウエル４０の不純物濃度が低
くなり易い。）で一点鎖線の如くに他の領域よりも早く
接し合い、いわゆるパンチスルーが生じることがある。 このパンチスルーによって、一方のセル側に保持された
電荷が他方のセル側に逃げてしまい、電荷の保持性、ひ
いてはメモリ性能を損ねてしまう。

【０００９】このパンチスルーは、キャパシタＣ−Ｃ間
の距離を短くしようとすると生じ易く、これを防止せん
とするには上記距離を大きくとる必要があり、集積度の
向上には問題となる。

【００１０】そこで、ウエル４０を高濃度化して、上記
の空乏層４１が延びにくくすることが必要となる。こう
した高濃度化を実現するには、図２１に示した周辺回路
部ＢをＣＭＯＳ型で構成するときその各Ｐ−　型ウエル
４２、Ｎ型ウエル４３の形成時に、セル側のＰ型ウエル
４０を高濃度化する必要がある。

【００１１】ここで、周辺回路部Ｂは公知のように、各
ウエル４２，４３内に、Ｎ＋　型拡散領域４４，４５、
ゲート酸化膜４６及びポリシリコンゲート電極４７から
なるＮチャネル絶縁ゲート電界効果トランジスタと、Ｐ
＋　型拡散領域４８，４９、ゲート酸化膜５０及びポリ
シリコンゲート電極５１からなるＰチャネル絶縁ゲート
電界効果トランジスタとが夫々設けられている。

【００１２】上記したウエル４０は、ウエル４２，４３
と同じ工程で形成されるが、各ウエル用の不純物イオン
注入を対応する表面領域に行うに際し、ウエル４０用の
イオン注入のＲｐ（最大濃度の打込み深さ）を表面から
かなり深い位置とし、この高濃度打込み領域から上方及
び下方へと不純物を拡散させて、高濃度のウエル４０に
形成しなければならない。

【００１３】図２３には、上記したイオン注入後の拡散
によって基板深さ方向に形成されるウエル４０の不純物
濃度プロフアイルを概略的に示した。これによれば、一
般に、深さ方向においては、表面から数μｍ程度までは
高濃度化が可能であるが、それより（図中の深さＡ：通
常は数μｍの位置であって周辺回路部のウエル４２，４
３の深さに相当）も深くなると、不純物濃度が低下し易
く、溝２０の底部付近では目的濃度よりかなり低くなっ
てしまう。このため、上記したように空乏層４１が延び
易く、パンチスルーが生じてしまう。

【００１４】従って、溝２０の底部（通常は６〜８μｍ
の深さ）まで一様に高濃度化することは一般に困難であ
る。そのように高濃度化するには、上記したイオン注入
量とその深さをうまく制御しなければならないが、こう
した工程制御は非常に困難である。

【００１５】また、図２０のデバイスでは、キャパシタ
の拡散領域２３の形成するＰ−Ｎ接合の面積が大きいた
め、α線によるソフトエラーの問題も生じ易い。

【００１６】即ち、図示は省略しているが、このメモリ
のパッケージ材等に微量含まれている放射性元素から放
出されたα線（Ｈｅ核）が基板のウエル４０内に入ると
、バルク中でキャリア（特に電子）を発生し、これが上
記のキャパシタ（具体的にはＮ＋　型拡散領域２３）に
集められ、そこに蓄積されていた電荷と結合して放電を
生じさせる。この結果、キャパシタの“Ｈ”レベルを“
Ｌ”レベルに変化させ、誤動作の原因となってしまう。

【００１７】他方、上記の如き素子間の分離及びα線耐
性を向上させるデバイスとして、図２４に示したスタッ
ク・イン・トレンチ型と称されるセルが考えられている
。

【００１８】このスタック・イン・トレンチ型ダイナミ
ックＲＡＭセルによれば、トレンチ状の溝２０の壁面に
はその上部を残して絶縁膜（ＳｉＯ２　膜）５４を全周
に形成し、この絶縁膜のない上部（図２４の右側）にト
ランスファゲートＴｒのソース領域２２に連設してＮ＋
　型拡散領域５３を形成している。

【００１９】そして、Ｎ＋　型拡散領域５３は絶縁膜５
４の壁面上に被着されたキャパシタ用Ｎ＋　型ポリシリ
コン電極６３に接続されている。この場合、拡散領域５
３はポリシリコン電極６３からの不純物のオートドーピ
ングによって形成されたものである。

【００２０】キャパシタＣは、Ｎ＋　型ポリシリコン電
極６３−ＳｉＯ２　膜６５−Ｎ＋　型ポリシリコン電極
６６によって構成されている。その他の構成は図２０の
ものと同様である。

【００２１】このセルの場合、絶縁膜５４によってセル
間の電荷のリークを防止可能であり、素子間分離を一応
行うことはできる。また、拡散領域５３は溝２０の上部
にのみ形成されているので、Ｐ型ウエル４０との間のＰ
−Ｎ接合の面積が大幅に小さくなっており、α線が侵入
してバルク内にキャリアが発生しても拡散領域５３に集
められる量が減少し、ソフトエラーが生じ難くなる。

【００２２】しかしながら、このセルを検討したところ
、特に、キャパシタ電極６３とトランスファゲートＴｒ
のソース領域２２との接続が工程上難しく、これによっ
て素子間分離に支障が生じ易いことが分かった。このこ
とを図２５〜図２６で説明する。

【００２３】図２５は、ＳｉＯ２　膜２及び６７上のナ
イトライド膜６８をマスクしてＰ−　型ウエル４０にト
レンチ状の溝２０をドライエッチング技術で形成し、更
に全面にフォトレジスト６９を被着した後にこれをエッ
チバック技術で処理し、溝２０内にのみフォトレジスト
６９を選択的に残し、次いでフォトレジスト６９及びナ
イトライド膜６８をマスクにして溝２０の上部の絶縁膜
５４ａを一点鎖線のように選択的に除去した状態を示し
ている。

【００２４】ところが、絶縁膜５４を除去するにあたり
、図２４で示したようにソース領域２２の側の部分のみ
を除去するのが必要であるのに、溝２０の深さ方向での
絶縁膜エッチングの制御性が悪いため、溝２０の上部の
他の周辺領域の絶縁膜５４ｂも一点鎖線の如くに除去さ
れてしまうことがある。

【００２５】この状態では、次工程において図２６のよ
うに、Ｎ＋　型ポリシリコン６３を被着したとき、上記
の除去領域に露出したシリコン層（ウエル）４０にポリ
シリコン層６３からＮ型不純物がオートドーピングされ
、本来必要なＮ＋　型拡散領域５３だけでなく、他の領
域にもＮ＋　型拡散領域７０が形成されてしまう。

【００２６】こうした拡散領域７０は溝２０の全周にお
いて拡散領域５３に連続して形成されるため、図２１に
おいて特に隣接セルのキャパシタ間の距離を短くしたと
きに、拡散領域７０−ウエル４０のＰ−Ｎ接合から拡が
る空乏層が隣接キャパシタ間で接触し合うことがある。

【００２７】これでは、空乏層を介して一方のキャパシ
タ（即ち、拡散領域７０、換言すればポリシリコン電極
６３）中の蓄積電荷が他方のキャパシタ側へ放出され、
既述したと同様に素子間の分離が不可能となることがあ
る。従って、図２５で示した絶縁膜５４のエッチングを
精度良く（欠除部５４ｂが生じないように）コントロー
ルする必要がある。

【００２８】これに対し、拡散領域７０の如き不所望な
領域の形成を避けるために、図２７に示すように、図２
５で述べた工程において、フォトレジスト６９を全面に
被着した後、仮想線２２で示すソース領域側のみを露光
光７１で選択的に露光し、露光部分を現像後にエッチン
グで除去する。そして、残ったフォトレジスト６９をマ
スクにして、一点鎖線５４ａの如くに絶縁膜を部分的に
エッチングで除去する。

【００２９】このようにすれば、絶縁膜５４の除去部分
５４ａのみから、図２６の工程でＮ型不純物をポリシリ
コン層６３からオートドーピングし、仮想線５３で示す
Ｎ＋　型拡散領域を形成することはできる。

【００３０】しかしながら、図２７のように露光処理で
フォトレジスト６９を選択除去するに際し、その露光の
程度は溝２０の深さ方向において一定とはならず、露光
の制御性が悪いことが分かった。即ち、フォトレジスト
６９は通常は塗布技術によって塗布するために、その塗
布性（従って、下地に対する密着性や塗布厚）が均一と
はならず、結果的に例えば露光の程度が不十分なときは
、絶縁膜５４の除去領域５４ａが設計値よりも小さくな
り、かつナイトライド膜６８下のＳｉＯ２　６７のアン
ダーカットが進行することがある。

【００３１】この結果、図２６のようにポリシリコン層
６３を被着してオートドーピングさせて形成するＮ＋　
型領域５３が小さくなり、また上記アンダーカット部分
に入り込んだポリシリコンが次のエッチング工程（図２
４に示す如き形状にするためのエッチング）でも除去さ
れずに残ってしまう。

【００３２】そして、この残ったポリンシリコン層の表
面上には図２８で２６ａで示す酸化膜が成長することに
なるが、この酸化膜２６ａは比較的厚いためにソース領
域２２の形成時の注入イオン７２を注入し難くし、従っ
て得られたソース領域２２は設計サイズよりも小さくな
り、上記のＮ＋　型領域５３との接触が不十分となるこ
とがある。これではトランスファゲートからキャパシタ
電極６３への電荷の供給を良好に行えないことがある。

【００３３】

【発明の目的】本発明の目的は、素子間分離を確実に行
えると共に、そのための工程制御も容易であり、かつ、
α線耐性が十分であり、また電界効果トランジスタ素子
とキャパシタとの接続も確実となる半導体集積回路装置
及びその製造方法を提供することにある。

【００３４】

【発明の構成】即ち、本発明は、半導体基体の一主面に
形成された溝の壁面においてその上部以外の領域に形成
された絶縁膜と、前記上部の周囲にて前記一主面に形成
された第１の不純物拡散領域と、この第１の不純物拡散
領域に連設されて前記一主面に形成された第２の不純物
拡散領域と、前記第１の不純物拡散領域に連設されて前
記絶縁膜の壁面上に形成された第１の電極と、この第１
の電極の壁面上に形成された誘電体膜を介して形成され
た第２の電極と、少なくとも前記第１及び第２の不純物
拡散領域を含みかつ前記溝の中間深さ位置の深さまで形
成され、かつその深さ位置の下部の領域よりも高濃度で
あって前記第１及び第２の不純物拡散領域とは逆導電型
の半導体層とを夫々有し、前記第２の不純物拡散領域を
構成部分とする電界効果トランジスタ素子が前記一主面
に設けられ、前記第１の電極と前記誘電体膜と前記第２
の電極とによってキャパシタが構成されている半導体集
積回路装置に係るものである。また、本発明は、半導体
基体の一主面側に高濃度の半導体層を形成する工程と、
この高濃度の半導体層よりも深い溝を前記一主面に形成
する工程と、この溝の壁面に絶縁膜を形成する工程と、
この絶縁膜のうち前記溝の上部全周囲を除去する工程と
、この除去部分から前記高濃度の半導体層に不純物を拡
散して前記高濃度の半導体層とは逆導電型の第１の不純
物拡散領域を形成する工程と、この第１の不純物拡散領
域に前記溝の上部で接続された第１の電極を前記絶縁膜
上に形成する工程と、前記第１の電極上に誘電体膜を形
成する工程と、この誘電体膜上に第２の電極を形成する
工程と、前記一主面にて前記第１の不純物拡散領域に連
設された電界効果トランジスタ構成部分としての第２の
不純物拡散領域を形成する工程とを有する半導体集積回
路装置の製造方法も提供するものである。

【００３５】

【実施例】以下、本発明の実施例を説明する。

【００３６】図１〜図３は、本発明の第１の実施例によ
るダイナミックＲＡＭ（例えば６４メガビット用）を示
すものである。

【００３７】このダイナミックＲＡＭによれば、そのメ
モリセルは、Ｎチャネル絶縁ゲート電界効果トランジス
タからなるトランスファゲートＴｒ１　と、このトラン
スファゲートのソース領域２２に接続されたキャパシタ
Ｃ１　とによる１トランジスタ−１キャパシタ構造から
構成され、隣接するセル間ではキャパシタＣ１　が共通
に接地されている。

【００３８】そして、メモリセルは、Ｐ−−型半導体基
板８１の一主面に形成されたトレンチ状の溝２０の壁面
においてその上部全周囲以外の領域に形成された絶縁膜
５４と、前記上部の周囲にて前記一主面にリング状に形
成されたＮ＋　型不純物拡散領域５３と、この不純物拡
散領域５３に連設されて前記一主面に形成されたＮ＋　
型ソース領域２２とを有していて、トランスファゲート
Ｔｒ１　が拡散領域５３によってキャパシタＣ１　に接
続されている。

【００３９】キャパシタＣ１　は、Ｎ＋　型不純物拡散
領域５３に連設されて絶縁膜５４の壁面上に形成された
Ｎ＋　型ポリシリコン電極６３と、このポリシリコン電
極６３の壁面上に形成された誘電体膜（ＳｉＯ２　膜）
６５を介して形成された第２のＮ＋　型ポリシリコン電
極６６とによって構成されている。

【００４０】そして、Ｎ＋　型拡散領域５３と２２（こ
れらは深さ例えば　０．３〜　０．４μｍに形成。）と
を完全に含んだ状態で溝２０の中間深さ位置（例えば表
面から２〜３μｍの深さ位置）まで、高濃度のＰ型半導
体層（ウエル）８０が形成されている。この半導体層８
０は、その下部の領域（即ち、Ｐ−−型基板８１）より
も高濃度であって、Ｎ＋　型拡散領域５３とは逆導電型
となっている。

【００４１】半導体層８０は、後述するように空乏層の
拡がりを抑えてセルの素子間分離のために必須不可欠で
あり、その濃度は１×１０１７〜３×１０１７個／ｃｍ
３　に設定されている。Ｐ−−型基板８１の濃度は１×
１０１６個／ｃｍ３　程度である。そして、この半導体
層８０は、その濃度と深さから、工程の初期段階のイオ
ン注入を制御性良く行うことのできる方法で形成可能で
ある。

【００４２】本例のメモリセルによれば、上記のＰ型半
導体層８０を形成することによって、絶縁膜５４の上部
の全周にＮ＋　型拡散領域５３（図１の左側の領域５３
は図２６で述べた領域７０に対応するものである。）が
存在していても、Ｐ型半導体層８０との間のＰ−Ｎ接合
から延びる空乏層９１は抑えられ、かつ、下部は絶縁膜
５４の存在によって空乏層の接触によるパンチスルーは
発生することがない（図３参照）。

【００４３】この結果、隣接したセル間でキャパシタＣ
１　−Ｃ１間が空乏層によって結ばれて一方の蓄積電荷
が他方へ逃げるといった不所望な事態を防止することが
でき、素子間分離が確実となる。これは、上記の高濃度
Ｐ型半導体層８０と絶縁膜５４との組み合わせによって
効果的に実現されるから、セル間の距離を可能な限り短
縮でき、６４メガビット用等の高集積化にとって有利で
ある。

【００４４】また、絶縁膜５４を溝２０の上部以外の広
範囲の領域に設けているので、Ｎ＋　型領域５３及び２
２とＰ型半導体層８０とのＰ−Ｎ接合の面積が小さくな
り、既述したα線の侵入によるキャリアで蓄積電荷が放
電を起こすこともなく、ソフトエラーの防止を実現でき
る。

【００４５】更に、後述する製造工程から明らかなよう
に、Ｐ型半導体層８０は高濃度ではあるが表面から数μ
ｍの深さにしか形成しないため、工程初期のイオン注入
の制御が容易となり、素子分離のための高濃度半導体層
８０の形成時の工程制御が容易となる。

【００４６】これに加えて、図２７で述べた如き方法で
絶縁膜５４をエッチングするのではなく、むしろ図２５
で述べた如き方法を活用して絶縁膜５４の上部全周をエ
ッチングで除去して工程を容易にする一方、ソース領域
２２側の拡散領域５３を十分に形成し、ソース領域２２
との接続を確実に実現できるようにしている。なお、メ
モリセル部の接続関係は図２２で示したものと同様であ
る。

【００４７】次に、本例のデバイスの製造方法を図４〜
図１７について説明する。

【００４８】工程の初期段階では、図４のように、まず
周辺回路部ＢにおけるＮ型ウエル４３を形成するための
Ｎ型不純物（例えばＡｓ）のイオン打込みを不純物濃度
１×１０１６個／ｃｍ３　のＰ−−型半導体基板８１に
対して行った後、局部的に酸化膜９０を成長させる。こ
の際、他の領域はマスク材（図示省略）で覆っておく。

【００４９】こうしてＮ型不純物打込み領域４３ａを形
成してから、上記マスク材を除去し、更に酸化膜９０を
マスクにして全面にＰ型不純物（例えばボロン）９１を
打込み、酸化膜９０のない領域にＰ型不純物打込み領域
（メモリセル部Ａでは８０ａ、周辺回路部Ｂでは４２ａ
）を形成する。

【００５０】次いで図５において、９２で示すように周
辺回路部Ｂをマスク材で覆った状態で再度Ｐ型不純物（
例えばボロン）９３をイオン注入し、メモリセル部Ａに
のみＰ型不純物を再び打込む。この結果、メモリセル部
ＡのＰ型不純物打込み領域８０ａの不純物濃度は４２ａ
よりも高濃度であって、上述したＰ型ウエル８０に必要
な１×１０１７〜３×１０１７個／ｃｍ３　の濃度が得
られるようにドーズ量が設定される。

【００５１】次いで図６のように、上記の酸化膜９０の
除去後に、公知の如くナイトライド膜９４をマスクとし
たＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ
　Ｓｉｌｉｃｏｎ）法により素子分離用のフィールド酸
化膜２を選択的に成長させる（図中の９５はＳｉＯ２　
膜）。このとき、上記した各注入不純物が基板８１中に
所定深さまで拡散し、メモリセル部には高濃度Ｐ型ウエ
ル８０が２〜３μｍの深さに形成され、また周辺回路部
にはＰ−　型ウエル４２、Ｎ型ウエル４３が夫々２〜３
μｍの深さに形成される。

【００５２】次いで図７のように、表面のナイトライド
膜９４を一旦除去し、再度ナイトライド膜９６を被着し
、これを所定パターンにエッチングした後、ナイトライ
ド膜９６をマスクにして基板８１をエッチングする。こ
れによって、メモリセル部において、基板８１に深さ６
〜８μｍのトレンチ状の溝２０を形成する。

【００５３】次いで図８のように、メモリセル部では、
ＣＶＤ（化学的気相成長法）又は熱酸化法によって溝２
０の壁面に厚さ１０００Å程度のＳｉＯ２　膜５４を夫
々形成する。図８も含めて以下の図では単位の領域のみ
を示すが、他の領域も同様に処理される。

【００５４】次いで図９のように、一点鎖線のレベルま
でフォトレジスト９７を塗布した後、これをエッチバッ
ク技術でエッチングし、溝２０内にのみ溝上部以外の下
部領域にフォトレジスト９７を残す。

【００５５】次いで図１０のように、フォトレジスト９
７及びナイトライド膜９６をマスクにしてＳｉＯ２　膜
５４ををエッチングし、ＳｉＯ２　膜５４の上部（溝２
０の上部全周）を除去し、欠除部５４ａ，５４ｂを形成
する。これによって、これらの欠除部にはウエル８０の
面が露出し、またＳｉＯ２　膜９５及び２の一部もエッ
チングされる。

【００５６】ついで図１１のように、ＣＶＤによって全
面にＮ＋　型（ＰやＡｓをドープした）ポリシリコン層
６３を堆積させる。そしてアニールを施すことにより、
上記の欠除部５４ａ，５４ｂからウエル８０内にポリシ
リコン層６３中のＮ型不純物をオートドーピングし、Ｎ
＋　型不純物拡散領域５３を溝２０の上部においてリン
グ状に形成する。

【００５７】次いで図１２のように、ポリシリコン層６
３を異方性エッチング技術（ＲＩＥ）によってエッチン
グし、溝２０の内壁上（但し、最底部は除く。）にのみ
ポリシリコン層６３をほぼ筒状に残す。

【００５８】次いで図１３のように、ナイトライド膜９
６をエッチングで除去した後、ＣＶＤによって全面に（
溝２０内も含めて）一様にＳｉＯ２　膜６５を成長させ
る。

【００５９】次いで図１４のように、ＣＶＤで全面にＮ
＋　型（ＰやＡｓをドープした）ポリシリコン層６６を
堆積させる。そして、溝２０上においてフォトレジスト
９８を所定パターンに形成する。

【００６０】次いで、フォトレジスト９８をマスクにし
てポリシリコン層６６をエッチングし、図１５のように
ポリシリコン層６６を所定パターンに残す。

【００６１】次いで、表面のＳｉＯ２　膜９５をエッチ
ングで除去した後、熱酸化法によって、ウエル８０の表
面にゲート酸化膜（ＳｉＯ２　膜）１５、及びポリシリ
コン層６６の表面に比較的厚めのＳｉＯ２　膜２６を成
長させる。なお、この際、ウエル８０が高濃度であるか
ら、ウエル８０の表面には予めトランスファゲートのし
きい値電圧制御用にＮ型不純物（例えばＡｓ）を少量打
込んでおくのが望ましい。

【００６２】次いで、常法によって、３層目のＮ＋　型
（ＰやＡｓをドープした）ポリシリコン層をＣＶＤで堆
積させ、これをエッチングして図１６に示したポリシリ
コンゲート電極１６を形成する。

【００６３】そして次に、周辺回路部はフォトレジスト
マスクで被覆し、図１７のように、Ｎ型不純物（Ｐ又は
Ａｓ）のイオン９９を照射し、ゲート電極１６をマスク
にしてウエル８０中にソース及びドレイン領域用のイオ
ン打込みを行い、Ｎ＋　型ソース領域２２とビットライ
ン（ドレイン領域）２４をセルフアライン（自己整合的
）に形成する。 この際、ソース領域２２はＮ＋　型領域５３と部分的に
オーバーラップして形成され、両者間の接続は十分とな
る。

【００６４】次いで、図１に示したＳｉＯ２　膜２７の
被着、エッチングによるコンタクトホールの形成、更に
はアルミニウムの被着、エッチングによるビット線１７
の形成を行い、メモリセル部Ａの各素子の形成を終了す
る。

【００６５】次いで、周辺回路部Ｂの素子形成工程に入
るが、これは常法に基づいて行えばよい。即ち、メモリ
セル部Ａをマスク材で被覆した状態で、図７の周辺回路
部において表面のフォトレジスト及び酸化膜（フィール
ドＳｉＯ２　膜２以外のもの）を除去し、熱酸化法でゲ
ート酸化膜１０５　を形成した後、４層目のポリシリコ
ン層をＣＶＤで一様に堆積させる。

【００６６】次いで、ポリシリコン層を所定パターンに
エッチングして各ポリシリコンゲート電極４７，５１を
各ウエル４２，４３上に夫々形成する。

【００６７】次いで、一方のウエル（例えば４３）上を
フォトレジストで被覆してＮ型不純物（例えばＡｓ）を
打込んでＮ＋　型拡散領域４４，４５をセルフアライン
に形成する。また、上記フォトレジストを除去した後、
今度は他方のウエル（例えば４２）上をフォトレジスト
で被覆し、Ｐ型不純物（例えばボロン）を打込んでＰ＋
　型拡散領域４８，４９をセルフアラインに形成する。 それ以降の工程は説明を省略する。

【００６８】こうしてメモリセル部Ａと周辺回路部Ｂを
作成し、本発明に基づくダイナミックＲＡＭ　　ＩＣを
完成させる。

【００６９】上記した製造方法によれば、高濃度のＰ型
ウエル８０は深さ２〜３μｍと通常のウエルと同程度の
深さに形成されるため、図４及び図５で示したイオン注
入工程を行えばウエル８０全体を目的とする高濃度に設
定でき（図２３参照）、図２１に示した如き深いウエル
４０の形成に必要なイオン注入（バルク内への一定深さ
へのイオン打込み）を行う必要は全くなく、かつ、イオ
ン注入後の拡散の制御性も良好となる。

【００７０】このような通常の深さのウエル８０は既述
したようにＮ＋　型領域５３が素子間に存在していても
、そこからの空乏層の延びを抑える作用があり、また絶
縁膜５４による絶縁作用で、素子間でのパンチスルーを
効果的に防止できる。

【００７１】従って、上記の製造工程、特に図１０の絶
縁膜５４の上部エッチングをむしろ積極的に行い、リン
グ状にその欠除部５４ａ，５４ｂを生じさせても、次の
工程で形成されるＮ＋　型拡散領域５３は上記の理由か
ら素子間分離には全く支障がないものとなる。これによ
って、絶縁膜５４のエッチングを余裕を以て行えると共
に、図２７で述べた如きマスクパターンとエッチングは
不要であり、図１１，図１２，更には図１７で示したよ
うにＮ＋　型拡散領域５３を十分に形成でき、かつ、ソ
ース領域２２も十分にオーバーラップして形成できるこ
とになる。

【００７２】この結果、キャパシタＣ１　とトランスフ
ァゲートＴｒ１　との接続を確実に実現することができ
る。

【００７３】図１８及び図１９は、本発明の第２の実施
例を示すものである。

【００７４】この例の場合、上述した実施例とは異なり
、半導体基板として不純物濃度１×１０１７〜５×１０
１７個／ｃｍ３　のＮ型基板１０１　を使用している。 そして、メモリセル部Ａでは、素子間分離のための高濃
度Ｐ型ウエル８０（不純物濃度は１×１０１７〜３×１
０１７個／ｃｍ３　）は当初は破線で示す深さレベルま
で拡散させるが、Ｎ型基板１０１からのＮ型不純物（例
えばＡｓ）の上方への拡散によってウエル８０と基板１
０１　との間には、不純物濃度がウエル８０より低い低
濃度のＰ−　型半導体層１００　が形成されることにな
る。その他は、既述した実施例と同様の構成からなって
いる。

【００７５】このように、本例による構造は、基板１０
１　としてＮ型のものを使用しているので、メモリセル
部と周辺回路部の各Ｎチャネル絶縁ゲート電界効果トラ
ンジスタを形成している各ウエル８０と４２とに別々の
ウエル電位を供給でき、特に周辺回路部のトランジスタ
の応答速度を向上させることができる。

【００７６】即ち、メモリセル部では素子間分離のため
に一般にバックバイアス電圧をウエル８０に加えるため
、そこでのトランジスタのしきい値電圧は上昇し易いが
、こうしたバックバイアスとは別個のウエル電位を周辺
回路部のウエル４２に与えることができるから、周辺回
路部でのトランジスタのしきい値電圧は上昇せず、低め
に抑え、応答性を高く保持することができるのである。

【００７７】これは、図１９に示すように、基板１０１
　がＮ型であるため、ウエル８０及び４２と基板１０１
　との間が絶縁可能となっているからである。仮に、基
板がＰ型であれば、ウエル８０と４２が電気的につなが
ってしまい、ウエル８０と４２とが共通の電位となり、
ウエル８０にバックバイアス電圧を与えるとこれと同電
位がウエル４２にも加わり、周辺回路部でのトランジス
タのしきい値を上昇させ易くなる。これを防ごうとする
と、周辺回路部ではチャネル領域での不純物濃度をコン
トロールする必要がある。

【００７８】なお、本例のデバイスは、上記以外は既述
のデバイスと同様の構造を有しているので素子間分離を
容易に行え、α線耐性も良好であり、各領域の接続が確
実なものとなる。

【００７９】以上、本発明を実施例について説明したが
、上述の実施例は本発明の技術的思想に基づいて種々変
形可能である。例えば、上述の絶縁膜５４や６５等はＳ
ｉＯ２　以外の材質で形成したり、或いはＳｉＯ２と他
の絶縁膜との複合層で構成してもよい。

【００８０】また、この絶縁膜５４の上部のエッチング
条件やその欠除領域のサイズ、その他の各部分の形成方
法やサイズ等は種々に変化させてよい。

【００８１】高濃度Ｐ型領域（ウエル）８０の濃度コン
トロール、深さ制御は上述したものに限定されることは
なく、要は少なくともＮ＋　型拡散領域５３を含むよう
な深さであって空乏層が延びにくい濃度であれば様々に
選択してよい。但し、溝２０よりは浅くしないとウエル
拡散の制御性が悪くなるので、適切に深さ位置を決める
必要がある。

【００８２】この高濃度領域８０は必ずしもウエル拡散
によらなくても他の拡散技術やエピタキシャル技術によ
って形成することもできる。

【００８３】上述のポリシリコン電極６３，６６等の材
質や形成方法も変更してよい。また、上述の各半導体領
域の導電型は上述したものとは逆の導電型に変換するこ
と（例えばＰ型ウエルをＮ型ウエルにすること）も可能
である。周辺回路部はＣＭＯＳ型には限定されない。

【００８４】本発明は高集積度のダイナミックＲＡＭを
はじめ、上述した構造を有する他の半導体集積回路素子
にも勿論適用可能である。

【００８５】

【発明の作用効果】本発明は上述したように、少なくと
も第１及び第２の不純物拡散領域を含む深さ位置まで高
濃度の逆導電型半導体層を形成しているので、それらの
両領域間のＰ−Ｎ接合から延びる空乏層は抑えられ、か
つ溝の下部では絶縁膜を設けたために空乏層は発生する
ことはない。

【００８６】この結果、隣接した素子間において、キャ
パシタ間で空乏層の接触によりパンチスルーが発生する
といった不所望な事態を防止することができ、素子間分
離が確実となる。

【００８７】また、絶縁膜を溝上部以外に設けているの
で、第１及び第２の不純物拡散領域と高濃度領域とのＰ
−Ｎ接合の面積が小さくなり、α線の侵入によるキャリ
アで蓄積電荷が放電を起こすこともなく、ソフトエラー
の防止を実現できる。

【００８８】そして、高濃度半導体層は溝より浅く形成
されているので、その領域を形成するための工程初期の
イオン注入の制御が容易となり、素子分離のための高濃
度半導体層の形成時の工程制御が容易となる。

【００８９】更に、絶縁膜の上部の全周を除去して第１
の半導体領域を形成しても素子間分離に支障はないので
、絶縁膜のエッチング工程が容易になると同時に、第１
の半導体領域を十分に形成でき、トランジスタ素子との
接続が確実となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍのメモリセルの断面図（図２のＩ−Ｉ線断面図）であ
る

【図２】同メモリセルの平面図である。

【図３】同メモリセルを組み込んだＲＡＭ　　ＩＣの要
部断面図である。

【図４】同ＲＡＭ　　ＩＣの製造方法の一段階を示す要
部断面図である。

【図５】同ＲＡＭ　　ＩＣの製造方法の一段階を示す要
部断面図である。

【図６】同ＲＡＭ　　ＩＣの製造方法の一段階を示す要
部断面図である。

【図７】同ＲＡＭ　　ＩＣの製造方法の一段階を示す要
部断面図である。

【図８】同ＲＡＭ　　ＩＣの製造方法の一段階をメモリ
セルについて示す断面図である。

【図９】同ＲＡＭ　　ＩＣの製造方法の一段階をメモリ
セルについて示す断面図である。

【図１０】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図１１】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図１２】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図１３】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図１４】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図１５】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図１６】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図１７】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図１８】本発明の第２の実施例によるダイナミックＲ
ＡＭのメモリセルの断面図である。

【図１９】同メモリセルを組み込んだＲＡＭ　　ＩＣの
要部断面図である。

【図２０】従来例によるダイナミックＲＡＭのメモリセ
ルの断面図である。

【図２１】同メモリセルを組み込んだＲＡＭ　　ＩＣの
要部断面図である。

【図２２】同メモリセルの等価回路図である。

【図２３】深さ方向での不純物濃度プロフアイルである
。

【図２４】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図２５】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図２６】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図２７】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【図２８】同ＲＡＭ　　ＩＣの製造方法の一段階をメモ
リセルについて示す断面図である。

【符号の説明】

１６　　　　ポリシリコンゲート電極 ２０　　　　トレンチ状の溝 ２２　　　　Ｎ＋　型ソース領域 ２４　　　　Ｎ＋　型ドレイン領域 ２６，２７　　　　層間絶縁膜 ５３　　　　Ｎ＋　型拡散領域 ５４　　　　絶縁膜 ６３，６６　　　　ポリシリコン電極 ６５　　　　誘電体膜 ８０　　　　高濃度Ｐ型ウエル ８１，１０１　　　　　基板 ９１　　　　空乏層 Ｔｒ１　　　　　トランスファゲート Ｃ１　　　　　キャパシタ Ａ　　　　メモリセル部 Ｂ　　　　周辺回路部

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体基体の一主面に形成された溝の
   壁面においてその上部以外の領域に形成された絶縁膜と
   、前記上部の周囲にて前記一主面に形成された第１の不
   純物拡散領域と、この第１の不純物拡散領域に連設され
   て前記一主面に形成された第２の不純物拡散領域と、前
   記第１の不純物拡散領域に連設されて前記絶縁膜の壁面
   上に形成された第１の電極と、この第１の電極の壁面上
   に形成された誘電体膜を介して形成された第２の電極と
   、少なくとも前記第１及び第２の不純物拡散領域を含み
   かつ前記溝の中間深さ位置の深さまで形成され、かつそ
   の深さ位置の下部の領域よりも高濃度であって前記第１
   及び第２の不純物拡散領域とは逆導電型の半導体層とを
   夫々有し、前記第２の不純物拡散領域を構成部分とする
   電界効果トランジスタ素子が前記一主面に設けられ、前
   記第１の電極と前記誘電体膜と前記第２の電極とによっ
   てキャパシタが構成されている半導体集積回路装置。
2. 【請求項２】　　半導体基体の一主面側に高濃度の半導
   体層を形成する工程と、この高濃度の半導体層よりも深
   い溝を前記一主面に形成する工程と、この溝の壁面に絶
   縁膜を形成する工程と、この絶縁膜のうち前記溝の上部
   全周囲を除去する工程と、この除去部分から前記高濃度
   の半導体層に不純物を拡散して前記高濃度の半導体層と
   は逆導電型の第１の不純物拡散領域を形成する工程と、
   この第１の不純物拡散領域に前記溝の上部で接続された
   第１の電極を前記絶縁膜上に形成する工程と、前記第１
   の電極上に誘電体膜を形成する工程と、この誘電体膜上
   に第２の電極を形成する工程と、前記一主面にて前記第
   １の不純物拡散領域に連設された電界効果トランジスタ
   構成部分としての第２の不純物拡散領域を形成する工程
   とを有する半導体集積回路装置の製造方法。