KR100262401B1 - 반도체 소자의 웰 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 웰 및 그의 형성방법을 개시한다. 개시된 본 발명은 기판의 적소에 소자 분리 절연막이 형성된 반도체 기판상에 기판의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴 상부에 제2 감광막을 코팅하고, 제1 감광막 상부의 소정 부분에만 존재하도록 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계; 상기 구조물 상부에 N형 불순물을 일정 에너지로 주입하여 제1 N-웰 영역 및 제2 N-웰 영역을 형성하는 단계; 상기 제1 감광막 패턴 및 제2 감광막 패턴을 제거하는 단계; 상기 제1 N-웰 영역 상부에 제3 감광막을 형성하는 단계; 상기 노출된 영역에 P형 불순물을 주입하여 각각 제1 P-웰 및 제2 P-웰을 형성하는 단계; 및 상기 제3 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 웰 및 그 형성방법
제1(a)도 내지 (c)도는 종래의 반도체 소자의 웰 형성방법을 나타낸 단면도.
제2(a)도 내지 (d)도는 본 발명에 따른 반도체 소자의 웰 형성방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자분리 절연막
12 : 제1 N-웰 12A : 제2 N-웰
13A : 제1 P-웰 13B : 제2 P-웰
16,26,36 : 게이트 전극 17,27,37 : 소오스/드레인 전극
100 : 제1 감광막 200 : 제2 감광막
300 : 제3 감광막
본 발명은 반도체 소자의 웰 및 그 형성방법에 관한 것으로서, 특히 N-웰에 의해 분리되는 P-웰내에 N형 불순물을 최소화하고, N-웰의 깊이를 최소화함으로써 반도체 소자의 특성 및 집적도를 최적화할 수 있는 반도체 소자의 웰 형성방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화 및 기능의 복잡화에 따라 집적회로의 특수한 성능을 요구하며, 그 중의 하나로서 P-웰을 P형 기판과 N-웰내에 각각 형성하여, 각각의 P-웰에 형성된 NMOSFET의 특성을 다르게 사용할 수 있다. 특히 디램(DRAM)의 경우 메모리 셀 영역에는 기판에 일정값의 부(negative) 전압을 인가하므로써 기생 접합 캐패시턴스(parasitic junction capacitance)를 감소시켜 센싱 여유도(sensing margin)를 증가시키고, 또한 접합 누설 전류를 감소시켜 데이타 보유(retention) 시간을 증가시킬 수 있다. 그러므로 특정 부분의 P-웰에 다른 전압을 인가하기 위해서 P-웰을 N-웰내에 형성하므로써 다른 부분의 P-웰과 전기적으로 절연시킨다.
여기서, 종래의 N웰 내에 P웰을 최적화하는 방법은 제1(a)도 내지 (c)도에서 도시된 바와같이, 반도체 기판(1)의 일정 부분에 소자분리 절연막(2)을 형성하고, 예정된 영역에 N-웰(12)을 깊게 형성한다.
그리고, 제1(b)도에 도시된 바와 같이, 상기 N-웰(12)이 형성되지 않은 반도체 기판(1) 및 상기 N-웰(12)내의 일정 부분에 P형 불순물의 이온 주입 공정 및 확산 공정에 의하여 각각 제1 P-웰(13A)과 제2 P-웰(13B)을 형성한다.
이어서, 제1(c)도에 도시된 바와 같이, 상기 형성된 각각의 웰내에 공지된 방법에 의하여 게이트 전극(16), 소오스 및 드레인(17)을 형성하여 MOSFET을 형성한다.
그러나, 상기와 같은 종래의 방법에 따라, 3중 구조의 웰을 형성하면, N-웰내에 형성된 제2 P-웰에는 초기의 N-웰 형성시 도핑된 N형 불순물이 포함되어 있으므로, 상기 제2 P-웰(13B)내에 형성되는 N타입의 MOSFET의 모빌리티(mobility)등 그 특성이 저하되며, 전체적으로 N-웰의 깊이가 깊게 형성되어 고집적화에 장애가 발생하는 문제점이 발생하였다.
따라서, 본 발명은 이와같은 문제점을 해결하기 위하여 안출된 것으로서, N-웰내에 형성되는 P-웰내에 N형 불순물을 최소화하고, P-웰이 형성되는 N-웰의 깊이만을 선택적으로 깊게 할 수 있는 반도체 소자의 웰 형성방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 반도체 소자의 웰은 소자 분리 영역이 구비된 반도체 기판 내부에 일정 깊이만큼 단차를 갖도록 형성된 N웰과, 상기 단차 부위의 N웰 상부 영역 및 N웰의 측부에 형성된 P웰을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 웰 형성방법은, 기판의 적소에 소자 분리 절연막이 형성된 반도체 기판상에 기판의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴 상부에 제2 감광막을 코팅하고, 제1 감광막 상부의 소정 부분에만 존재하도록 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계; 상기 구조물 상부에 N형 불순물을 일정 에너지로 주입하여 제1 N-웰 영역 및 제2 N-웰 영역을 형성하는 단계; 상기 제1 감광막 패턴 및 제2 감광막 패턴을 제거하는 단계; 상기 제1 N-웰 영역 상부에 제3 감광막을 형성하는 단계; 상기 노출된 영역에 P형 불순물을 주입하여 각각 제1 P-웰 및 제2 P-웰을 형성하는 단계; 및 상기 제3 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
제2(a)도 내지 (d)도는 본 발명에 따른 반도체 소자의 웰 형성방법의 제조과정을 순차적으로 나타낸 단면도이다.
제2(a)도에 도시된 바와같이, 반도체 기판(1)의 일정 부분에 소자분리 절연막(2)을 형성하고, 일정 두께 예를 들어 0.7 내지 1.5㎛의 제1 감광막을 코팅한 후, 이후, N-웰 내부에 형성될 P-웰 예정 영역이 노출되도록 상기 제1 감광막을 노광 및 현상하여 제1 감광막 패턴(100)을 형성한다.
그런 다음, 제2(b)도에 도시된 바와같이, 상기 결과물 상부에 제2 감광막을 충분히 두껍게 예를 들어 2.0 내지 5.0㎛ 두께로 코팅하고, 이후, 제1 및 제2 N-웰이 형성되는 영역이 노출되도록 상기 제2 감광막을 노광 및 현상하여 제2 감광막 패턴(200)을 형성한다. 그리고, N형 불순물 이온을 일정 에너지로 주입하여 제1 N-웰과 제2 N-웰을 형성하는데, 이때, 상기 N형 불순물 이온주입시, 이온 주입 에너지는 제1 감광막 패턴(100)은 충분히 통과하지만, 반면에 상기 제2 감광막 패턴(200)은 통과하지 않도록 하는 두께 범위로 이온 주입한다. 그러면, 상기 N형의 불순물은 제1 감광막 패턴(100)이 존재하는 부위는 감광막 패턴이 존재하지 않는 부위에 비하여 낮은 깊이로 이온 주입되어 제1 N-웰(12)이 형성되고, 오픈된 영역에 주입된 불순물은 제1 N-웰(12)보다는 깊게 주입되어 제2 N-웰(12A)을 형성한다. 이에 따라, 제2 N-웰(12A)은 반도체 기판(1)의 깊은 영역에 형성되어, 그의 표면에는 N형 불순물이 거의 존재하지 않게 된다. 이때, 상기 제1 및 제2 N형 불순물 도핑농도는 대략 1016내지 1018/㎤ 정도로 하고, 특히, 제1 N-웰의 깊이는 1.0 내지 2.5㎛이 되도록 이온 주입됨이 바람직하고, 제2 N-웰의 깊이는 2.0 내지 5.0㎛이 되도록 이온 주입함이 바람직하다.
그리고 제2(c)도와 같이, 감광막 패턴(100,200)을 제거한 다음, 상기 제1 N-웰(12) 상부에 감광막 패턴(도시되지 않음)을 형성하고, P형의 불순물을 이온 주입하여 각각 제1 P-웰(13A)과 제2 P-웰(13B)을 형성한다. 상기 제2 P-웰(13B)은 측면에 형성된 제1 N-웰(12)에 의해 반도체 기판(1) 및 제1 P-웰(13A)과 전기적으로 절연되며, 하부에 형성된 제2 N-웰(12A)에 의해 반도체 기판(1) 및 제1 P-웰(13A)과 전기적으로 절연된다. 상기 제2 P-웰(13B)내에는 N형의 불순물을 대략 1015/㎤ 이하로 최소화할 수 있다. 이때, 상기 제1 P-웰(13A)과 제2 P-웰(13B)의 P형의 불순물 농도는 동일하게 할 수도 있고, 서로 다를 수도 있다. 그리고 P형의 불순물 도핑농도는 1016내지 1018/㎤이고, 상기 제1 및 제2 P-웰(13A,13B)의 깊이는 0.7 내지 2.5㎛ 정도가 되도록 이온 주입한다.
마지막으로, 제2(d)도와 같이, 제1 P-웰(13A)과 제2 P-웰(13B), 및 N-웰(12)내에 공지된 방법에 의하여 게이트 전극(16)과 소오스/드레인 전극(17)을 형성하여 MOSFET을 형성한다.
이상에서 자세히 설명한 바와같이, 본 발명에 의하면 반도체 소자의 웰 형성방법에 있어서 N-웰에 의해 분리되는 P-웰내에 N형의 불순물을 최소화하고, 제2 P-웰이 형성되는 제2 N-웰의 깊이만을 선택적으로 깊게 하므로써 반도체 장치의 특성 및 집적도를 최적화할 수 있다.

Claims (7)

  1. 기판의 적소에 소자 분리 절연막이 형성된 반도체 기판상에 기판의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴 상부에 제2 감광막을 코팅하고, 제1 감광막 상부의 소정 부분에만 존재하도록 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계; 상기 구조물 상부에 N형 불순물을 일정 에너지로 주입하여 제1 N-웰 영역 및 제2 N-웰 영역을 형성하는 단계; 상기 제1 감광막 패턴 및 제2 감광막 패턴을 제거하는 단계; 상기 제1 N-웰 영역 상부에 제3 감광막을 형성하는 단계; 상기 노출된 영역에 P형 불순물을 주입하여 각각 제1 P-웰 및 제2 P-웰을 형성하는 단계; 및 상기 제3 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  2. 제1항에 있어서, 상기 제1 감광막 패턴의 두께는 0.7 내지 1.5㎛인 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 구조물 상부에 N형의 불순물을 일정 에너지로 주입하여 제1 N-웰 영역 및 제2 N-웰 영역을 형성하는 단계에 있어서, N형의 불순물은 제1 감광막 패턴을 통과할 만큼의 이온 주입 에너지로, 제1 N-웰을 형성하고, 제2 N-웰은 노출된 기판에 소정 깊이로 N형의 불순물을 이온 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  4. 제3항에 있어서, 상기 제1 및 제2 N-웰의 N형의 불순물 도핑농도는 1016내지 1018/㎤인 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  5. 제3항에 있어서, 상기 제1 N-웰의 깊이는 1.0 내지 2.5㎛이며, 제2 N-웰의 깊이는 2.0 내지 5.0㎛인 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  6. 제1항에 있어서, 상기 제1 및 제2 P-웰의 P형의 불순물 도핑농도는 1016내지 1018/㎤인 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  7. 제1항에 있어서, 상기 제1 및 제2 P-웰의 깊이는 0.7 내지 .25㎛인 것을 특징으로 하는 반도체 소자의 웰 형성방법.
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