KR100304081B1 - 반도체장치의 제조방법 - Google Patents

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가네꼬 히사시
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Abstract

본 발명은 반도체장치의 제조방법에 관하여 기술되어 있으며, 이러한 제조방법은 SOI 구조의 기판상에 제 1의 소자형성영역과 제 2의 소자형성영역을 구획할 수 있도록 소자분리영역을 형성하는 공정과; 상기 제 1 및 제 2의 소자형성영역상에 게이트산화막을 형성하는 공정과; 상기 제 1 및 제 2의 소자형성영역내에 제 1도전형불순물 및 제 2도전형불순물을 도입하여 적어도 상기 제 1의 소자형성영역상에 상기 제 1도전형불순물에 의하여 제 1채널형 트랜지스터의 채널영역을 형성하고, 상기 제 2도전형불순물에 의하여 상기 제 1채널형 트랜지스터의 소스-드레인영역을 형성하는 공정과; 상기 제 2의 소자형성영역내에 상기 제 1도전형불순물 및 제 2도전형불순물을 도입하여 상기 제 2의 소자형성영역상에 제 2채널형 트랜지스터의 채널영역과 소스-드레인영역을 형성하는 공정을 포함한다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 절연게이트형 전계효과 트랜지스터의 제조방법에 관한 것이다.
포토리토그래피공정에서, 마스크패턴의 세밀화와 함께 포지셔닝의 고정밀화가 점차적으로 요구되어왔다. 이러한 이유 때문에, 와이퍼에 패턴을 전사하는 스테퍼는 고성능화되면서, 가격도 상승하게 되었다. 또한, 마스크의 경우도 고정밀화에 따라 가격이 상승하게 되었다. 이러한 상황하에서, LSI를 제조하는데 사용되는 마스크의 수를 줄이는 것이 제조비용을 감소시키고 TAT(turn-around-time)를 단축시키는데 가장 효과적이다.
종래의 표준 CMOS 제조방법(이후에는 "종래의 제 1의 기술"이라 칭한다)은 알루미늄배선을 형성하는데 8개의 마스크가 필요하다. 이러한 관점에서, 마스크의 수를 줄이는 CMOS 제조방법이 제안되었다(이후에는 "종래의 제 2의 기술"이라 칭한다). 카운터-도핑을 사용하는 이러한 방법에서, CMOS를 제조하는데 필요한 마스크의 수는 종래의 제 1의 기술의 표준방법과 비교하여 2개까지 줄일 수 있다.
그러나, 이러한 종래의 제 2의 기술에서도, p-MOS 채널영역을 형성하기 위한 주입과정은 초기에 주입된 n-MOS 채널영역의 불순물프로파일을 제거한 상태하에서 수행되어야 한다. 따라서, 표면으로부터 p-MOS 채널영역의 깊이는 n-MOS 채널영역의 깊이보다 더 커지게 된다. 그 결과, 채널영역의 농도는 p-MOS 트랜지스터의 소스-드레인영역과의 접합부에서 증가함에 따라 접합커패시턴스는 증가하게 된다.
더우기, p-MOS 소스-드레인영역을 형성하기 위한 SDBF2주입과정은 초기에 주입된 SDAs의 불순물프로파일을 제거한 상태하에서 수행되어야 한다. 따라서, p-MOS 소스-드레인영역의 접합깊이는 n-MOS 영역의 깊이보다 더 커지게 형성된다. 그 결과, p-MOS는 n-MOS 보다 쇼트채널효과를 받게될 가능성이 커지므로, 단길이의 게이트를 갖는 정밀한 트랜지스터는 제조하기가 어려워진다.
상술한 바와 같이, 종래의 제 2의 기술에서도, 비록 마스크의 수를 줄일 수 있지만, p-MOS 트랜지스터는 증가된 소스-드레인 접합커패시턴스를 가져야만하고 쇼트채널효과에 기인하여 정밀한 구조의 트랜지스터는 제조하기가 어려워진다. 따라서, 종래의 제 2의 기술에 형성된 p-MOS 트랜지스터의 성능은 종래의 제 1의 기술에서 형성된 것보다 떨어진다.
따라서, 본 발명의 목적은 최소한의 마스크의 수를 사용하면서, 채널-영역 접합깊이와 소스-드레인 접합깊이를 p-MOS 및 n-MOS 트랜지스터의 양쪽모두에서 동일하게 유지하도록 제조할 수 있는 CMOS 트랜지스터의 제조방법을 제공하는데 있다.
도 1a 내지 2d는 종래의 제 1기술로서 트랜지스터의 제조방법을 보여주는 단면도,
도 3a 내지 4d는 종래의 제 2기술로서 트랜지스터의 제조방법을 보여주는 단면도,
도 5a 내지 6b는 본 발명에 따른 제 1의 바람직한 실시형태의 반도체장치의 제조방법을 보여주는 단면도,
도 7a 내지 8b는 본 발명에 따른 제 2의 바람직한 실시형태의 반도체장치의제조방법을 보여주는 단면도이다.
[도면의 간단한 부호의 설명]
1 : 실리콘기판 2 : 매립산화막
3 : SOI층 4 : 패드산화막
5 : 질화막 6 : 필드산화막
11 : 게이트산화막 12 : 게이트전극
13 : LDD영역 14 : 포켓영역
15 : 측벽절연막 16 : n+-소스드레인영역
18 : p+-소스드레인영역 20 : 층간막
21 : 콘택트홀 22 : 금속배선
이러한 목적을 달성하기 위하여, 첫 번째 양태로서 본 발명의 반도체장치의 제조방법은
SOI 구조의 기판상에 제 1의 소자형성영역과 제 2의 소자형성영역을 구획할 수 있도록 소자분리영역을 형성하는 공정과;
상기 제 1 및 제 2의 소자형성영역상에 게이트산화막을 형성하는 공정과;
상기 제 1 및 제 2의 소자형성영역내에 제 1도전형불순물 및 제 2도전형불순물을 도입하여 적어도 상기 제 1의 소자형성영역상에 상기 제 1도전형불순물에 의하여 제 1채널형 트랜지스터의 채널영역을 형성하고, 상기 제 2도전형불순물에 의하여 상기 제 1채널형 트랜지스터의 소스-드레인영역을 형성하는 공정과;
상기 제 2의 소자형성영역내에 상기 제 1도전형불순물 및 제 2도전형불순물을 도입하여 상기 제 2의 소자형성영역상에 제 2채널형 트랜지스터의 채널영역과 소스-드레인영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 두 번째 양태로서, 본 발명의 반도체장치의 제조방법은
SOI 구조의 기판상에 제 1의 소자형성영역과 제 2의 소자형성영역을 구획할 수 있도록 소자분리영역을 형성하는 공정과;
상기 제 1 및 제 2의 소자형성영역의 각각의 일부상에 게이트산화막을 형성하는 공정과;
상기 제 1 및 제 2의 소자형성영역의 상기 게이트산화막상에 게이트전극을 형성하는 공정과;
상기 제 1 및 제 2의 소자형성영역내에 제 1도전형불순물을 도입하여 적어도 상기 제 1의 소자형성영역상에 제 1채널형 트랜지스터의 채널영역을 형성하는 공정과;
상기 제 1 및 제 2의 소자형성영역내에 제 2도전형불순물을 도입하면서 마스크로서 상기 게이트전극을 사용하여 적어도 상기 제 1의 소자형성영역상에 제 1채널형 트랜지스터의 소스-드레인영역을 형성하는 공정과;
상기 제 2의 소자형성영역내에 선택적으로 상기 제 2도전형불순물을 도입하여 상기 제 2의 소자형성영역상에 제 2채널형 트랜지스터의 채널영역을 형성하는 공정과;
상기 제 2의 소자형성영역내에 선택적으로 상기 제 2도전형불순물을 도입하면서 마스크로서 상기 게이트전극을 사용하여 상기 제 2의 소자형성영역상에 제 2채널형 트랜지스터의 소스-드레인영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 양태로서 반도체장치의 제조방법을 설명하기 전에, 상술한 종래의 CMOS 트랜지스터의 제조방법에 관하여 도 1a 내지 4d를 참조하여 설명할 것이다.
종래의 제 1기술방법은 도 1a 내지 2d를 참조하여 설명할 것이다.
도 1a에서 보여주는 바와 같이, 실리콘기판(1)상에 패드산화막(4)와 질화막(5)을 성장시킨 후, 제 1마스크를 사용하여 질화막(5)을 패턴화시킨 후, 산화공정을 통하여 소자분리를 위한 필드산화막(6)을 형성한다.
이어서, 도 1b에서 보여주는 바와 같이, 질화막(5)을 제거한 후, 제 2마스크를 사용하여 p-MOS 형성영역내에 n-웰영역(7)을 형성하기 위한 p-형 불순물 및 p-MOS 채널영역(8)을 형성하기 위한 n-형 불순물을 주입한다.
그런 다음, 도 1c에서 보여주는 바와 같이, 제 3마스크를 사용하여 n-MOS 형성영역내에 p-웰영역(9)을 형성하기 위한 p-형 불순물 및 n-MOS 채널영역(10)을 형성하기 위한 n-형 불순물을 주입한다.
이어서, 도 1d에서 보여주는 바와 같이, 게이트산화막(11)과 폴리실리콘층을 성장시킨 다음, 제 4마스크를 사용하여 게이트전극(12)을 형성한다.
그런 후, 도 1e에서 보여주는 바와 같이, n-MOS의 LDD영역 및 p-MOS의 포켓영역을 일단계의 이온주입에 의하여 형성하기 위하여, 전표면상에 n-형 불순물, 예컨대 비소를 주입한다.
이어서, 도 2a에서 보여주는 바와 같이, 산화막 또는 질화막과 같은 절연막을 성장시킨 후, 이방성에칭을 행하여 게이트전극(12)의 측벽상에 측벽절연막(15)을 형성한다. 먼저 행한 비소주입에 기인하여, n-MOS 트랜지스터의 측벽절연막(15)하에 LDD 영역(13)을 형성하고 p-MOS 트랜지스터의 측벽절연막(15)하에 포켓영역(14)을 형성한다.
그런 다음, 도 2b에서 보여주는 바와 같이, 제 5의 마스크으로 덮은 후, 비소와 같은 n-형 불순물을 주입하여 n-MOS 트랜지스터의 소스-드레인영역(18) 및 p-MOS 트랜지스터의 웰전위를 고정시키기 위한 p-웰콘택트영역(17)을 형성한다.
이어서, 도 2c에서 보여주는 바와 같이, 제 6의 마스크으로 덮은 후, BF2와 같은 p-형 불순물을 주입하여 p-MOS 트랜지스터의 소스-드레인영역(18) 및 n-MOS 트랜지스터의 웰전위를 고정시키기 위한 p-웰콘택트영역(19)을 형성한다.
마지막으로, 도 2d에서 보여주는 바와 같이, 층간막(20)을 성장시킨 후, 제 7마스크를 사용하여 콘택트홀(21)을 형성한 다음, 제 8마스크를 사용하여 금속배선(22)을 형성한다.
이후에는 종래의 제 2기술방법에 대하여 도 3a 내지 4d를 참조하여 설명한다.
도 3a에서 보여주는 바와 같이, 실리콘기판(1)상에 패드산화막(4)와 질화막(5)을 성장시킨 후, 제 1마스크를 사용하여 질화막(5)을 패턴화시킨 후, 산화공정을 통하여 소자분리를 위한 필드산화막(6)을 형성한다.
이어서, 도 3b에서 보여주는 바와 같이, p-웰영역(9)을 형성하기 위한 n-형 불순물 및 n-MOS 채널영역(10)을 형성하기 위한 p-형 불순물을 전체표면상에 주입한다.
그런 다음, 도 3c에서 보여주는 바와 같이, 제 2마스크를 사용하여 p-MOS 형성영역내에서만 n-웰영역(7)을 형성하기 위한 p-형 불순물 및 p-MOS 채널영역(8)을 형성하기 위한 n-형 불순물을 주입한다. 이 경우에, n-웰영역(7)을 형성하기 위한 p-형 불순물은, p-웰영역(9)을 형성하기 위한 불순물프로파일을 제거하기 위하여 더 높은 농도로 주입한다. 또한, n-형 불순물을 형성하기 위한 불순물은, n-게이트주입의 불순물프로파일을 제거하기 위하여 더 높은 농도로 주입한다. 이러한 방법을 카운터-도핑(counter-doping)이라 한다.
이어서, 도 3d에서 보여주는 바와 같이, 게이트산화막(11)과 폴리실리콘층을 성장시킨 다음, 제 3마스크를 사용하여 게이트전극(12)을 형성한다.
그런 후, 도 3e에서 보여주는 바와 같이, 전표면상에 n-형 불순물, 예컨대 비소를 주입한다.
이어서, 도 4a에서 보여주는 바와 같이, 산화막 또는 질화막과 같은 절연막을 성장시킨 후, 이방성에칭을 행하여 게이트전극(12)의 측벽상에 측벽절연막(15)을 형성한다. 먼저 행한 비소주입에 기인하여, n-MOS 트랜지스터의 측벽절연막(15)하에 LDD 영역(13)을 형성하고 p-MOS 트랜지스터의 측벽절연막(15)하에 포켓영역(14)을 형성한다.
그런 다음, 도 4b에서 보여주는 바와 같이, 비소와 같은 n-형 불순물을 전표면상에 주입(SDAs 주입)하여 n-MOS 트랜지스터의 소스-드레인영역(16) 및 p-MOS 트랜지스터의 웰전위를 고정시키기 위한 n-웰콘택트영역(17)을 형성한다.
이어서, 도 4c에서 보여주는 바와 같이, 제 4의 마스크으로 덮은 후, BF2(SDBF2)와 같은 p-형 불순물을 주입하여 p-MOS 트랜지스터의 소스-드레인영역(18) 및 n-MOS 트랜지스터의 웰전위를 고정시키기 위한 n-웰콘택트영역(19)을 형성한다. 이 경우에, BF2-불순물은, SDAs주입의 불순물프로파일을 제거하기 위하여 더 높은 농도로 주입한다.
마지막으로, 도 4d에서 보여주는 바와 같이, 층간막(20)을 성장시킨 후, 제 5마스크를 사용하여 콘택트홀(21)을 형성한 다음, 제 6마스크를 사용하여 금속배선(22)을 형성한다.
이후에는, 본 발명의 바람직한 양태로서, 도 5a 내지 6b를 참조하여 반도체장치의 제조방벙에 관하여 설명할 것이다.
도 5a에서 보여주는 바와 같이, 실리콘기판(1), 매립된 산화막(2) 및 SOI(silicon on insulator)층(3)으로 구성된 SOI-구조기판상에 패드산화막(4)와 질화막(5)을 성장시킨 후, 제 1마스크를 사용하여 질화막(5)을 패턴화시킨 후, 산화공정을 통하여 소자분리를 위한 필드산화막(6)을 형성한다. 여기서, SOI층(3)의 두께는 30 내지 70nm이다. 예컨대, SOI층(3)은 벌크실리콘이다. 이러한 SOI구조층의 형성방법은 산소를 실리콘기판내로 주입하여 매립산화막(2)을 형성한 다음, 이러한 기판의 표면상에 SOI층(3)을 형성하는 방법이거나, 실리콘기판상에 산화막을 퇴적시킨다음, 실리콘기판을 에칭하여 SOI층(3)을 형성한 후, 산화막(1)상에 실리콘기판(1)을 부착시키는 방법을 이용하여 행할 수 있다.
이어서, 도 5b에서 보여주는 바와 같이, 게이트산화막(11)과 폴리실리콘층을 성장시킨후, 제 2마스크를 사용하여 게이트전극(12)을 형성한다.
그런 다음, 도 5c에서 보여주는 바와 같이, 마스크로서 게이트전극(12)을 사용하여 게이트산화막(12)을 에칭한 다음, 마스크로서 게이트전극(12)을 사용하면서, 비소와 같은 n-형 불순물을 전표면상에 10 내지 30keV에서 1x1013내지 1x1014cm-2로 주입한다.
이어서, 도 5d에서 보여주는 바와 같이, 산화막 또는 질화막과 같은 절연막을 성장시킨 후, 이방성에칭을 행하여 게이트전극(12)의 측벽상에 측벽절연막(15)을 형성한다. 먼저 행한 비소주입에 기인하여, n-MOS 트랜지스터의 측벽절연막(15)하에 LDD 영역(13)을 형성하고 p-MOS 트랜지스터의 측벽절연막(15)하에 포켓영역(14)을 형성한다. 이러한 포켓영역(14)은 비소보다 확산이 용이한 붕소로 하여금 트랜지스터의 소스-드레인영역을 구성하도록 하면서 트랜지스터의 채널영역(8)으로 확산되는 것을 방지한다. 따라서, 쇼트채널효과가 억제될 수 있다.
그런 다음, 붕소와 같은 p-형 불순물이 게이트산화막(11)하에 전체 SOI층(3)에 도달할 수 있도록 전표면상에 주입한다. 전표면상에 붕소주입에 의하여, n-MOS 트랜지스터의 채널영역(10)을 형성한다. 주입에너지는 게이트전극(12), 게이트산화막(11) 및 SOI층(3)의 두께에 의하여 결정된다. 예를 들어, 폴리실리콘으로 이루어진 게이트전극(12)이 200nm이고, 게이트산화막(11)의 두께가 6nm이며, SOI 층(3)의 두께가 50nm이면, 이는 60 내지 80keV에서 2x1012내지 5x1012cm-2로 주입된다. 이러한 조건하에서, 게이트전극(12)에 전압을 가하여 게이트산화막(11)의 직하부의 채널영역내에 반전층을 형성할 경우에, 반전층하부에서 확장된 공핍층(depletion layer)은 매립산화막(2)에 도달하는 구조를 갖게된다. SOI 기판상에 형성되면서, 반전층하부에서 확장된 공핍층이 매립산화막(2)에 도달하는 것과 같은 채널구조를 갖는 MOS형 트랜지스터는 일반적으로 충분하게 공핍화된 MOS트랜지스터라 칭한다. 이러한 구조에서, 트랜지스터의 작동시에 게이트전극(12)의 직하부의 채널영역(10)은 완전히 공핍화되고, 중성영역은 SOI 층(3 : 채널영역 10)에 전혀 존재하지 않는다. 따라서, 이러한 영역의 전위를 고정시키기 위한 바디콘택트(종래의 제 1 및 제 2의 방법에서 보여준 바와 같이 종래의 벌크기판을 사용한 경우에 웰콘택트 17 및 19에 상응하는 것)는 형성할 필요가 없게 된다.
이어서, 비소와 같은 n-형 불순물을 전표면상에 주입(SDAs 주입)하여 n-MOS 트랜지스터의 소스-드레인영역(16)을 형성한다. 이러한 주입조건은 20 내지 50keV에서 1x1015내지 1.5x1015cm-2이다. n-형 불순물은 게이트전극(12) 및 게이트산화막(11)을 마스크로서 사용하는 조건하에서 주입한다. 따라서, 이러한 불순물은 n-MOS채널영역(10)내로 주입될 수 없게 된다. 이러한 주입에 의하여, n-MOS 트랜지스터의 게이트전극(12)은 n-형으로 된다.
그런 다음, 도 6a에서 보여주는 바와 같이, 제 3마스크를 사용하여 인과 같은 n-형 불순물을 p-MOS 트랜지스터영역내로만 주입하여 p-MOS 채널영역(8)을 형성한다. 상술한 바와 같이, 게이트전극(12), 게이트산화막(11) 및 SOI 층(3)에 의하여 n-MOS와 동형상의 충분하게 공핍화된 구조를 형성할 경우에, 주입조건은 150 내지 200keV(에너지)에서 3x1012내지 9x1012cm-2(주입량)이다. 이온주입의 텔은 매립산화막(2)중에 숨어있으므로, n-MOS 및 p-MOS 양쪽의 채널영역은 동일한 깊이를 가지며 SOI층(3)의 두께에 의하여 결정된다.
이어서, 인주입에 추가하여, BF2(SDBF2)와 같은 p-형 불순물을 주입하여 p-MOS 트랜지스터의 소스-드레인영역(18)을 형성한다. BF2의 주입조건은 30keV(에너지)에서 3x1015내지 5x1015cm-2(주입량)이다. 이러한 p-형 불순물은 게이트전극(12)과 게이트산화막(11)을 마스크로서 사용하는 조건하에서 주입한다. 따라서, BF2는 p-MOS트랜지스터의 p-MOS채널영역(8)내로 주입될 수 없게 되면서, p-MOS트랜지스터는 p-형이 되어진다. 이러한 이온주입의 텔은 매립산화막(2)중에 숨어있으므로, n-MOS 및 p-MOS 양쪽의 채널영역은 동일한 깊이를 가지며 SOI층(3)의 두께에 의하여 결정된다.
그런 다음, 도 6b에서 보여주는 바와 같이, 층간막(20)을 성장시킨 후, 제 4마스크를 사용하여 콘택트홀(21)을 형성하고, 제 5마스크를 사용하여 금속배선(22)을 형성한다.
이후에는 본 발명의 바람직한 제 2양태로서 반도체장치의 제조방법을 도 7a 내지 8b를 참조하여 설명할 것이다.
도 7a 내지 7c에서의 공정은 도 5a 내지 5c에서의 공정과 동일하므로, 이에 대한 설명은 생략한다.
도 7d에서 보여주는 바와 같이, 인과 같은 p-형불순물이 게이트산화막(11)하에 전체 SOI층(3)에 도달할 수 있도록 전표면상에 주입한다. 전표면상에 인주입에 의하여, p-MOS 트랜지스터의 채널영역(8)을 형성한다. 주입에너지는 게이트전극(12), 게이트산화막(11) 및 SOI층(3)의 두께에 의하여 결정된다. 예를 들어, 폴리실리콘으로 이루어진 게이트전극(12)이 200nm이고, 게이트산화막(11)의 두께가 6nm이며, SOI 층(3)의 두께가 50nm이면, 이는 150 내지 200keV에서 1x1012내지 3x1012cm-2로 주입된다. 이러한 조건하에서, 게이트전극(12)에 전압을 가하여 게이트산화막(11)의 직하부의 채널영역내에 반전층을 형성할 경우에, 반전층하부에서 확장된 공핍층은 매립산화막(2)에까지 도달하게 된다.
이어서, 마스크로서 게이트전극(12)과 측벽절연막(15)을 사용하면서, BF2와 같은 p-형불순물을 전표면상에 주입하여 p-MOS 트랜지스터의 소스-드레인영역(18)을 형성한다. 이러한 주입조건은 15 내지 30keV에서 1x1015내지 1.5x1015cm-2이다. 이러한 조건하에서, BF2는 p-MOS채널영역(10)내로 주입될 수 없게 된다.
그런 다음, 도 8a에서 보여주는 바와 같이, 제 3마스크를 사용하여 붕소와 같은 p-형 불순물을 n-MOS 트랜지스터내로만 주입하여 n-MOS 채널영역(10)을 형성한다. 상술한 바와 같이, 게이트전극(12), 게이트산화막(11) 및 SOI 층(3)에 의하여 n-MOS와 동형상의 완전공핍형구조를 형성할 경우에, 주입조건은 20 내지 50keV(에너지)에서 2x1012내지 6x1012cm-2(주입량)이다. 이온주입의 텔은 매립산화막(2)중에 숨어있으므로, n-MOS 및 p-MOS 양쪽의 채널영역은 동일한 깊이를 가지며 SOI층(3)의 두께에 의하여 결정된다.
이어서, 붕소주입에 추가하여, 마스크로서 게이트전극(12)과 측벽절연막(15)을 사용하면서, 비소와 같은 n-형 불순물을 주입(SDAs)하여 p-MOS 트랜지스터의 소스-드레인영역(18)을 형성한다. 비소의 주입조건은 30keV(에너지)에서 3x1015내지 5x1015cm-2(주입량)이다. 이러한 이온주입의 텔은 매립산화막(2)중에 숨어있으므로, n-MOS 및 p-MOS 양쪽의 소스-드레인영역은 동일한 깊이를 가지며 SOI층(3)의 두께에 의하여 결정되고, 비소는 n-MOS트랜지스터의 채널영역내로 주입될 수 없게 된다.
그런 다음, 도 8b에서 보여주는 바와 같이, 층간막(20)을 성장시킨 후, 제 4마스크를 사용하여 콘택트홀(21)을 형성하고, 이어서 제 5마스크를 사용하여 금속배선(22)을 형성한다.
본 발명의 제 1실시양태에서는, p-형웰 및 n-형웰을 형성할 필요가 없기 때문에, 단지 5개의 마스크만을 사용하여 제 1알루미늄배선형성을 완결시킬 수 있다. 또한, n-MOS 및 p-MOS의 채널영역(10 및 8)의 접합깊이와 소스-드레인영역(16 및 18)의 접합깊이는 SOI 층(3)의 두께에 의하여 결정된다. 따라서, 종래의 제 2방법에서 p-MOS의 채널영역(8) 및 소스-드레인영역(18)의 깊이에 의하여 야기된 특성의 약화가 발생하지 않는다.
본 발명의 제 2실시양태에서는, 전표면상에 SDBF2를 주입한 후 SDAs를 주입한다. 따라서, SDAs의 주입량은 증가될 수 있으므로, n-MOS의 게이트전극의 공핍화를 개선시킬 수 있게 된다.
지금까지, 비록 본 발명을 완전하고도 분명한 기술공개를 위하여, 특정실시양태를 통하여 설명하였지만, 첨부한 청구범위는 이러한 실시양태로 한정되지 않으면서, 여기서 설명한 기본적 기술구성을 이해하는 당업계의 숙련가에 의하여 가능한 모든 변형적 구성범위와 대안적 구성범위를 포함하는 양태까지 미치게 될 것이다.

Claims (6)

  1. 반도체장치의 제조방법에 있어서,
    SOI 구조의 기판상에 제 1의 소자형성영역과 제 2의 소자형성영역을 구획할 수 있도록 소자분리영역을 형성하는 공정과,
    상기 제 1 및 제 2의 소자형성영역상에 게이트산화막을 형성하는 공정과,
    상기 제 1 및 제 2의 소자형성영역내에 제 1도전형불순물 및 제 2도전형불순물을 도입하여 적어도 상기 제 1의 소자형성영역상에 상기 제 1도전형불순물에 의하여 제 1채널형 트랜지스터의 채널영역을 형성하고, 상기 제 2도전형불순물에 의하여 상기 제 1채널형 트랜지스터의 소스-드레인영역을 형성하는 공정과,
    상기 제 2의 소자형성영역내에 상기 제 1도전형불순물 및 제 2도전형불순물을 도입하여 상기 제 2의 소자형성영역상에 제 2채널형 트랜지스터의 채널영역과 소스-드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 제조방법.
  2. 제 1항에 있어서, 상기 제 1도전형불순물은 n-형이고 상기 제 2도전형불순물은 p-형이며 ,
    상기 제 1채널형 트랜지스터는 n-MOS 트랜지스터이고 상기 제 2채널형 트랜지스터는 p-MOS 트랜지스터인 것을 특징으로 하는 제조방법.
  3. 1항에 있어서, 상기 제 1도전형불순물은 P-형이고 상기 제 2도전형불순물은 n-형이며,
    상기 제 1채널형 트랜지스터는 p-MOS 트랜지스터이고 상기 제 2채널형 트랜지스터는 n-MOS 트랜지스터인 것을 특징으로 하는 제조방법.
  4. 반도체장치의 제조방법에 있어서,
    SOI 구조의 기판상에 제 1의 소자형성영역과 제 2의 소자형성영역을 구획할 수 있도록 소자분리영역을 형성하는 공정과,
    상기 제 1 및 제 2의 소자형성영역의 각각의 일부상에 게이트산화막을 형성하는 공정과,
    상기 제 1 및 제 2의 소자형성영역의 상기 게이트산화막상에 게이트전극을 형성하는 공정과,
    상기 제 1 및 제 2의 소자형성영역내에 제 1도전형불순물을 도입하여 적어도 상기 제 1의 소자형성영역상에 제 1채널형 트랜지스터의 채널영역을 형성하는 공정과,
    상기 제 1 및 제 2의 소자형성영역내에 제 2도전형불순물을 도입하면서 마스크로서 상기 게이트전극을 사용하여 적어도 상기 제 1의 소자형성영역상에 제 1채널형 트랜지스터의 소스-드레인영역을 형성하는 공정과,
    상기 제 2의 소자형성영역내에 선택적으로 상기 제 2도전형불순물을 도입하여 상기 제 2의 소자형성영역상에 제 2채널형 트랜지스터의 채널영역을 형성하는 공정과,
    상기 제 2의 소자형성영역내에 선택적으로 상기 제 2도전형불순물을 도입하면서 마스크로서 상기 게이트전극을 사용하여 상기 제 2의 소자형성영역상에 상기 제 2채널형 트랜지스터의 소스-드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 제조방법.
  5. 제 1항에 있어서, 상기 제 1 및 제 2채널형 트랜지스터는 절연체상의 실리콘(Silicon on insulator : SOI)구조를 갖는 충분하게 공핍화된 전계효과 트랜지스터인 것을 특징으로 하는 제조방법.
  6. 제 4항에 있어서, 상기 제 1 및 제 2채널형 트랜지스터는 절연체상의 실리콘(SOI)구조를 갖는 충분하게 공핍화된 전계효과 트랜지스터인 것을 특징으로 하는 제조방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100582198B1 (ko) * 2000-02-24 2006-05-24 엘지.필립스 엘시디 주식회사 상보형 모스 박막트랜지스터의 제조방법
US6562676B1 (en) * 2001-12-14 2003-05-13 Advanced Micro Devices, Inc. Method of forming differential spacers for individual optimization of n-channel and p-channel transistors
US6764917B1 (en) * 2001-12-20 2004-07-20 Advanced Micro Devices, Inc. SOI device with different silicon thicknesses
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
US7518215B2 (en) * 2005-01-06 2009-04-14 International Business Machines Corporation One mask hyperabrupt junction varactor using a compensated cathode contact
US7875931B2 (en) * 2006-04-28 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with isolation using impurity
CN102931092A (zh) * 2012-10-26 2013-02-13 哈尔滨工程大学 一种自对准soi fd mosfet形成方法
KR102113391B1 (ko) * 2018-05-03 2020-05-20 주세정 입체형상 제작키트

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267600A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
JPH06112483A (ja) * 1992-07-08 1994-04-22 Rohm Co Ltd Ｓｏｉ基板を用いた半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
JPH0727975B2 (ja) * 1984-01-25 1995-03-29 セイコーエプソン株式会社 相補型薄膜トランジスタの製造方法
US4956311A (en) * 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
JP3218511B2 (ja) * 1991-02-08 2001-10-15 富士通株式会社 Ｓｏｉ構造半導体装置の製造方法
JPH0575041A (ja) * 1991-09-10 1993-03-26 Sony Corp Ｃｍｏｓ半導体装置
US5654213A (en) * 1995-10-03 1997-08-05 Integrated Device Technology, Inc. Method for fabricating a CMOS device
US5610087A (en) * 1995-11-09 1997-03-11 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267600A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
JPH06112483A (ja) * 1992-07-08 1994-04-22 Rohm Co Ltd Ｓｏｉ基板を用いた半導体装置の製造方法

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