JPH06112483A - Ｓｏｉ基板を用いた半導体装置の製造方法 - Google Patents
Ｓｏｉ基板を用いた半導体装置の製造方法Info
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- JPH06112483A JPH06112483A JP4181208A JP18120892A JPH06112483A JP H06112483 A JPH06112483 A JP H06112483A JP 4181208 A JP4181208 A JP 4181208A JP 18120892 A JP18120892 A JP 18120892A JP H06112483 A JPH06112483 A JP H06112483A
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Abstract
(57)【要約】
【目的】 同一のレジストマスクを用いて、同一の素
子形成領域内に連続的にチャネル領域およびソース・ド
レイン領域を形成する方法を提供することを目的とす
る。 【構成】 ＳＯＩ基板に素子形成領域10a、10b、ゲー
ト電極16a、16bが設けられている。素子形成領域10bはマ
スクされていない。ゲート電極16bを透過し下部の素子
形成領域に到達するレベルにエネルギー調整されたホウ
素イオンを素子形成領域の全面にイオン注入し、ゲート
電極16b下部の素子形成領域のみにチャネル領域20bを形
成する。引き続き、ゲート電極16bが形成されていない
部分において素子形成領域に到達するレベルにエネルギ
ー調整されたヒ素イオンをイオン注入し、ゲート電極16
bの下部を除く素子形成領域のみにソース・ドレイン領
域22bを形成する。
子形成領域内に連続的にチャネル領域およびソース・ド
レイン領域を形成する方法を提供することを目的とす
る。 【構成】 ＳＯＩ基板に素子形成領域10a、10b、ゲー
ト電極16a、16bが設けられている。素子形成領域10bはマ
スクされていない。ゲート電極16bを透過し下部の素子
形成領域に到達するレベルにエネルギー調整されたホウ
素イオンを素子形成領域の全面にイオン注入し、ゲート
電極16b下部の素子形成領域のみにチャネル領域20bを形
成する。引き続き、ゲート電極16bが形成されていない
部分において素子形成領域に到達するレベルにエネルギ
ー調整されたヒ素イオンをイオン注入し、ゲート電極16
bの下部を除く素子形成領域のみにソース・ドレイン領
域22bを形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関するも
のであり、特に、ＳＯＩ基板を用いた半導体装置の製造
方法に関するものである。
のであり、特に、ＳＯＩ基板を用いた半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の製造においては、シリ
コン基板に３族あるいは５族の原子を導入して不純物層
を形成することにより素子を形成している。不純物層を
形成するために用いられる技術にイオン注入法があり、
不純物濃度、拡散深さ等のコントロールに優れているた
め、半導体集積回路の製造においては多用されている。
イオン注入法を用いた半導体集積回路の製造方法につい
て、ＣＭＯＳ（Comple-mentary Metal Oxide Semicondu
ctor）形トランジスタを例に説明する。
コン基板に３族あるいは５族の原子を導入して不純物層
を形成することにより素子を形成している。不純物層を
形成するために用いられる技術にイオン注入法があり、
不純物濃度、拡散深さ等のコントロールに優れているた
め、半導体集積回路の製造においては多用されている。
イオン注入法を用いた半導体集積回路の製造方法につい
て、ＣＭＯＳ（Comple-mentary Metal Oxide Semicondu
ctor）形トランジスタを例に説明する。
【０００３】まず、図５Ａに示すように、ＳＯＩ（Semi
conductor on Insulator）基板の一種であるＳＩＭＯＸ
（Separation by Implanted Oxygen）基板が準備され
る。ＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り素子分離を行って素子分離領域８および素子形成領域
10を形成した後、素子形成領域10の表面を熱処理してゲ
ート酸化膜12を形成し、図５Ｂの構造体を得る。
conductor on Insulator）基板の一種であるＳＩＭＯＸ
（Separation by Implanted Oxygen）基板が準備され
る。ＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り素子分離を行って素子分離領域８および素子形成領域
10を形成した後、素子形成領域10の表面を熱処理してゲ
ート酸化膜12を形成し、図５Ｂの構造体を得る。
【０００４】次に、トランジスタの閾値を所定の値にす
るために、素子形成領域にチャネルイオン注入を行う。
チャネルイオン注入は、チャネル領域形成用レジストマ
スクを用いて、ＮＭＯＳ（N-channel MOS）形成予定素
子形成領域とＰＭＯＳ（P-channel MOS）形成予定素子
形成領域で順次行われる。すなわち、まず図５Ｃに示す
ように、ＰＭＯＳ形成予定素子形成領域にレジスト40を
塗布して覆い、ＮＭＯＳのチャネルイオン注入を行っ
て、図６Ｄに示すＮＭＯＳ用のｐ-チャネル領域20を形
成する。次に、ＰＭＯＳ形成予定素子形成領域に塗布し
たレジスト40を除去した後、ＮＭＯＳ形成予定素子形成
領域に新たなレジスト42を塗布して覆い（図６Ｄ）、Ｐ
ＭＯＳのチャネルイオン注入を行って図６Ｅに示すＰＭ
ＯＳ用のｐ-チャネル領域21を形成する。チャネルイオ
ン注入後、塗布したレジスト42を除去する。
るために、素子形成領域にチャネルイオン注入を行う。
チャネルイオン注入は、チャネル領域形成用レジストマ
スクを用いて、ＮＭＯＳ（N-channel MOS）形成予定素
子形成領域とＰＭＯＳ（P-channel MOS）形成予定素子
形成領域で順次行われる。すなわち、まず図５Ｃに示す
ように、ＰＭＯＳ形成予定素子形成領域にレジスト40を
塗布して覆い、ＮＭＯＳのチャネルイオン注入を行っ
て、図６Ｄに示すＮＭＯＳ用のｐ-チャネル領域20を形
成する。次に、ＰＭＯＳ形成予定素子形成領域に塗布し
たレジスト40を除去した後、ＮＭＯＳ形成予定素子形成
領域に新たなレジスト42を塗布して覆い（図６Ｄ）、Ｐ
ＭＯＳのチャネルイオン注入を行って図６Ｅに示すＰＭ
ＯＳ用のｐ-チャネル領域21を形成する。チャネルイオ
ン注入後、塗布したレジスト42を除去する。
【０００５】さらに、洗浄工程を経て、ゲート電極を形
成するため電極材料であるポリシリコン（図示せず）を
構造体の全表面に堆積させる。再度、レジスト（図示せ
ず）を塗布し、ポリシリコンをゲート電極の形状にパタ
ーニングする。レジストをマスクとしてポリシリコンを
エッチングしてゲート電極16を形成した後、レジストを
除去する。これにより、図６Ｆに示すように、ゲート酸
化膜12の上にポリシリコンのゲート電極16が設けられ
る。
成するため電極材料であるポリシリコン（図示せず）を
構造体の全表面に堆積させる。再度、レジスト（図示せ
ず）を塗布し、ポリシリコンをゲート電極の形状にパタ
ーニングする。レジストをマスクとしてポリシリコンを
エッチングしてゲート電極16を形成した後、レジストを
除去する。これにより、図６Ｆに示すように、ゲート酸
化膜12の上にポリシリコンのゲート電極16が設けられ
る。
【０００６】次に、素子形成領域にソース・ドレイン領
域を形成するためのイオン注入を行う。このイオン注入
についても、ソース・ドレイン領域形成用レジストマス
クを用いて、ＮＭＯＳ形成予定素子形成領域とＰＭＯＳ
形成予定素子形成領域で順次行われる。すなわち、まず
図７Ｇに示すように、ＰＭＯＳ形成予定素子形成領域に
レジスト44を塗布して覆い、ＮＭＯＳのイオン注入を行
ってＮＭＯＳ用のｎ＋ソース・ドレイン領域２２を形成
する。次に、図７Ｈに示すように、ＰＭＯＳ形成予定素
子形成領域に塗布したレジスト44を除去した後、ＮＭＯ
Ｓ形成予定素子形成領域に新たなレジスト46を塗布して
覆い、ＰＭＯＳ形成予定領域にイオン注入を行って、Ｐ
ＭＯＳ用のｐ+ソース・ドレイン領域23を形成する。イ
オン注入後塗布したレジスト46を除去し、図７Ｉに示す
ＣＭＯＳ形トランジスタを得る。
域を形成するためのイオン注入を行う。このイオン注入
についても、ソース・ドレイン領域形成用レジストマス
クを用いて、ＮＭＯＳ形成予定素子形成領域とＰＭＯＳ
形成予定素子形成領域で順次行われる。すなわち、まず
図７Ｇに示すように、ＰＭＯＳ形成予定素子形成領域に
レジスト44を塗布して覆い、ＮＭＯＳのイオン注入を行
ってＮＭＯＳ用のｎ＋ソース・ドレイン領域２２を形成
する。次に、図７Ｈに示すように、ＰＭＯＳ形成予定素
子形成領域に塗布したレジスト44を除去した後、ＮＭＯ
Ｓ形成予定素子形成領域に新たなレジスト46を塗布して
覆い、ＰＭＯＳ形成予定領域にイオン注入を行って、Ｐ
ＭＯＳ用のｐ+ソース・ドレイン領域23を形成する。イ
オン注入後塗布したレジスト46を除去し、図７Ｉに示す
ＣＭＯＳ形トランジスタを得る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ようなイオン注入法を利用した半導体装置の製造方法に
は次のような問題があった。
ようなイオン注入法を利用した半導体装置の製造方法に
は次のような問題があった。
【０００８】チャネル領域およびソース・ドレイン領域
は連続的に形成されるのではなく、チャネル領域を形成
した後、ゲート電極を形成し、その後ソース・ドレイン
領域が形成される。このため、チャネル領域形成用レジ
ストマスクとソース・ドレイン領域形成用レジストマス
クの２種類のレジストマスクを使い分けなければなら
ず、レジストの塗布と除去を繰り返し行う必要が有り、
操作が煩雑になっていた。
は連続的に形成されるのではなく、チャネル領域を形成
した後、ゲート電極を形成し、その後ソース・ドレイン
領域が形成される。このため、チャネル領域形成用レジ
ストマスクとソース・ドレイン領域形成用レジストマス
クの２種類のレジストマスクを使い分けなければなら
ず、レジストの塗布と除去を繰り返し行う必要が有り、
操作が煩雑になっていた。
【０００９】また、イオン注入とゲート電極の形成はそ
れぞれ異なる装置を用いて行われるため、処理中のウエ
ーハを移動させる必要があり、処理効率を低下させてい
た。この発明は、上記のような問題点を解決して、同一
のレジストマスクを用いて、同一の素子形成領域内に連
続的にチャネル領域およびソース・ドレイン領域を形成
する方法を提供することを目的とする。
れぞれ異なる装置を用いて行われるため、処理中のウエ
ーハを移動させる必要があり、処理効率を低下させてい
た。この発明は、上記のような問題点を解決して、同一
のレジストマスクを用いて、同一の素子形成領域内に連
続的にチャネル領域およびソース・ドレイン領域を形成
する方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１のＳＯＩ基板を
用いた半導体装置の製造方法は、素子形成領域の上に選
択的に電極を設ける電極形成ステップ、選択的に電極が
形成された素子形成領域の全面にわたって、第一導電型
のイオンを注入するステップであって、第一導電型のイ
オンが前記電極を透過して前記電極の下の素子形成領域
に到達するようにイオンのエネルギーを調整して注入す
る第一の注入ステップ、選択的に電極が形成された素子
形成領域の全面にわたって、第二導電型のイオンを注入
するステップであって、第二導電型のイオンが前記電極
の無い部分において素子形成領域に到達するようにイオ
ンのエネルギーを調整して注入する第二の注入ステッ
プ、を備えたことを特徴とする。
用いた半導体装置の製造方法は、素子形成領域の上に選
択的に電極を設ける電極形成ステップ、選択的に電極が
形成された素子形成領域の全面にわたって、第一導電型
のイオンを注入するステップであって、第一導電型のイ
オンが前記電極を透過して前記電極の下の素子形成領域
に到達するようにイオンのエネルギーを調整して注入す
る第一の注入ステップ、選択的に電極が形成された素子
形成領域の全面にわたって、第二導電型のイオンを注入
するステップであって、第二導電型のイオンが前記電極
の無い部分において素子形成領域に到達するようにイオ
ンのエネルギーを調整して注入する第二の注入ステッ
プ、を備えたことを特徴とする。
【００１１】
【作用】請求項１の製造方法では、第一の注入ステップ
においてイオン注入される第一導電型のイオンは、電極
を透過して下部の素子形成領域に到達するレベルにエネ
ルギー調整されている。また、このエネルギーレベルで
は、電極を経ずに直接素子形成領域に注入されたイオン
はここを透過するため素子形成領域には注入されない。
したがって、素子形成領域の全面にわたってイオン注入
を行うと、電極の下部の素子形成領域のみに第一導電型
のイオンが選択的に注入され、チャネル領域を形成する
ことができる。
においてイオン注入される第一導電型のイオンは、電極
を透過して下部の素子形成領域に到達するレベルにエネ
ルギー調整されている。また、このエネルギーレベルで
は、電極を経ずに直接素子形成領域に注入されたイオン
はここを透過するため素子形成領域には注入されない。
したがって、素子形成領域の全面にわたってイオン注入
を行うと、電極の下部の素子形成領域のみに第一導電型
のイオンが選択的に注入され、チャネル領域を形成する
ことができる。
【００１２】次に、第二の注入ステップにおいてイオン
注入される第二導電型のイオンは、電極が形成されてい
ない部分において素子形成領域に到達するレベルにエネ
ルギー調整されている。また、このエネルギーレベルで
は、電極の部分から注入されたイオンは電極内で阻止さ
れるため素子形成領域には注入されない。したがって、
素子形成領域の全面にわたってイオン注入を行うと、電
極の下部を除く素子形成領域のみに第二導電型のイオン
が選択的に注入され、ソース・ドレイン領域を形成する
ことができる。
注入される第二導電型のイオンは、電極が形成されてい
ない部分において素子形成領域に到達するレベルにエネ
ルギー調整されている。また、このエネルギーレベルで
は、電極の部分から注入されたイオンは電極内で阻止さ
れるため素子形成領域には注入されない。したがって、
素子形成領域の全面にわたってイオン注入を行うと、電
極の下部を除く素子形成領域のみに第二導電型のイオン
が選択的に注入され、ソース・ドレイン領域を形成する
ことができる。
【００１３】また、第一の注入ステップおよび第二の注
入ステップは、電極の形成後に行われ、しかも、いずれ
のステップも同一の素子形成領域の全面にわたってイオ
ン注入を行うものである。したがって、イオン注入の処
理は、同一のレジストマスクを用いて連続して行うこと
ができる。
入ステップは、電極の形成後に行われ、しかも、いずれ
のステップも同一の素子形成領域の全面にわたってイオ
ン注入を行うものである。したがって、イオン注入の処
理は、同一のレジストマスクを用いて連続して行うこと
ができる。
【００１４】
【実施例】この発明の一実施例による半導体装置の製造
方法について図面に基づいて説明する。半導体装置とし
てはＭＯＳ形トランジスタを製造するものとする。
方法について図面に基づいて説明する。半導体装置とし
てはＭＯＳ形トランジスタを製造するものとする。
【００１５】まず、ＳＯＩ基板であるＳＩＭＯＸ基板が
準備される。図１Ａに示すように、このＳＯＩ基板はシ
リコン基板２の上に厚さ350nmのシリコン酸化膜４およ
び厚さ100nmのシリコン層６が形成されたものである。
準備される。図１Ａに示すように、このＳＯＩ基板はシ
リコン基板２の上に厚さ350nmのシリコン酸化膜４およ
び厚さ100nmのシリコン層６が形成されたものである。
【００１６】次に、ＬＯＣＯＳ法により、窒素酸化膜
（図示せず）を用いてシリコン表面を選択的に酸化して
素子分離を行い、厚さ300nmの素子分離領域8a、8b、8cお
よび素子形成領域10a、10bを形成する。素子形成領域10
a、10bの表面を熱処理して厚さ15nmのゲート酸化膜12a、1
2bを形成し、図１Ｂの構造体を得る。
（図示せず）を用いてシリコン表面を選択的に酸化して
素子分離を行い、厚さ300nmの素子分離領域8a、8b、8cお
よび素子形成領域10a、10bを形成する。素子形成領域10
a、10bの表面を熱処理して厚さ15nmのゲート酸化膜12a、1
2bを形成し、図１Ｂの構造体を得る。
【００１７】さらに、ＣＶＤ（Chemical Vapor Deposit
ion）により全領域の上面にポリシリコンを厚さ400nmに
堆積した後、ポリシリコン上でレジストをゲート電極の
形状にパターニングする。レジストをマスクとしてポリ
シリコンをエッチングしてゲート電極16a、16bを形成し
た後、レジストを除去する。これにより、図１Ｃに示す
ように、ゲート酸化膜12a、12bの上にポリシリコンのゲ
ート電極16a、16bが設けられる。この状態から、素子形
成領域10a、10bにそれぞれチャネル領域、ソース・ドレ
イン領域が形成される。
ion）により全領域の上面にポリシリコンを厚さ400nmに
堆積した後、ポリシリコン上でレジストをゲート電極の
形状にパターニングする。レジストをマスクとしてポリ
シリコンをエッチングしてゲート電極16a、16bを形成し
た後、レジストを除去する。これにより、図１Ｃに示す
ように、ゲート酸化膜12a、12bの上にポリシリコンのゲ
ート電極16a、16bが設けられる。この状態から、素子形
成領域10a、10bにそれぞれチャネル領域、ソース・ドレ
イン領域が形成される。
【００１８】まず、素子形成領域10bに、ＮＭＯＳ形ト
ランジスタ用のチャネル領域、ソース・ドレイン領域を
形成する例について説明する。
ランジスタ用のチャネル領域、ソース・ドレイン領域を
形成する例について説明する。
【００１９】図２Ｄのように、素子形成領域10aをレジ
スト18aでマスクする。チャネル領域を形成するため
に、素子形成領域10bの全面に第一導電型のイオンであ
るホウ素イオンが上方向からイオン注入される。ここ
で、ホウ素イオンはゲート電極16bおよびゲート酸化膜1
2bを透過してこれらの下部の素子形成領域に到達するの
に適したレベル（150KeV）にエネルギー設定されてい
る。また、ゲート電極16bを経ずに直接ゲート酸化膜12b
から注入されたイオンは素子形成領域10bを透過してシ
リコン酸化膜４で阻止され、一方、素子分離領域8b、8c
から注入されたイオンはこれらの領域内で阻止される。
したがって、ホウ素イオンは素子形成領域10bではゲー
ト電極16bの下部に相当する部位に選択的に注入され
る。これを拡散させて、図２Ｅのｐ-チャネル領域20bを
形成する。
スト18aでマスクする。チャネル領域を形成するため
に、素子形成領域10bの全面に第一導電型のイオンであ
るホウ素イオンが上方向からイオン注入される。ここ
で、ホウ素イオンはゲート電極16bおよびゲート酸化膜1
2bを透過してこれらの下部の素子形成領域に到達するの
に適したレベル（150KeV）にエネルギー設定されてい
る。また、ゲート電極16bを経ずに直接ゲート酸化膜12b
から注入されたイオンは素子形成領域10bを透過してシ
リコン酸化膜４で阻止され、一方、素子分離領域8b、8c
から注入されたイオンはこれらの領域内で阻止される。
したがって、ホウ素イオンは素子形成領域10bではゲー
ト電極16bの下部に相当する部位に選択的に注入され
る。これを拡散させて、図２Ｅのｐ-チャネル領域20bを
形成する。
【００２０】次に、ソース・ドレイン領域を形成するた
めに、素子形成領域10bの全面に第二導電型のイオンで
あるヒ素イオンが上方向からイオン注入される。ここ
で、ヒ素イオンはゲート電極16bが形成されていない部
分において素子形成領域10bに到達するレベル（40KeV）
にエネルギー設定されている。また、ゲート電極16bの
部分から注入されたイオンは電極内で阻止されるため素
子形成領域10bには注入されない。一方、素子分離領域8
b、8cから注入されたイオンはこれらの領域内で阻止され
る。したがって、ヒ素イオンは素子形成領域10bではゲ
ート電極16bの下部以外に相当する部位に選択的に注入
される。これを拡散させて、図２Ｆに示すように、ｎ+
ソース・ドレイン領域22bを形成する。レジスト18aを除
去して、図３Ｇに示すＮＭＯＳ形トランジスタを得る。
めに、素子形成領域10bの全面に第二導電型のイオンで
あるヒ素イオンが上方向からイオン注入される。ここ
で、ヒ素イオンはゲート電極16bが形成されていない部
分において素子形成領域10bに到達するレベル（40KeV）
にエネルギー設定されている。また、ゲート電極16bの
部分から注入されたイオンは電極内で阻止されるため素
子形成領域10bには注入されない。一方、素子分離領域8
b、8cから注入されたイオンはこれらの領域内で阻止され
る。したがって、ヒ素イオンは素子形成領域10bではゲ
ート電極16bの下部以外に相当する部位に選択的に注入
される。これを拡散させて、図２Ｆに示すように、ｎ+
ソース・ドレイン領域22bを形成する。レジスト18aを除
去して、図３Ｇに示すＮＭＯＳ形トランジスタを得る。
【００２１】次に、図３Ｇの状態から素子形成領域10a
に、ＰＭＯＳ形トランジスタ用のチャネル領域、ソース
・ドレイン領域を形成する例について説明する。
に、ＰＭＯＳ形トランジスタ用のチャネル領域、ソース
・ドレイン領域を形成する例について説明する。
【００２２】図３Ｈのように、ＮＭＯＳ用チャネル領域
20bおよびＮＭＯＳ用ソース・ドレイン領域22bをレジス
ト18bでマスクする。チャネル領域を形成するために、
素子形成領域10aの全面にホウ素イオンが上方向からイ
オン注入される。ここで、ホウ素イオンはゲート電極16
aおよびゲート酸化膜12aを透過してこれらの下部の素子
形成領域に到達するのに適したレベル（150KeV）にエネ
ルギー設定されている。また、ゲート電極16aを経ずに
直接ゲート酸化膜12aから注入されたイオンは素子形成
領域10aを透過してシリコン酸化膜４で阻止され、一
方、素子分離領域8a、8bから注入されたイオンはこれら
の領域内で阻止される。したがって、ホウ素イオンは素
子形成領域10aではゲート電極16aの下部に相当する部位
に選択的に注入される。これを拡散させて、図３Ｉのｐ
-チャネル領域20aを形成する。
20bおよびＮＭＯＳ用ソース・ドレイン領域22bをレジス
ト18bでマスクする。チャネル領域を形成するために、
素子形成領域10aの全面にホウ素イオンが上方向からイ
オン注入される。ここで、ホウ素イオンはゲート電極16
aおよびゲート酸化膜12aを透過してこれらの下部の素子
形成領域に到達するのに適したレベル（150KeV）にエネ
ルギー設定されている。また、ゲート電極16aを経ずに
直接ゲート酸化膜12aから注入されたイオンは素子形成
領域10aを透過してシリコン酸化膜４で阻止され、一
方、素子分離領域8a、8bから注入されたイオンはこれら
の領域内で阻止される。したがって、ホウ素イオンは素
子形成領域10aではゲート電極16aの下部に相当する部位
に選択的に注入される。これを拡散させて、図３Ｉのｐ
-チャネル領域20aを形成する。
【００２３】次に、ソース・ドレイン領域を形成するた
めに、素子形成領域10aの全面に第二導電型のイオンで
あるＢＦ2イオンが上方向からイオン注入される。ここ
で、ＢＦ2イオンはゲート電極16aが形成されていない部
分において素子形成領域10aに到達するレベル（40KeV）
にエネルギー設定されている。また、ゲート電極16aの
部分から注入されたイオンは電極内で阻止されるため素
子形成領域10aには注入されない。一方、素子分離領域8
a、8bから注入されたイオンはこれらの領域内で阻止され
る。したがって、ＢＦ2イオンは素子形成領域10aではゲ
ート電極16aの下部以外に相当する部位に選択的に注入
される。これを拡散させて、図４Ｊに示すように、ｐ+
ソース・ドレイン領域22aを形成する。レジスト18bを除
去して、図４Ｋに示すＰＭＯＳ形トランジスタを得る。
めに、素子形成領域10aの全面に第二導電型のイオンで
あるＢＦ2イオンが上方向からイオン注入される。ここ
で、ＢＦ2イオンはゲート電極16aが形成されていない部
分において素子形成領域10aに到達するレベル（40KeV）
にエネルギー設定されている。また、ゲート電極16aの
部分から注入されたイオンは電極内で阻止されるため素
子形成領域10aには注入されない。一方、素子分離領域8
a、8bから注入されたイオンはこれらの領域内で阻止され
る。したがって、ＢＦ2イオンは素子形成領域10aではゲ
ート電極16aの下部以外に相当する部位に選択的に注入
される。これを拡散させて、図４Ｊに示すように、ｐ+
ソース・ドレイン領域22aを形成する。レジスト18bを除
去して、図４Ｋに示すＰＭＯＳ形トランジスタを得る。
【００２４】このようにして所定のＭＯＳ形トランジス
タを形成した後、ＢＰＳＧ（Boron-Phospho-Silicate G
lass）を膜材料としてＣＶＤにより厚さ800nmの層間膜2
6を形成する。エッチングにより、シリコン表面に配線
の取り出し口（コンタクトホール）を設け、Ａｌ−Ｓｉ
合金を配線材料としてＡｌ配線28を形成する。これによ
り、図４Ｌの半導体装置を得る。
タを形成した後、ＢＰＳＧ（Boron-Phospho-Silicate G
lass）を膜材料としてＣＶＤにより厚さ800nmの層間膜2
6を形成する。エッチングにより、シリコン表面に配線
の取り出し口（コンタクトホール）を設け、Ａｌ−Ｓｉ
合金を配線材料としてＡｌ配線28を形成する。これによ
り、図４Ｌの半導体装置を得る。
【００２５】なお、この実施例では、ＳＯＩ基板にはＳ
ＩＭＯＸ基板を用いたが、貼り合わせ基板を用いても良
い。また、半導体装置としてはＭＯＳ形トランジスタを
形成したが、他の半導体装置であっても良い。さらに、
最初に第一導電型のイオンを注入してチャネル領域を形
成し、次に第二導電型のイオンを注入してソース・ドレ
イン領域を形成したが、イオン注入の順序は第二導電型
のイオンが先、第一導電型のイオンが後であっても良
い。
ＩＭＯＸ基板を用いたが、貼り合わせ基板を用いても良
い。また、半導体装置としてはＭＯＳ形トランジスタを
形成したが、他の半導体装置であっても良い。さらに、
最初に第一導電型のイオンを注入してチャネル領域を形
成し、次に第二導電型のイオンを注入してソース・ドレ
イン領域を形成したが、イオン注入の順序は第二導電型
のイオンが先、第一導電型のイオンが後であっても良
い。
【００２６】また、第一導電型のイオンにはホウ素イオ
ンを用いたが、他のイオンであっても良い。第二導電型
のイオンにはヒ素イオン又はＢＦ2イオンを用いたが、
他のイオンであっても良い。
ンを用いたが、他のイオンであっても良い。第二導電型
のイオンにはヒ素イオン又はＢＦ2イオンを用いたが、
他のイオンであっても良い。
【００２７】
【発明の効果】請求項１の製造方法では、電極を透過し
て下部の素子形成領域に到達するレベルにエネルギー調
整された第一導電型のイオンを素子形成領域の全面にわ
たって注入することにより、電極の下部の素子形成領域
のみにチャネル領域を形成している。次に、電極が形成
されていない部分において素子形成領域に到達するレベ
ルにエネルギー調整された第二導電型のイオンを素子形
成領域の全面にわたって注入することにより、電極の下
部を除く素子形成領域のみにソース・ドレイン領域を形
成している。これにより、レジストマスクを変えること
なく、同一の素子形成領域内にチャネル領域およびソー
ス・ドレイン領域を形成することができる。
て下部の素子形成領域に到達するレベルにエネルギー調
整された第一導電型のイオンを素子形成領域の全面にわ
たって注入することにより、電極の下部の素子形成領域
のみにチャネル領域を形成している。次に、電極が形成
されていない部分において素子形成領域に到達するレベ
ルにエネルギー調整された第二導電型のイオンを素子形
成領域の全面にわたって注入することにより、電極の下
部を除く素子形成領域のみにソース・ドレイン領域を形
成している。これにより、レジストマスクを変えること
なく、同一の素子形成領域内にチャネル領域およびソー
ス・ドレイン領域を形成することができる。
【００２８】また、第一の注入ステップと第二の注入ス
テップを連続的に行うことができるため、イオン注入処
理を同一場所で連続して行うことができる。したがっ
て、ウエーハを移動させる必要が無く、処理効率が向上
する。
テップを連続的に行うことができるため、イオン注入処
理を同一場所で連続して行うことができる。したがっ
て、ウエーハを移動させる必要が無く、処理効率が向上
する。
【図１】本発明の一実施例による半導体装置の製造方法
を示す図である。
を示す図である。
【図２】本発明の一実施例による半導体装置の製造方法
を示す別の図である。
を示す別の図である。
【図３】本発明の一実施例による半導体装置の製造方法
を示すさらに別の図である。
を示すさらに別の図である。
【図４】本発明の一実施例による半導体装置の製造方法
を示すさらに別の図である。
を示すさらに別の図である。
【図５】従来の方法による半導体装置の製造方法を示す
図である。
図である。
【図６】従来の方法による半導体装置の製造方法を示す
別の図である。
別の図である。
【図７】従来の方法による半導体装置の製造方法を示す
さらに別の図である。
さらに別の図である。
２・・・・・・シリコン基板 ４・・・・・・シリコン酸化膜 10a、10b・・・素子形成領域 16a、16b・・・ゲート電極 20a、20b・・・ｐ-チャネル領域 22a・・・・・ｐ+ソース・ドレイン領域 22b・・・・・ｎ+ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ
Claims (1)
- 【請求項１】素子形成領域の上に選択的に電極を設ける
電極形成ステップ、 選択的に電極が形成された素子形成領域の全面にわたっ
て、第一導電型のイオンを注入するステップであって、
第一導電型のイオンが前記電極を透過して前記電極の下
の素子形成領域に到達するようにイオンのエネルギーを
調整して注入する第一の注入ステップ、 選択的に電極が形成された素子形成領域の全面にわたっ
て、第二導電型のイオンを注入するステップであって、
第二導電型のイオンが前記電極の無い部分において素子
形成領域に到達するようにイオンのエネルギーを調整し
て注入する第二の注入ステップ、 を備えたことを特徴とするＳＯＩ基板を用いた半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18120892A JP3181695B2 (ja) | 1992-07-08 | 1992-07-08 | Ｓｏｉ基板を用いた半導体装置の製造方法 |
| US08/441,305 US5543338A (en) | 1992-07-08 | 1995-05-15 | Method for manufacturing a semiconductor device using a semiconductor-on-insulator substrate |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18120892A JP3181695B2 (ja) | 1992-07-08 | 1992-07-08 | Ｓｏｉ基板を用いた半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH06112483A true JPH06112483A (ja) | 1994-04-22 |
| JP3181695B2 JP3181695B2 (ja) | 2001-07-03 |
Family
ID=16096724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18120892A Expired - Fee Related JP3181695B2 (ja) | 1992-07-08 | 1992-07-08 | Ｓｏｉ基板を用いた半導体装置の製造方法 |
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|---|---|
| US (1) | US5543338A (ja) |
| JP (1) | JP3181695B2 (ja) |
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| US6150202A (en) * | 1997-06-05 | 2000-11-21 | Nec Corporation | Method for fabricating semiconductor device |
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| US6261884B1 (en) * | 1998-01-30 | 2001-07-17 | Texas Instruments Incorporated | Method of fabricating and operating single polysilicon flash EEPROM with low positive programming and erasing voltage and small cell size |
| US6245636B1 (en) | 1999-10-20 | 2001-06-12 | Advanced Micro Devices, Inc. | Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate |
| US6229187B1 (en) | 1999-10-20 | 2001-05-08 | Advanced Micro Devices, Inc. | Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer |
| US6376286B1 (en) | 1999-10-20 | 2002-04-23 | Advanced Micro Devices, Inc. | Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer |
| US6465852B1 (en) | 1999-10-20 | 2002-10-15 | Advanced Micro Devices, Inc. | Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer |
| JP2001244469A (ja) * | 2000-03-02 | 2001-09-07 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US20060286759A1 (en) * | 2005-06-21 | 2006-12-21 | Texas Instruments, Inc. | Metal oxide semiconductor (MOS) device having both an accumulation and a enhancement mode transistor device on a similar substrate and a method of manufacture therefor |
| JP5465907B2 (ja) * | 2009-03-27 | 2014-04-09 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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| US4210465A (en) * | 1978-11-20 | 1980-07-01 | Ncr Corporation | CISFET Processing including simultaneous implantation of spaced polycrystalline silicon regions and non-memory FET channel |
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
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| JPS63244776A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
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-
1992
- 1992-07-08 JP JP18120892A patent/JP3181695B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-15 US US08/441,305 patent/US5543338A/en not_active Expired - Lifetime
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| US6808998B2 (en) | 1999-01-29 | 2004-10-26 | International Business Machines Corporation | Method for elimination of parasitic bipolar action in silicon on insulator (SOI) dynamic logic circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3181695B2 (ja) | 2001-07-03 |
| US5543338A (en) | 1996-08-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |