JP5465907B2 - 半導体装置 - Google Patents

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Description

本発明は、ＳＯＩ（Silicon on Insulator）構造の半導体装置に関する。
近年、低消費電力且つ高性能の半導体デバイスとしてＳＯＩ構造の半導体デバイスが注目されている。図１は一般的なＳＯＩデバイス５００の断面を表す断面図である。図１に示される如くシリコン支持基板５１０上に形成された埋め込み酸化膜５２０（Buried Oxide：ＢＯＸ。以下、ＢＯＸ層５２０と称する）上にシリコンからなるＳＯＩ層５３０が形成されている。ＳＯＩ層５３０はＬＯＣＯＳ(local oxidation of silicon)法によりＢＯＸ層５２０の表面に形成された素子分離酸化膜により、他のＳＯＩ層から分離されている。なお、図１では、ＢＯＸ層５２０と素子分離酸化膜とを一体として描いている。ＳＯＩ層５３０上にはゲート電極５４０が形成され、その両側面にはサイドウォール５５０が形成されている。ＳＯＩ層５３０内には図示せぬソース及びドレインが形成されておりゲート電極５４０と共にＣＭＯＳなどの電界効果トランジスタを構成している。
このように、ＳＯＩデバイスではＳＯＩ層５３０の下にＢＯＸ層５２０が存在するので、ソース及びドレインの寄生容量が小さくなり、低消費電力化及び高性能化が可能である。更に、ＳＯＩ層同士が分離されているので、ラッチアップが生じず、また、高密度のレイアウトが可能になるといった利点もある。このような点から、ＳＯＩデバイスは例えば特許文献１に開示されている従来のバルクシリコンＣＭＯＳデバイスと比較して有利である。
特開２００３−８６７０８号公報
ところで、ＳＯＩデバイスでは、ＳＯＩ層５３０の端部つまりＳＯＩ層５３０とＢＯＸ層５２０の素子分離酸化膜との境界付近に大きな応力が発生し、それがデバイス特性に影響を与えることが確認された。詳細には、図１に示す如くＳＯＩ層５３０はＢＯＸ層５２０に囲まれて形成されているので、ＳＯＩ層５３０の両端部には応力ＳＴが矢印で示す方向に発生し、その結果、デバイス特性に影響を与える。
ＳＯＩ層の端部付近に生じた大きな圧縮応力が、ＳＯＩ層に形成されるチャネル領域に作用した場合には以下のような影響が生じる。すなわち、Ｎ型ＭＯＳトランジスタ（以下、単にＮ型トランジスタと称する）では、キャリア移動度が低下し、オン電流が低下する。一方、Ｐ型ＭＯＳトランジスタ（以下、単にＰ型トランジスタと称する）では、キャリア移動度が増加し、オン電流が増加する。
このように、ＳＯＩ構造の半導体デバイスにおいては、ＳＯＩ層の端部に発生する応力の影響がチャネル領域に及ぶことにより、Ｎ型トランジスタとＰ型トランジスタとの間でトランジスタ特性に偏りが生じてしまうという問題点があった。
本発明は上記した如き問題点に鑑みてなされたものであって、一定のトランジスタ特性を有するＳＯＩ構造の半導体装置を提供することを目的とする。
本発明による半導体装置は、支持基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された半導体領域と、前記半導体領域にゲート電極がゲート長方向に沿って並置された複数のトランジスタと、を含む半導体装置であって、前記複数のトランジスタのうちの最外部のトランジスタにおけるゲート電極から前記半導体領域の縁までの距離が、前記最外部のトランジスタのチャネル領域に圧縮応力が及ばないような距離となるように形成され、前記複数のトランジスタの各々のゲート電極はＴ字型に形成され、互いに隣接する前記ゲート電極同士はＴ字型の向きが反転して、前記半導体領域の端部における各々のゲート長が長短交互になるように形成されている、ことを特徴とする。
本発明による半導体装置によれば、一定のトランジスタ特性を有するＳＯＩ構造を提供することができる。
従来のＳＯＩ構造の半導体装置の断面図である。 （ａ）は、第１の実施例による半導体装置の上面図である。（ｂ）は、（ａ）におけるＡ１−Ａ１線部分の断面を表す断面図である。 ＳＯＩ層に発生する応力の様子をラマン分光分析方法により測定した結果を表すグラフである。 第２の実施例による半導体装置の上面図である。 第３の実施例による半導体装置の上面図である。
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図２（ａ）は、本実施例による半導体装置１００の上面図である。図２（ｂ）は、図２（ａ）におけるＡ１−Ａ１線部分の断面を表す断面図である。なお、図２（ａ）では、説明の便宜のため、ゲート電極及びＳＯＩ層のみ図示している。
先ず、図２（ｂ）の断面図を参照しつつ、半導体装置１００の構造について説明する。半導体装置１００はＳＯＩ構造のデバイスである。例えば単結晶シリコンなどの支持基板１０上には例えば酸素イオン注入及び熱酸化処理により形成された埋め込み酸化膜２０（Buried Oxide：ＢＯＸ。以下、ＢＯＸ層２０と称する）が設けられている。ＢＯＸ層２０の厚さは例えば約１００ｎｍである。ＢＯＸ層２０の表面にはＮ型電界効果トランジスタＮｃｈ（以下、単にＮ型トランジスタＮｃｈと称する）を構成するためのＰ型半導体領域であるＳＯＩ層３０ｎと、Ｐ型電界効果トランジスタＰｃｈ（以下、単にＰ型トランジスタＰｃｈと称する）を構成するためのＮ型半導体領域であるＳＯＩ層３０ｐとが形成されている。ＳＯＩ層３０ｎとＳＯＩ層３０ｐとは、例えばＬＯＣＯＳ法によりＢＯＸ層２０の表面に形成された素子分離酸化膜により、互いに分離されている。なお、図２では、ＢＯＸ層２０と素子分離酸化膜とを一体として描いている。
ＳＯＩ層３０ｎには、ソース領域３１ｎと、ドレイン領域３２ｎと、チャネル領域３３ｐとが形成されており、チャネル領域３３ｐ上には厚さ例えば４ｎｍのゲート酸化膜４１ｎを介してゲート電極４０ｎが形成されている。ゲート電極４０ｎは、例えばゲート酸化膜４１ｎ上に形成したポリシリコン膜からなる。ゲート電極４０ｎの両側面には例えばシリコン酸化膜からなるサイドウォール５０ｎが絶縁のために形成されている。ゲート電極４０ｎと、ソース領域３１ｎと、ドレイン領域３２ｎとがＮ型トランジスタＮｃｈを構成している。
ＳＯＩ層３０ｐには、ソース領域３１ｐと、ドレイン領域３２ｐと、チャネル領域３３ｎとが形成されており、チャネル領域３３ｎ上には厚さ例えば４ｎｍのゲート酸化膜４１ｐを介してゲート電極４０ｐが形成されている。ゲート電極４０ｐは、例えばゲート酸化膜４１ｐ上に形成したポリシリコン膜からなる。ゲート電極４０ｐの両側面には例えばシリコン酸化膜からなるサイドウォール５０ｐが絶縁のために形成されている。ゲート電極４０ｐと、ソース領域３１ｐと、ドレイン領域３２ｐとがＰ型トランジスタＰｃｈを構成している。
次に、図２（ａ）の上面図を参照しつつ、ＳＯＩ層（３０ｎ、３０ｐ）及びゲート電極（４０ｎ、４０ｐ）の形状について説明する。
Ｎ型トランジスタＮｃｈを構成するためのＳＯＩ層３０ｎの形状は、半導体装置１００の上面から見て長方形に形成されている。ＳＯＩ層３０ｎの外周はＢＯＸ層２０ｎ（又はその素子分離酸化膜）と接している。
Ｎ型トランジスタＮｃｈを構成するためのゲート電極４０ｎは、半導体装置１００の上面から見てＴ字型に形成されている。すなわち、ゲート電極４０ｎは、ＳＯＩ層３０ｎ上にあって長手方向つまりゲート幅方向に伸長する部分（以下、動作領域ゲート電極部と称する）と、ＳＯＩ層３０ｎの外側にあってゲート長方向に伸長する部分（以下、コンタクトゲート電極部と称する）とからなり、これらの部分が一体となって形成されている。動作領域ゲート電極部は、ＳＯＩ層３０ｎ上にゲート酸化膜４１ｎを介して形成されている。この部分はＮ型トランジスタＮｃｈの動作領域に当たる部分である。一方、コンタクトゲート電極部は、ＳＯＩ層３０ｎの外側つまりＢＯＸ層２０ｎ（又はその素子分離酸化膜）の表面に形成されている。この部分は上層に形成されている配線路（図示せず）と電気的に接続するためのコンタクト部である。
動作領域ゲート電極部のゲート幅方向に沿った辺部Ｇｎから、ＳＯＩ層３０ｎの領域の縁であってゲート幅方向と平行に形成された部分の縁Ｓｎ（以下、端部Ｓｎと称する）までの距離Ｗ１が、１．５μｍ以上になるように形成されている。ソース領域３１ｎ側、ドレイン領域３２ｎ側ともに距離Ｗ１は１．５μｍ以上であり、通常、両側の距離Ｗ１はほぼ同一である。つまり、ゲート電極４０ｎ下に形成されているチャネル領域３３ｐと、ＳＯＩ層３０ｎの端部Ｓｎとは距離Ｗ１だけ離れている。ゲート電極４０ｎのゲート長には特に制限は無いが、例えば０．２μｍ程度である。また、ゲート電極４０ｎのゲート幅にも特に制限は無いが、例えば０．２〜１０μｍ程度である。
Ｐ型トランジスタＰｃｈを構成するためのＳＯＩ層３０ｐの形状は、半導体装置１００の上面から見て長方形に形成されている。ＳＯＩ層３０ｐの外周はＢＯＸ層２０ｐ（又はその素子分離酸化膜）と接している。
Ｐ型トランジスタＰｃｈを構成するためのゲート電極４０ｐは、半導体装置１００の上面から見てＴ字型に形成されている。すなわち、ゲート電極４０ｐは、ＳＯＩ層３０ｐ上にあって長手方向つまりゲート幅方向に伸長する部分（以下、動作領域ゲート電極部と称する）と、ＳＯＩ層３０ｐの外側にあってゲート長方向に伸長する部分（以下、コンタクトゲート電極部と称する）とからなり、これらの部分が一体となって形成されている。動作領域ゲート電極部は、ＳＯＩ層３０ｐ上にゲート酸化膜４１ｐを介して形成されている。この部分はＰ型トランジスタＰｃｈの動作領域に当たる部分である。一方、コンタクトゲート電極部は、ＳＯＩ層３０ｐの外側つまりＢＯＸ層２０ｐ（又はその素子分離酸化膜）の表面に形成されている。この部分は上層に形成されている配線路（図示せず）と電気的に接続するためのコンタクト部である。
動作領域ゲート電極部のゲート幅方向に沿った辺部Ｇｐから、ＳＯＩ層３０ｐの領域の縁であってゲート幅方向と平行に形成された部分の縁Ｓｐ（以下、端部Ｓｐと称する）までの距離Ｗ２（以下、距離Ｗ２と称する）が、０．５μｍ以下になるように形成されている。ソース領域３１ｐ側、ドレイン領域３２ｐ側ともに距離Ｗ２は０．５μｍ以下であり、通常、両側の距離Ｗ２はほぼ同一である。つまり、ゲート電極４０ｐ下に形成されているチャネル領域３３ｎと、ＳＯＩ層３０ｐの端部Ｓｐとは距離Ｗ２しか離れていない。ゲート電極４０ｐのゲート長には特に制限は無いが、例えば０．２μｍ程度である。また、ゲート電極４０ｐのゲート幅にも特に制限は無いが、例えば０．２〜１０μｍ程度である。
ここで、距離Ｗ１を１．５μｍ以上、距離Ｗ２を０．５μｍ以下としたことによる効果について説明する。
図３は、ＳＯＩ構造を有する半導体デバイスにおけるＳＯＩ層に発生する応力の様子をラマン分光分析方法により測定した結果を表すグラフである。縦軸は応力によるラマンピークの波数シフトを表している。横軸はチャネル形成方向に沿った位置を表している。横軸の６μｍ付近がゲート電極の形成位置であり、ＳＯＩ層の一方の端部の位置Ｔ１及び他方の端部の位置Ｔ２が示されている。図２から明らかなようにＳＯＩ層の端部の位置Ｔ１及びＴ２付近でラマンピークの波数シフトが大きくなっている、つまり端部の位置Ｔ１及びＴ２付近に圧縮応力が集中している。ラマンピークの波数シフトから計算すると、５０〜１００ＭＰａ程度の圧縮応力がＳＯＩ層の端部の位置Ｔ１及びＴ２から約１．５μｍ以内の領域ａ１及びａ２に集中していることがわかる。一方、ＳＯＩ層の中心部付近の領域ｂではほぼ無歪状態が保たれていることがわかる。
このような傾向は、ＳＯＩ層の領域の広さを変えてもほぼ一定に保たれていることを確認された。ＳＯＩ層の領域を広げた場合にも応力はＳＯＩ層の端部から約１．５μｍ以内の領域に集中し、ＳＯＩ層の中心部付近の領域はほぼ無歪状態となる。また、ＳＯＩ層のチャネル形成方向における幅を３．０μｍ以下とした場合にはＳＯＩ層の両端部における応力が重なり合い、ＳＯＩ層の全領域に亘ってほぼ一定の応力が発生することを実験から確認している。
このような結果を踏まえて、本実施例による半導体装置１００の如く距離Ｗ１を１．５μｍ以上、距離Ｗ２を０．５μｍ以下とすれば、以下のような効果が得られる。すなわち、Ｎ型トランジスタＮｃｈにおいては、チャネル領域３３ｐがＳＯＩ層３０ｎの端部Ｓｎから１．５μｍ以上離れた位置つまり無歪領域に形成されているので、チャネル領域３３ｐは応力を受けず、キャリア移動度の低下によるオン電流の低下を抑制するという効果が得られる。一方、Ｐ型トランジスタＰｃｈにおいては、チャネル領域３３ｎがＳＯＩ層３０ｐの端部Ｓｐから０．５μｍ以下に収まる位置つまりＳＯＩ層３０ｐの両端からの応力を受ける領域に形成されているので、チャネル領域３３ｎはその全領域に亘って応力を受け、キャリア移動度の増加によってオン電流が増加するという効果が得られる。これによって、Ｎ型トランジスタとＰ型トランジスタとの間でトランジスタ特性に偏りが生じるのを防ぐことができる。
上記したように本実施例による半導体装置によれば、Ｎ型、Ｐ型共にオン電流が大きく且つ偏りのない一定のトランジスタ特性を有するＳＯＩ構造の半導体装置を提供することができる。
＜第２の実施例＞
図４は、本実施例による半導体装置２００の上面図である。図４では、説明の便宜のため、ＳＯＩ層（３０ｎ、３０ｐ）及びゲート電極（４０ｎ、４０ｐ）のみ図示している。以下、図４を参照しつつ、第１の実施例と異なる部分について主に説明する。
Ｎ型トランジスタＮｃｈを構成するためのゲート電極４０ｎは、半導体装置１００の上面から見てＨ字型（図４では横向き）に形成されている。すなわち、ゲート電極４０ｎは、ＳＯＩ層３０ｎのトランジスタ動作領域にあってゲート幅方向に伸長する部分（以下、動作領域ゲート電極部と称する）と、ＳＯＩ層３０ｎの領域の縁であってゲート長方向と平行に形成された部分の縁ＳＬ１及びＳＬ２（以下、端部ＳＬ１及びＳＬ２と称する）を覆うようにゲート長方向に伸長する部分（以下、端部ゲート電極部と称する）とからなり、これらの部分が一体となって形成されている。
端部ゲート電極部の一方はＳＯＩ層３０ｎの端部ＳＬ１上の全体に亘って、また、端部ゲート電極部の他方はＳＯＩ層３０ｎの端部ＳＬ２上の全体に亘って、共にゲート酸化膜を介して形成されている。動作領域ゲート電極部は、ＳＯＩ層３０ｎのトランジスタ動作領域に、ゲート幅方向に伸長して形成されている。端部ゲート電極部のゲート長は、動作領域ゲート電極部のゲート長よりも十分に長くなるように形成されている。動作領域ゲート電極部のゲート長は例えば約０．２μｍであり、端部ゲート電極部のゲート長は例えば約３．５μｍである。距離Ｗ１は、第１の実施例と同様にソース領域３１ｎ側、ドレイン領域３２ｎ側ともに１．５μｍ以上になるように形成されている。つまり、ゲート電極４０ｎ下に形成されているチャネル領域３３ｐと、ＳＯＩ層３０ｎの端部Ｓｎとは距離Ｗ１だけ離れている。
ゲート電極４０ｎをこのように形成することによって、以下のような効果が得られる。すなわち、ＳＯＩ層３０ｎのトランジスタ動作領域においては、ゲート長が短いのでトランジスタのオン抵抗は低くチャネル領域に電流が流れるのに対して、ＳＯＩ層３０ｎの端部においては、ゲート長が十分に長いのでトランジスタのオン抵抗が大きく、チャネル領域に電流が流れない。それ故、ＳＯＩ層３０ｎのゲート幅方向の端部ＳＬ１及びＳＬ２に生じる応力がキャリア移動度に与える影響をなくすることができる。つまり、Ｎ型トランジスタＮｃｈにおいては、キャリア移動度の低下によるオン電流の低下を抑制するという効果が得られる。
一方、Ｐ型トランジスタＰｃｈを構成するためのゲート電極４０ｐは、第１の実施例と同様に、半導体装置１００の上面から見てＴ字型に形成されている。また、距離Ｗ２も、第１の実施例と同様にソース領域３１ｐ側、ドレイン領域３２ｐ側ともに０．５μｍ以下になるように形成されており、ゲート電極４０ｐ下に形成されているチャネル領域３３ｎとＳＯＩ層３０ｐの端部Ｓｐとの距離は０．５μｍ以下である。ゲート電極４０ｐをこのように形成することによって、Ｐ型トランジスタＰｃｈにおいては、チャネル領域の全領域に亘って応力を受け、キャリア移動度の増加によってオン電流が増加するという効果が得られる。
Ｎ型トランジスタＮｃｈにおけるＳＯＩ層３０ｎの端部ＳＬ１上に形成された端部ゲート電極部と、端部ＳＬ２上に形成された端部ゲート電極部との間の領域がトランジスタ動作領域であり、このゲート幅方向の幅Ｗ３と、Ｐ型トランジスタＰｃｈにおけるＳＯＩ層３０ｐのゲート方向の幅Ｗ４とはほぼ同一である。幅Ｗ３及び幅Ｗ４は例えば０．２〜１０μｍである。なお、Ｎ型とＰ型とでトランジスタ特性が異なる場合には、キャリア移動度又はオン抵抗値の調整のために、幅Ｗ３と幅Ｗ４とを異なる値としても良い。
上記したように本実施例による半導体装置によれば、Ｎ型トランジスタにおけるゲート電極が、ＳＯＩ層の領域の縁であってゲート長方向に平行な部分の縁を覆うようにゲート長方向に伸長する部分を有し、その部分のゲート長がトランジスタ領域におけるゲート長よりも十分に長くなるように形成されている。このような構造により、Ｎ型トランジスタＮｃｈにおけるキャリア移動度の低下によるオン電流の低下を抑制するという効果をより高めることができる。なお、ゲート電極４０ｎの両端部のうちの一方のゲート長のみを長く形成した場合でも効果が得られる。
また、第１の実施例と同様に、距離Ｗ１を１．５μｍ以上、距離Ｗ２を０．５μｍ以下になるように形成しているので、Ｎ型トランジスタとＰ型トランジスタとの間でトランジスタ特性に偏りが生じるのを防ぐことができる。
このように本実施例による半導体装置によれば、Ｎ型、Ｐ型共にオン電流が大きく且つより偏りのない一定のトランジスタ特性を有するＳＯＩ構造の半導体装置を提供することができる。
＜第３の実施例＞
図５は、本実施例による半導体装置３００の上面図である。ここでは説明の便宜のため、ＳＯＩ層３０ｎ及びゲート電極４０ｎのみ図示している。半導体装置３００は、例えばアナログ回路などの高精度を要求される用途に用いられるＳＯＩ構造のデバイスである。以下、半導体装置３００をＮチャネル型のＳＯＩデバイスとして説明する。半導体装置３００のＳＯＩ構造自体は第１の実施例で説明したのと同様である。以下、図５を参照しつつ、ＳＯＩ層３０ｎ及びゲート電極４０ｎの形状について説明する。
半導体領域であるＳＯＩ層３０ｎの形状は、半導体装置１００の上面から見て長方形に形成されている。ＳＯＩ層３０ｎの外周はＢＯＸ層２０ｎ（又はその素子分離酸化膜）と接している。
ゲート電極４０ｎは、半導体装置１００の上面から見てＴ字型に形成されている。すなわち、ゲート電極４０ｎは、ＳＯＩ層３０ｎ上にあって長手方向つまりゲート幅方向に伸長する部分（以下、動作領域ゲート電極部と称する）と、ＳＯＩ層３０ｎの領域の縁であってゲート長方向と平行に形成された部分の縁（以下、端部ＳＬ１又はＳＬ２と称する）を覆うようにゲート長方向に伸長する部分（以下、端部電極部と称する）とからなり、これらの部分が一体となって形成されている。
図５に示される如く複数のゲート電極４０ｎがＳＯＩ層３０ｎ上にゲート長方向に沿って並列に形成されている。互いに隣接するゲート電極４０ｎ間にはソース領域３１ｎ及びドレイン領域３２ｎが交互に形成され、チャネル領域３３ｐがそれぞれのゲート電極４０ｎ下に形成されている。つまり、半導体装置１００内にはゲート長方向に沿って並列に複数のトランジスタが形成されている。また、互いに隣接するゲート電極４０ｎ同士は、そのＴ字型の向きが反転して形成されている。つまり、ＳＯＩ層３０ｎの端部ＳＬ１においても端部ＳＬ２においても、並置されている複数のゲート電極４０ｎの各々のゲート長が長短交互になるように形成されている。
並置されている複数のゲート電極４０ｎのうちの左側最外部のゲート電極４０ｎのゲート幅方向に沿った辺部Ｇｎ１から、ＳＯＩ層３０ｎの領域の縁であってゲート幅方向と平行に形成された部分の縁Ｓｎ１（以下、端部Ｓｎ１と称する）までの距離Ｗ５が１．５μｍ以上になるように形成されている。また、右側最外部のゲート電極４０ｎのゲート幅方向に沿った辺部Ｇｎ２から、ＳＯＩ層３０ｎの領域の縁であってゲート幅方向と平行に形成された部分の縁Ｓｎ２（以下、端部Ｓｎ２と称する）までの距離Ｗ５も１．５μｍ以上になるように形成されている。つまり、最外部のゲート電極４０ｎ下に形成されているチャネル領域３３ｐと、ＳＯＩ層３０ｎの端部（Ｓｎ１又はＳｎ２）とは１．５μｍ以上離れている。ゲート電極４０ｎのゲート長には特に制限は無いが、端部（Ｓｎ１又はＳｎ２）における長い方のゲート長は例えば１μｍ程度であり、短い方のゲート長は例えば０．２μｍ程度である。また、ゲート電極４０ｎのゲート幅にも特に制限は無いが、例えば０．２〜１０μｍ程度である。
ＳＯＩ層３０ｎ及びゲート電極４０ｎをこのように形成することによって、以下のような効果が得られる。すなわち、最外部のゲート電極４０ｎの辺部（Ｇｎ１又はＧｎ２）がＳＯＩ層３０ｎの端部（Ｓｎ１又はＳｎ２）から１．５μｍ以上離れた位置つまり無歪領域に形成されているので、それぞれのゲート電極４０ｎ下に形成されているチャネル領域３３ｐはいずれも応力を受けない。
更にＳＯＩ層３０ｎのトランジスタ動作領域においては、それぞれのゲート電極４０ｎのゲート長が短いのでトランジスタのオン抵抗は低くチャネル領域に電流が流れるのに対して、ＳＯＩ層３０ｎの端部（ＳＬ１又はＳＬ２）においては、それぞれのゲート電極４０ｎのゲート長が十分に長いのでトランジスタのオン抵抗が大きく、チャネル領域に電流が流れない。それ故、ＳＯＩ層３０ｎの端部ＳＬ１及びＳＬ２に生じる応力がキャリア移動度に与える影響をなくすることができる。
つまり、半導体装置１００内に形成されている複数のトランジスタのいずれもが応力の影響を受けないので、各トランジスタにおけるキャリア移動度やオン抵抗などのトランジスタ特性にバラツキが生じないようにすることができる。上記した例は、半導体装置１００がＮ型チャネルのＳＯＩデバイスである場合の例であるが、半導体装置１００がＰ型チャネルのＳＯＩデバイスの場合にも全く同じ構造である。
上記したように本実施例による半導体装置によれば、複数のゲート電極、ソース領域及びドレイン領域が並列形成されてなるＳＯＩデバイスにおいて、ＳＯＩ層の端部に生じた圧縮応力の影響を各チャネル領域に及ばないようにすることができ、その結果、各トランジスタが一定のトランジスタ特性を有するＳＯＩ構造の半導体装置を提供することができる。
１０ 支持基板上
２０ 埋め込み酸化膜（ＢＯＸ層）
３０ｎ、３０ｐ ＳＯＩ層
３１ｎ、３１ｐ ソース領域
３２ｎ、３２ｐ ドレイン領域
３３ｎ、３３ｐ チャネル領域
４０ｎ、４０ｐ ゲート電極
４１ｎ、４１ｐ ゲート酸化膜
５０ｎ、５０ｐ サイドウォール
１００、２００、３００ 半導体装置
Ｎｃｈ Ｎ型トランジスタ
Ｐｃｈ Ｐ型トランジスタ
５００ ＳＯＩデバイス
５１０ シリコン支持基板上
５２０ 埋め込み酸化膜（ＢＯＸ層）
５３０ ＳＯＩ層
５４０ ゲート電極
５５０ サイドウォール

Claims (2)

  1. 支持基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された半導体領域と、前記半導体領域にゲート電極がゲート長方向に沿って並置された複数のトランジスタと、を含む半導体装置であって、
    前記複数のトランジスタのうちの最外部のトランジスタにおけるゲート電極から前記半導体領域の縁までの距離が、前記最外部のトランジスタのチャネル領域に圧縮応力が及ばないような距離となるように形成され、
    前記複数のトランジスタの各々のゲート電極はＴ字型に形成され、互いに隣接する前記ゲート電極同士はＴ字型の向きが反転して、前記半導体領域の端部における各々のゲート長が長短交互になるように形成されている、ことを特徴とする半導体装置。
  2. 前記距離が１．５マイクロメートル以上であることを特徴とする請求項１に記載の半導体装置。
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