JP2010232281A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ＧＩＤＬ電流が発生することを抑制する。
【解決手段】第２導電型高濃度不純物層１７０は、素子形成領域１１０に形成されており、ソース及びドレインとして機能する。第２導電型低濃度不純物層１６０は、第２導電型高濃度不純物層１７０それぞれの周囲に設けられている。第２導電型低濃度不純物層１６０は、第２導電型高濃度不純物層１７０を深さ方向及びチャネル長方向に拡張し、第２導電型高濃度不純物層１７０より不純物濃度が低濃度である。第２導電型低濃度不純物層１６０は、少なくとも一部がゲート電極１４０及びゲート絶縁膜１８０の下に位置している。そしてゲート絶縁膜１８０は、第２導電型低濃度不純物層１６０上に位置する部分に傾斜部１８２を有している。傾斜部１８２は、ゲート電極１４０の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなっている。
【選択図】図１

Description

本発明は、バンド間トンネル電流に起因したリーク電流を抑制できる半導体装置及び半導体装置の製造方法に関する。
高耐圧ＭＯＳトランジスタの一例として、図６（ａ）の断面図に示すトランジスタが考えられる。このトランジスタは、第１導電型の半導体層５００に形成されており、ゲート絶縁膜５３０及びゲート電極５４０、並びにソース及びドレインとなる第２導電型の高濃度不純物領域５７０及び第２導電型低濃度不純物層５６０を有している。ゲート絶縁膜５３０及びゲート電極５４０は、チャネル形成領域５０２の上に位置している。第２導電型低濃度不純物層５６０は、第２導電型高濃度不純物層５７０を深さ方向及びチャネル長方向に拡張するように形成されている。第２導電型高濃度不純物層５７０は、ゲート電極５４０及びサイドウォール１５０をマスクとして自己整合的に不純物イオンを注入することにより形成されている。
このトランジスタにおいて、ゲート電圧がオフ状態のときに、第２導電型高濃度不純物層５７０に、ドレインジャンクションとは逆方向の高電圧が加わることがある。この場合、ゲート電極５４０からの電界により第２導電型低濃度不純物層５６０の表面部が反転し、第１導電型キャリア５５０の濃度が上昇する。 その一方、第２導電型低濃度不純物層５６０の中には、空乏層５２０が形成される。
図６（ｂ）は、トランジスタがオフの状態における、ドレイン電圧とドレイン電流の関係を示すグラフである。空乏層５２０の表面部分空乏層が第２導電型高濃度不純物層５７０に接近すること、及びゲート電極５４０の端部には高電界が加わるため、ドレイン電圧がある程度高くなると、ジャンクションリーク６０１に加えてバンド間トンネル電流（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ Ｌｅａｋａｇｅ電流：ＧＩＤＬ電流）に起因したリーク電流６００が発生する。更にドレイン電圧が高くなると、通常のジャンクションブレイクダウン電流６０２が発生する。
このようなリーク電流の発生を抑制するためには、例えば特許文献１に記載のように、トランジスタのゲート絶縁膜の端部を厚くすることが考えられる。特許文献１では、耐酸化性絶縁膜（例えばシリコン窒化膜）をマスクとして半導体層を選択的に熱酸化することにより、ゲート絶縁膜端部が厚くなっている。なお、特許文献１には、ゲート絶縁膜は、端部の厚さが中央部よりも２０％以上４０％未満厚いこと、及び膜厚が厚くなっている部分の幅は０．０８ｕｍ以上０．１６ｕｍ未満である、と記載されている。
特開２００８−１６６５７０号公報
しかし、特許文献１に記載の構成では、ゲート電極の端部における電界強度は緩和されるが、ゲート絶縁膜形成時に用いた耐酸化性絶縁膜のエッジと重なる部分において、ゲート電極の形状変化が急峻となる。このため、ゲート電極下面の形状変化が急峻になる部分において、電界強度が強くなる。これにより、上記したＧＩＤＬ電流が発生する可能性があった。
本発明によれば、第１導電型の半導体層に形成された素子分離膜と、
前記素子分離膜によって区画された素子形成領域と、
前記素子形成領域に設けられたチャネル形成領域と、
前記チャネル形成領域上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置するゲート電極と、
前記素子形成領域に形成され、トランジスタのソース及びドレインとして機能する少なくとも２つ以上の第２導電型高濃度不純物層と、
前記素子形成領域に形成され、前記第２導電型高濃度不純物層それぞれの周囲に設けられ、前記第２導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張し、前記第２導電型高濃度不純物層より低濃度である第２導電型低濃度不純物層と、
を備え、
前記第２導電型低濃度不純物層は少なくとも一部が前記ゲート電極の下に位置し、
前記ゲート絶縁膜は、前記第２導電型低濃度不純物層上に位置する部分に、前記ゲート電極の中央部側から側面に向かうにつれて変局点がないように膜厚が連続的に厚くなる傾斜部を有している半導体装置が提供される。
本発明によれば、ゲート絶縁膜に形成された傾斜部は、ゲート電極の中央部側から側面に向かうにつれて変局点がないように膜厚が連続的に厚くなっている。このため、ゲート電極下面において形状変化が急峻になる部分がなくなり、電解強度が強くなる部分がなくなる。従って、ＧＩＤＬ電流が発生することを抑制できる。
本発明によれば、第１導電型の半導体層に素子分離膜を形成することにより、素子形成領域を区画する工程と、
前記素子形成領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を熱酸化することにより、前記ゲート絶縁膜に、前記ゲート電極の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなる傾斜部を形成する工程と、
前記素子形成領域に第２導電型低濃度不純物層を形成する工程と、
前記第２導電方低濃度不純物層に、トランジスタのソース及びドレインとして機能する第２導電型高濃度不純物層を形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、ＧＩＤＬ電流が発生することを抑制できる。
（ａ）は第１の実施形態に係る半導体装置の構成を示す断面図であり、（ｂ）は（ａ）の要部拡大図である。 各図は図１に示した半導体装置の製造方法を説明するための断面図である。 図１に示した半導体装置の効果を説明するためのグラフである。 図１に示した半導体装置の効果を説明するためのグラフである。 第２の実施形態に係る半導体装置の構成を示す断面図である。 高耐圧トランジスタの一例を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１（ａ）は、第１の実施形態に係る半導体装置の構成を示す断面図であり、図１（ｂ）は図１（ａ）の要部拡大図である。この半導体装置は、第１導電型の半導体層１００に形成された素子分離膜１２０、素子形成領域１１０、チャネル形成領域１９０、ゲート絶縁膜１８０、ゲート電極１４０、少なくとも２つ以上の第２導電型高濃度不純物層１７０、及び第２導電型低濃度不純物層１６０を備える。素子形成領域１１０は、素子分離膜１２０によって区画されている。チャネル形成領域１９０は素子形成領域１１０に設けられている。ゲート絶縁膜１８０は、チャネル形成領域１９０上に位置している。ゲート電極１４０はゲート絶縁膜１９０上に位置している。第２導電型高濃度不純物層１７０は、素子形成領域１１０に形成されており、トランジスタのソース及びドレインとして機能する。第２導電型低濃度不純物層１６０は、素子形成領域１１０に形成されており、第２導電型高濃度不純物層１７０それぞれの周囲に設けられている。第２導電型低濃度不純物層１６０は、第２導電型高濃度不純物層１７０を深さ方向及びチャネル長方向に拡張し、第２導電型高濃度不純物層１７０より不純物濃度が低濃度である。第２導電型低濃度不純物層１６０は、少なくとも一部がゲート電極１４０及びゲート絶縁膜１８０の下に位置している。そしてゲート絶縁膜１８０は、第２導電型低濃度不純物層１６０上に位置する部分に傾斜部１８２を有している。傾斜部１８２は、ゲート電極１４０の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなっている。
半導体層１００は、例えばシリコン基板などの半導体基板であるが、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の半導体層であってもよい。ゲート絶縁膜１８０は、例えばシリコン酸化膜である。この場合、ゲート絶縁膜１８０の厚さは、例えば１０ｎｍ以上７０ｎｍ以下である。またゲート電極１４０の側面にはサイドウォール１５０が形成されている。
また本実施形態においてゲート電極１４０は、チャネル長方向の幅がチャネル長より長く、互いに異なる第２導電型低濃度不純物層１６０の上方に位置している。このように、第２導電型低濃度不純物層１６０の一部をゲート電極１４０の下方に位置させることができるため、トランジスタを小型化することができる。ゲート電極１４０と第２導電型低濃度不純物層１６０が重なっている領域の幅は、０．２μｍ以上１．２μｍ以下である。 また第２導電型高濃度不純物層１７０とゲート電極１４０の側面の間隔は、０．２μｍ以上３μｍ以下である。
ゲート絶縁膜１８０のうちゲート電極１４０のチャネル長方向の中央部の下に位置する部分の厚さは、１０ｎｍ以上７０ｎｍ以下である。またゲート絶縁膜１８０は、傾斜部１８２のうちゲート電極１４０の側面の下に位置する部分が、ゲート絶縁膜１８０のうちゲート電極１４０のチャネル長方向の中央部の下に位置する部分に対して、５０％以上２００％以下厚くなっている。
また半導体層１００には、半導体層１００に基準電圧を与えるための第１導電型不純物層２００が形成されている。第１導電型不純物層２００は、素子分離膜１２０により素子形成領域１１０から分離されている。
図２の各図は、図１に示した半導体装置の製造方法を示す断面図である。まず図２（ａ）に示すように、半導体層１００に素子分離膜１２０を形成する。半導体層１００は、例えばシリコン層である。素子分離膜１２０は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成されるが、ＬＯＣＯＳ酸化法により形成されてもよい。ついで、マスクパターン（図示せず）を形成し、このマスクパターンをマスクとして第２導電型の不純物イオンを注入する。その後、マスクパターンを除去し、半導体層１００を熱処理する。これにより、第２導電型低濃度不純物層１６０が形成される。
次いで図２（ｂ）に示すように、ゲート絶縁膜１８０及びゲート電極１４０を形成する。ゲート絶縁膜１８０は、酸化シリコン膜であり、例えば熱酸化法により形成される。ゲート電極１４０は例えば気相成膜法（例えばプラズマＣＶＤ法）により形成される。ゲート電極１４０は、例えばポリシリコン膜などのシリコン膜である。
次いで図２（c）に示すように、ゲート電極１４０を熱酸化、例えば湿式熱酸化する。これにより、ゲート電極１４０の表面及び側面にゲート電極酸化膜１３０が形成され、かつ、ゲート絶縁膜１８０に傾斜部１８２が形成される。
その後、サイドウォール１５０となる絶縁膜を形成し、この絶縁膜をエッチバックすることにより、サイドウォール１５０を形成する。この処理において、ゲート電極１４０の表面に位置するゲート電極酸化膜１３０はエッチングされ、また、ゲート電極１４０の側面に位置するゲート電極酸化膜１３０はサイドウォール１５０と一体化する。
次いで、自己整合的に第２導電型の不純物イオンを注入することにより、第２導電型低濃度不純物層１６０に第２導電型高濃度不純物層１７０を形成する。第２導電型高濃度不純物層１７０の端部は、サイドウォール１５０に重なっている。これにより、図１（ａ）に示した半導体装置が形成される。
次に、本実施形態の作用及び効果について説明する。本実施形態において、ゲート絶縁膜１８０の傾斜部１８２は、ゲート電極１４０を熱酸化することにより形成されている。このため、傾斜部１８２においてゲート絶縁膜１８０は、変局点がないように膜厚が連続的に厚くなる。このため、ゲート電極１４０に、形状変化が急峻となる部分は形成されない。従って、ゲート電極１４０の下面において、電界強度が強くなる領域がなくなり、ＧＩＤＬ電流が発生することを抑制できる。
このため、図３に示すように、ドレイン電圧がある程度高くなっても、ＧＩＤＬ電流に起因したリーク電流６０３が発生することを抑制できる。
また、傾斜部１８２のうちゲート電極１４０の側面の下に位置する部分が、ゲート絶縁膜１８０のうちゲート電極１４０のチャネル長方向の中央部の下に位置する部分に対して、５０％以上２００％以下厚くなっている。この効果を、図４を用いて説明する。
図４は、上記したゲート絶縁膜１８０の膜厚の増加率と、トランジスタがオフの状態におけるドレイン耐圧の関係を示すグラフである。上記した膜厚の増加率が５０％以上の場合、膜厚の増加率が５０％未満の場合に対してドレイン耐圧が大きくなる。このため、本実施形態のように、上記した膜厚の増加率を５０％以上２００％以下にすると、ドレイン耐圧を十分高くすることができる。
図５は、第２の実施形態にかかる半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、サイドウォール１５０を形成するまでは、第１の実施形態に示した半導体装置の製造方法と同様であるため、説明を省略する。
サイドウォール１５０を形成したのち、マスクパターン（図示せず）をゲート電極１４０及びサイドウォール１５０を覆うように形成する。ついで、マスクパターン及び素子分離膜１２０をマスクとして第２導電型の不純物イオンを注入する。これにより、第２導電型高濃度不純物層１７０が形成される。第２導電型高濃度不純物層１７０は、サイドウォール１５０と重なっていない。第２導電型高濃度不純物層１７０とゲート電極１４０の間隔は、例えば０．２μｍ以上３μｍ以下である。
本実施形態で製造される半導体装置によっても、第１の実施形態と同様の効果を得ることができる。また、第２導電型高濃度不純物層１７０とサイドウォール１５０及びゲート電極１４０の距離を確保することができるため、トランジスタのオフ耐圧を高くすることができる。また、横方向電界を低減できるので、ＧＩＤＬ電流を抑制できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した各実施形態において、第２導電型高濃度不純物層１７０及び第２導電型低濃度不純物層１６０のレイアウトは各図に示した例に限定されない。
１００ 半導体層
１１０ 素子形成領域
１２０ 素子分離膜
１３０ ゲート電極酸化膜
１４０ ゲート電極
１５０ サイドウォール
１６０ 第２導電型低濃度不純物層
１７０ 第２導電型高濃度不純物層
１８０ ゲート絶縁膜
１８２ 傾斜部
１９０ チャネル形成領域
２００ 第１導電型不純物層
５００ 半導体層
５０２ チャネル形成領域
５２０ 空乏層
５３０ ゲート絶縁膜
５４０ ゲート電極
５５０ 第１導電型キャリア
５６０ 第２導電型低濃度不純物層
５７０ 第２導電型高濃度不純物層

Claims (7)

  1. 第１導電型の半導体層に形成された素子分離膜と、
    前記素子分離膜によって区画された素子形成領域と、
    前記素子形成領域に設けられたチャネル形成領域と、
    前記チャネル形成領域上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記素子形成領域に形成され、トランジスタのソース及びドレインとして機能する少なくとも２つ以上の第２導電型高濃度不純物層と、
    前記素子形成領域に形成され、前記第２導電型高濃度不純物層それぞれの周囲に設けられ、前記第２導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張し、前記第２導電型高濃度不純物層より低濃度である第２導電型低濃度不純物層と、
    を備え、
    前記第２導電型低濃度不純物層は少なくとも一部が前記ゲート電極の下に位置し、
    前記ゲート絶縁膜は、前記第２導電型低濃度不純物層上に位置する部分に、前記ゲート電極の中央部側から側面に向かうにつれて変局点がないように膜厚が連続的に厚くなる傾斜部を有している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート絶縁膜は、前記傾斜部のうち前記ゲート電極の側面の下に位置する部分が、前記ゲート絶縁膜のうち前記ゲート電極のチャネル長方向の中央部の下に位置する部分に対して、５０％以上２００％以下厚くなっている半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記ゲート電極と前記第２導電型低濃度不純物層が重なっている領域の幅は、０．２μｍ以上１．２μｍ以下である半導体装置。
  4. 請求項１〜３のいずれか一つに記載の半導体装置において、
    前記第２導電型高濃度不純物層が前記ゲート電極の端より０．２μｍ以上３μｍ以下離れている半導体装置。
  5. 請求項１〜４のいずれか一つに記載の半導体装置において、
    前記ゲート絶縁膜のうち前記ゲート電極のチャネル長方向の中央部の下に位置する部分の厚さが１０ｎｍ以上７０ｎｍ以下である半導体装置。
  6. 第１導電型の半導体層に素子分離膜を形成することにより、素子形成領域を区画する工程と、
    前記素子形成領域にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極を熱酸化することにより、前記ゲート絶縁膜に、前記ゲート電極の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなる傾斜部を形成する工程と、
    前記素子形成領域に第２導電型低濃度不純物層を形成する工程と、
    前記第２導電型低濃度不純物層に、トランジスタのソース及びドレインとして機能する第２導電型高濃度不純物層を形成する工程と、
    を備える半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜は酸化シリコン膜であり、
    前記ゲート電極はシリコン膜である半導体装置の製造方法。
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