JP2010232281A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】GIDL電流が発生することを抑制する。
【解決手段】第2導電型高濃度不純物層170は、素子形成領域110に形成されており、ソース及びドレインとして機能する。第2導電型低濃度不純物層160は、第2導電型高濃度不純物層170それぞれの周囲に設けられている。第2導電型低濃度不純物層160は、第2導電型高濃度不純物層170を深さ方向及びチャネル長方向に拡張し、第2導電型高濃度不純物層170より不純物濃度が低濃度である。第2導電型低濃度不純物層160は、少なくとも一部がゲート電極140及びゲート絶縁膜180の下に位置している。そしてゲート絶縁膜180は、第2導電型低濃度不純物層160上に位置する部分に傾斜部182を有している。傾斜部182は、ゲート電極140の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなっている。
【選択図】図1
【解決手段】第2導電型高濃度不純物層170は、素子形成領域110に形成されており、ソース及びドレインとして機能する。第2導電型低濃度不純物層160は、第2導電型高濃度不純物層170それぞれの周囲に設けられている。第2導電型低濃度不純物層160は、第2導電型高濃度不純物層170を深さ方向及びチャネル長方向に拡張し、第2導電型高濃度不純物層170より不純物濃度が低濃度である。第2導電型低濃度不純物層160は、少なくとも一部がゲート電極140及びゲート絶縁膜180の下に位置している。そしてゲート絶縁膜180は、第2導電型低濃度不純物層160上に位置する部分に傾斜部182を有している。傾斜部182は、ゲート電極140の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなっている。
【選択図】図1
Description
本発明は、バンド間トンネル電流に起因したリーク電流を抑制できる半導体装置及び半導体装置の製造方法に関する。
高耐圧MOSトランジスタの一例として、図6(a)の断面図に示すトランジスタが考えられる。このトランジスタは、第1導電型の半導体層500に形成されており、ゲート絶縁膜530及びゲート電極540、並びにソース及びドレインとなる第2導電型の高濃度不純物領域570及び第2導電型低濃度不純物層560を有している。ゲート絶縁膜530及びゲート電極540は、チャネル形成領域502の上に位置している。第2導電型低濃度不純物層560は、第2導電型高濃度不純物層570を深さ方向及びチャネル長方向に拡張するように形成されている。第2導電型高濃度不純物層570は、ゲート電極540及びサイドウォール150をマスクとして自己整合的に不純物イオンを注入することにより形成されている。
このトランジスタにおいて、ゲート電圧がオフ状態のときに、第2導電型高濃度不純物層570に、ドレインジャンクションとは逆方向の高電圧が加わることがある。この場合、ゲート電極540からの電界により第2導電型低濃度不純物層560の表面部が反転し、第1導電型キャリア550の濃度が上昇する。 その一方、第2導電型低濃度不純物層560の中には、空乏層520が形成される。
図6(b)は、トランジスタがオフの状態における、ドレイン電圧とドレイン電流の関係を示すグラフである。空乏層520の表面部分空乏層が第2導電型高濃度不純物層570に接近すること、及びゲート電極540の端部には高電界が加わるため、ドレイン電圧がある程度高くなると、ジャンクションリーク601に加えてバンド間トンネル電流(gate induced drain Leakage電流:GIDL電流)に起因したリーク電流600が発生する。更にドレイン電圧が高くなると、通常のジャンクションブレイクダウン電流602が発生する。
このようなリーク電流の発生を抑制するためには、例えば特許文献1に記載のように、トランジスタのゲート絶縁膜の端部を厚くすることが考えられる。特許文献1では、耐酸化性絶縁膜(例えばシリコン窒化膜)をマスクとして半導体層を選択的に熱酸化することにより、ゲート絶縁膜端部が厚くなっている。なお、特許文献1には、ゲート絶縁膜は、端部の厚さが中央部よりも20%以上40%未満厚いこと、及び膜厚が厚くなっている部分の幅は0.08um以上0.16um未満である、と記載されている。
しかし、特許文献1に記載の構成では、ゲート電極の端部における電界強度は緩和されるが、ゲート絶縁膜形成時に用いた耐酸化性絶縁膜のエッジと重なる部分において、ゲート電極の形状変化が急峻となる。このため、ゲート電極下面の形状変化が急峻になる部分において、電界強度が強くなる。これにより、上記したGIDL電流が発生する可能性があった。
本発明によれば、第1導電型の半導体層に形成された素子分離膜と、
前記素子分離膜によって区画された素子形成領域と、
前記素子形成領域に設けられたチャネル形成領域と、
前記チャネル形成領域上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置するゲート電極と、
前記素子形成領域に形成され、トランジスタのソース及びドレインとして機能する少なくとも2つ以上の第2導電型高濃度不純物層と、
前記素子形成領域に形成され、前記第2導電型高濃度不純物層それぞれの周囲に設けられ、前記第2導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張し、前記第2導電型高濃度不純物層より低濃度である第2導電型低濃度不純物層と、
を備え、
前記第2導電型低濃度不純物層は少なくとも一部が前記ゲート電極の下に位置し、
前記ゲート絶縁膜は、前記第2導電型低濃度不純物層上に位置する部分に、前記ゲート電極の中央部側から側面に向かうにつれて変局点がないように膜厚が連続的に厚くなる傾斜部を有している半導体装置が提供される。
前記素子分離膜によって区画された素子形成領域と、
前記素子形成領域に設けられたチャネル形成領域と、
前記チャネル形成領域上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置するゲート電極と、
前記素子形成領域に形成され、トランジスタのソース及びドレインとして機能する少なくとも2つ以上の第2導電型高濃度不純物層と、
前記素子形成領域に形成され、前記第2導電型高濃度不純物層それぞれの周囲に設けられ、前記第2導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張し、前記第2導電型高濃度不純物層より低濃度である第2導電型低濃度不純物層と、
を備え、
前記第2導電型低濃度不純物層は少なくとも一部が前記ゲート電極の下に位置し、
前記ゲート絶縁膜は、前記第2導電型低濃度不純物層上に位置する部分に、前記ゲート電極の中央部側から側面に向かうにつれて変局点がないように膜厚が連続的に厚くなる傾斜部を有している半導体装置が提供される。
本発明によれば、ゲート絶縁膜に形成された傾斜部は、ゲート電極の中央部側から側面に向かうにつれて変局点がないように膜厚が連続的に厚くなっている。このため、ゲート電極下面において形状変化が急峻になる部分がなくなり、電解強度が強くなる部分がなくなる。従って、GIDL電流が発生することを抑制できる。
本発明によれば、第1導電型の半導体層に素子分離膜を形成することにより、素子形成領域を区画する工程と、
前記素子形成領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を熱酸化することにより、前記ゲート絶縁膜に、前記ゲート電極の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなる傾斜部を形成する工程と、
前記素子形成領域に第2導電型低濃度不純物層を形成する工程と、
前記第2導電方低濃度不純物層に、トランジスタのソース及びドレインとして機能する第2導電型高濃度不純物層を形成する工程と、
を備える半導体装置の製造方法が提供される。
前記素子形成領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を熱酸化することにより、前記ゲート絶縁膜に、前記ゲート電極の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなる傾斜部を形成する工程と、
前記素子形成領域に第2導電型低濃度不純物層を形成する工程と、
前記第2導電方低濃度不純物層に、トランジスタのソース及びドレインとして機能する第2導電型高濃度不純物層を形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、GIDL電流が発生することを抑制できる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1(a)は、第1の実施形態に係る半導体装置の構成を示す断面図であり、図1(b)は図1(a)の要部拡大図である。この半導体装置は、第1導電型の半導体層100に形成された素子分離膜120、素子形成領域110、チャネル形成領域190、ゲート絶縁膜180、ゲート電極140、少なくとも2つ以上の第2導電型高濃度不純物層170、及び第2導電型低濃度不純物層160を備える。素子形成領域110は、素子分離膜120によって区画されている。チャネル形成領域190は素子形成領域110に設けられている。ゲート絶縁膜180は、チャネル形成領域190上に位置している。ゲート電極140はゲート絶縁膜190上に位置している。第2導電型高濃度不純物層170は、素子形成領域110に形成されており、トランジスタのソース及びドレインとして機能する。第2導電型低濃度不純物層160は、素子形成領域110に形成されており、第2導電型高濃度不純物層170それぞれの周囲に設けられている。第2導電型低濃度不純物層160は、第2導電型高濃度不純物層170を深さ方向及びチャネル長方向に拡張し、第2導電型高濃度不純物層170より不純物濃度が低濃度である。第2導電型低濃度不純物層160は、少なくとも一部がゲート電極140及びゲート絶縁膜180の下に位置している。そしてゲート絶縁膜180は、第2導電型低濃度不純物層160上に位置する部分に傾斜部182を有している。傾斜部182は、ゲート電極140の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなっている。
半導体層100は、例えばシリコン基板などの半導体基板であるが、SOI(Silicon On Insulator)基板の半導体層であってもよい。ゲート絶縁膜180は、例えばシリコン酸化膜である。この場合、ゲート絶縁膜180の厚さは、例えば10nm以上70nm以下である。またゲート電極140の側面にはサイドウォール150が形成されている。
また本実施形態においてゲート電極140は、チャネル長方向の幅がチャネル長より長く、互いに異なる第2導電型低濃度不純物層160の上方に位置している。このように、第2導電型低濃度不純物層160の一部をゲート電極140の下方に位置させることができるため、トランジスタを小型化することができる。ゲート電極140と第2導電型低濃度不純物層160が重なっている領域の幅は、0.2μm以上1.2μm以下である。 また第2導電型高濃度不純物層170とゲート電極140の側面の間隔は、0.2μm以上3μm以下である。
ゲート絶縁膜180のうちゲート電極140のチャネル長方向の中央部の下に位置する部分の厚さは、10nm以上70nm以下である。またゲート絶縁膜180は、傾斜部182のうちゲート電極140の側面の下に位置する部分が、ゲート絶縁膜180のうちゲート電極140のチャネル長方向の中央部の下に位置する部分に対して、50%以上200%以下厚くなっている。
また半導体層100には、半導体層100に基準電圧を与えるための第1導電型不純物層200が形成されている。第1導電型不純物層200は、素子分離膜120により素子形成領域110から分離されている。
図2の各図は、図1に示した半導体装置の製造方法を示す断面図である。まず図2(a)に示すように、半導体層100に素子分離膜120を形成する。半導体層100は、例えばシリコン層である。素子分離膜120は、例えばSTI(Shallow Trench Isolation)法により形成されるが、LOCOS酸化法により形成されてもよい。ついで、マスクパターン(図示せず)を形成し、このマスクパターンをマスクとして第2導電型の不純物イオンを注入する。その後、マスクパターンを除去し、半導体層100を熱処理する。これにより、第2導電型低濃度不純物層160が形成される。
次いで図2(b)に示すように、ゲート絶縁膜180及びゲート電極140を形成する。ゲート絶縁膜180は、酸化シリコン膜であり、例えば熱酸化法により形成される。ゲート電極140は例えば気相成膜法(例えばプラズマCVD法)により形成される。ゲート電極140は、例えばポリシリコン膜などのシリコン膜である。
次いで図2(c)に示すように、ゲート電極140を熱酸化、例えば湿式熱酸化する。これにより、ゲート電極140の表面及び側面にゲート電極酸化膜130が形成され、かつ、ゲート絶縁膜180に傾斜部182が形成される。
その後、サイドウォール150となる絶縁膜を形成し、この絶縁膜をエッチバックすることにより、サイドウォール150を形成する。この処理において、ゲート電極140の表面に位置するゲート電極酸化膜130はエッチングされ、また、ゲート電極140の側面に位置するゲート電極酸化膜130はサイドウォール150と一体化する。
次いで、自己整合的に第2導電型の不純物イオンを注入することにより、第2導電型低濃度不純物層160に第2導電型高濃度不純物層170を形成する。第2導電型高濃度不純物層170の端部は、サイドウォール150に重なっている。これにより、図1(a)に示した半導体装置が形成される。
次に、本実施形態の作用及び効果について説明する。本実施形態において、ゲート絶縁膜180の傾斜部182は、ゲート電極140を熱酸化することにより形成されている。このため、傾斜部182においてゲート絶縁膜180は、変局点がないように膜厚が連続的に厚くなる。このため、ゲート電極140に、形状変化が急峻となる部分は形成されない。従って、ゲート電極140の下面において、電界強度が強くなる領域がなくなり、GIDL電流が発生することを抑制できる。
このため、図3に示すように、ドレイン電圧がある程度高くなっても、GIDL電流に起因したリーク電流603が発生することを抑制できる。
また、傾斜部182のうちゲート電極140の側面の下に位置する部分が、ゲート絶縁膜180のうちゲート電極140のチャネル長方向の中央部の下に位置する部分に対して、50%以上200%以下厚くなっている。この効果を、図4を用いて説明する。
図4は、上記したゲート絶縁膜180の膜厚の増加率と、トランジスタがオフの状態におけるドレイン耐圧の関係を示すグラフである。上記した膜厚の増加率が50%以上の場合、膜厚の増加率が50%未満の場合に対してドレイン耐圧が大きくなる。このため、本実施形態のように、上記した膜厚の増加率を50%以上200%以下にすると、ドレイン耐圧を十分高くすることができる。
図5は、第2の実施形態にかかる半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、サイドウォール150を形成するまでは、第1の実施形態に示した半導体装置の製造方法と同様であるため、説明を省略する。
サイドウォール150を形成したのち、マスクパターン(図示せず)をゲート電極140及びサイドウォール150を覆うように形成する。ついで、マスクパターン及び素子分離膜120をマスクとして第2導電型の不純物イオンを注入する。これにより、第2導電型高濃度不純物層170が形成される。第2導電型高濃度不純物層170は、サイドウォール150と重なっていない。第2導電型高濃度不純物層170とゲート電極140の間隔は、例えば0.2μm以上3μm以下である。
本実施形態で製造される半導体装置によっても、第1の実施形態と同様の効果を得ることができる。また、第2導電型高濃度不純物層170とサイドウォール150及びゲート電極140の距離を確保することができるため、トランジスタのオフ耐圧を高くすることができる。また、横方向電界を低減できるので、GIDL電流を抑制できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した各実施形態において、第2導電型高濃度不純物層170及び第2導電型低濃度不純物層160のレイアウトは各図に示した例に限定されない。
100 半導体層
110 素子形成領域
120 素子分離膜
130 ゲート電極酸化膜
140 ゲート電極
150 サイドウォール
160 第2導電型低濃度不純物層
170 第2導電型高濃度不純物層
180 ゲート絶縁膜
182 傾斜部
190 チャネル形成領域
200 第1導電型不純物層
500 半導体層
502 チャネル形成領域
520 空乏層
530 ゲート絶縁膜
540 ゲート電極
550 第1導電型キャリア
560 第2導電型低濃度不純物層
570 第2導電型高濃度不純物層
110 素子形成領域
120 素子分離膜
130 ゲート電極酸化膜
140 ゲート電極
150 サイドウォール
160 第2導電型低濃度不純物層
170 第2導電型高濃度不純物層
180 ゲート絶縁膜
182 傾斜部
190 チャネル形成領域
200 第1導電型不純物層
500 半導体層
502 チャネル形成領域
520 空乏層
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550 第1導電型キャリア
560 第2導電型低濃度不純物層
570 第2導電型高濃度不純物層
Claims (7)
- 第1導電型の半導体層に形成された素子分離膜と、
前記素子分離膜によって区画された素子形成領域と、
前記素子形成領域に設けられたチャネル形成領域と、
前記チャネル形成領域上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置するゲート電極と、
前記素子形成領域に形成され、トランジスタのソース及びドレインとして機能する少なくとも2つ以上の第2導電型高濃度不純物層と、
前記素子形成領域に形成され、前記第2導電型高濃度不純物層それぞれの周囲に設けられ、前記第2導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張し、前記第2導電型高濃度不純物層より低濃度である第2導電型低濃度不純物層と、
を備え、
前記第2導電型低濃度不純物層は少なくとも一部が前記ゲート電極の下に位置し、
前記ゲート絶縁膜は、前記第2導電型低濃度不純物層上に位置する部分に、前記ゲート電極の中央部側から側面に向かうにつれて変局点がないように膜厚が連続的に厚くなる傾斜部を有している半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート絶縁膜は、前記傾斜部のうち前記ゲート電極の側面の下に位置する部分が、前記ゲート絶縁膜のうち前記ゲート電極のチャネル長方向の中央部の下に位置する部分に対して、50%以上200%以下厚くなっている半導体装置。 - 請求項1または2に記載の半導体装置において、
前記ゲート電極と前記第2導電型低濃度不純物層が重なっている領域の幅は、0.2μm以上1.2μm以下である半導体装置。 - 請求項1〜3のいずれか一つに記載の半導体装置において、
前記第2導電型高濃度不純物層が前記ゲート電極の端より0.2μm以上3μm以下離れている半導体装置。 - 請求項1〜4のいずれか一つに記載の半導体装置において、
前記ゲート絶縁膜のうち前記ゲート電極のチャネル長方向の中央部の下に位置する部分の厚さが10nm以上70nm以下である半導体装置。 - 第1導電型の半導体層に素子分離膜を形成することにより、素子形成領域を区画する工程と、
前記素子形成領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を熱酸化することにより、前記ゲート絶縁膜に、前記ゲート電極の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなる傾斜部を形成する工程と、
前記素子形成領域に第2導電型低濃度不純物層を形成する工程と、
前記第2導電型低濃度不純物層に、トランジスタのソース及びドレインとして機能する第2導電型高濃度不純物層を形成する工程と、
を備える半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は酸化シリコン膜であり、
前記ゲート電極はシリコン膜である半導体装置の製造方法。
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