JP5081030B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、トランジスタの特性が設計特性から離れることを抑制できる半導体装置及びその製造方法に関する。
高耐圧ＭＯＳトランジスタの一例として、特許文献１に記載のトランジスタがある。このトランジスタは、図７の断面図に記載するように、第１導電型の半導体層３００に形成されており、ゲート絶縁膜３３０、ゲート電極３４０、並びにソース及びドレインとなる第２導電型の高濃度不純物層３７０及び低濃度不純物層３６０を有している。ゲート絶縁膜３３０及びゲート電極３４０は、チャネル形成領域３８０の上に位置している。低濃度不純物層３６０は、高濃度不純物層３７０を深さ方向及びチャネル長方向に拡張するように形成されている。高濃度不純物層３７０は、ゲート電極３４０をマスクとして自己整合的に不純物イオンを注入することにより形成されている。
特開２００２−２８９８４７号公報
トランジスタが形成された半導体層には、チャネル形成領域の下方に位置する領域から素子形成領域の外側に向かって基板電流が流れることがある。基板電流が流れると、チャネル形成領域の下方に位置する半導体層の電位が変動し、これによって、ソース、半導体層、及びドレインがバイポーラトランジスタとして動作することがある。このようなバイポーラトランジスタの動作が生じると、トランジスタの特性が設計特性から離れてしまう。
本発明によれば、第１導電型の半導体層に形成された素子分離膜と、
前記素子分離膜によって区画された素子形成領域と、
前記素子形成領域に設けられたチャネル形成領域と、
前記チャネル形成領域上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置するゲート電極と、
前記素子形成領域に形成され、トランジスタのソース及びドレインとして機能する少なくとも２つ以上の第２導電型高濃度不純物層と、
前記素子形成領域に形成され、前記第２導電型高濃度不純物層それぞれの周囲に設けられ、前記第２導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張し、前記第２導電型高濃度不純物層より低濃度である第２導電型低濃度不純物層と、
前記第２導電型低濃度不純物層より下に位置し、前記素子分離膜の下方を介して前記チャネル形成領域の下方から前記素子分離膜の外側まで延伸し、前記半導体層より高濃度の第１導電型埋込層と、
を備える半導体装置が提供される。
本発明によれば、第１導電型の半導体層に素子分離膜を形成して、素子形成領域を区画する工程と、
前記素子形成領域に、少なくとも２つ以上の第２導電型低濃度不純物層を形成する工程と、
前記半導体層に第１導電型の不純物を導入することにより、第１導電型埋込層を形成する工程と、
前記素子形成領域にゲート絶縁膜及びゲート電極を形成する工程と、
前記第２導電型低濃度不純物層それぞれに、トランジスタのソース及びドレインとして機能する第２導電型高濃度不純物層を形成する工程と、
を備え、
前記第２導電型低濃度不純物層は、前記第２導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張しており、
前記第１導電型埋込層は、前記第２導電型低濃度不純物層より下に位置し、前記素子分離膜の下方を介して前記ゲート絶縁膜の下方から前記素子分離膜の外側まで延伸している半導体装置の製造方法が提供される。
本発明によれば、基板電流は第１導電型埋込層を介して素子形成領域の外側に流れるため、基板電流によってチャネル形成領域の下方に位置する半導体層の電位が高くなることを抑制できる。この結果、２つの第２導電型低濃度不純物層及びこれらの間に位置する半導体層がバイポーラトランジスタとして動作することを抑制できる。従って、トランジスタの特性が設計特性から離れることを抑制できる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態にかかる半導体装置の構成を示す断面図である。この半導体装置は、半導体層１００、半導体層１００に形成された素子分離膜１２０、素子形成領域１１０、チャネル形成領域１８０、ゲート絶縁膜１３０、ゲート電極１４０、少なくとも２つ以上の第２導電型高濃度不純物層１７０、少なくとも２つ以上の第２導電型低濃度不純物層１６０、及び第１導電型埋込層１９０を備える。半導体層１００は第１導電型である。素子形成領域１１０は、素子分離膜１２０によって区画されている。チャネル形成領域１８０は、素子形成領域１１０に設けられている。ゲート絶縁膜１３０はチャネル形成領域１８０上に位置している。ゲート電極１４０は、ゲート絶縁膜１３０上に位置している。
第２導電型高濃度不純物層１７０は、素子形成領域１１０に形成されており、トランジスタのソース及びドレインとして機能する。第２導電型低濃度不純物層１６０は、素子形成領域１１０に形成され、第２導電型高濃度不純物層１７０それぞれの周囲に設けられている。第２導電型低濃度不純物層１６０は、第２導電型高濃度不純物層１７０を深さ方向及びチャネル長方向に拡張するように形成されており、第２導電型高濃度不純物層１７０より低濃度である。
第１導電型埋込層１９０は、半導体層１００に形成され、第２導電型低濃度不純物層１６０の下方から素子分離膜１２０の外側まで延伸している。第１導電型埋込層１９０は、半導体層１００より不純物が高濃度である。
この半導体装置において、基板電流は第１導電型埋込層１９０を介してチャネル形成領域１８０の下方から素子形成領域１１０の外部に流れる。上記したように、第１導電型埋込層１９０の不純物濃度は、半導体層１００より高濃度である。このため、基板電流が素子形成領域１１０の外側に流れるときの抵抗が低くなり、基板電流によってチャネル形成領域１８０の下方に位置する半導体層１００の電位が高くなることを抑制できる。この結果、２つの第２導電型低濃度不純物層１６０及びこれらの間に位置する半導体層１００がバイポーラトランジスタとして動作することを抑制できる。従って、トランジスタの特性が設計特性から離れることを抑制できる。
半導体層１００は、例えばシリコン基板などの半導体基板であるが、ＳＯＩ（Silicon On Insulator）基板の半導体層であってもよい。
半導体層１００の表層には、第１導電型高濃度不純物層２００が形成されている。第１導電型高濃度不純物層２００は、素子形成領域１１０の外部に位置しており、半導体層１００より第１導電型の不純物が高濃度である。第１導電型高濃度不純物層２００には、基板電位を与えるコンタクト（図示せず）が接続している。第１導電型埋込層１９０は、チャネル形成領域１８０の下方から第１導電型高濃度不純物層２００の下方まで延伸している。基板電流は、第１導電型埋込層１９０を介して第１導電型高濃度不純物層２００に流れる。
図１に示すトランジスタは高耐圧トランジスタであり、ゲート絶縁膜１３０は、例えばシリコン酸化膜である。この場合、ゲート絶縁膜１３０の厚さは、例えば１０ｎｍ以上７０ｎｍ以下である。またゲート電極１４０の側壁にはサイドウォール１５０が形成されている。
また本実施形態においてゲート電極１４０は、チャネル長方向の幅がチャネル長より長く、２つの側面１４０ａそれぞれが、互いに異なる第２導電型低濃度不純物層１６０の上方に位置している。このように、第２導電型低濃度不純物層１６０の一部をゲート電極１４０の下方に位置させることができるため、トランジスタを小型化することができる。ゲート電極１４０と第２導電型低濃度不純物層１６０が重なっている領域の幅は、例えば０．２μｍ以上１．２μｍ以下である。
なお、ゲート電極１４０の側面１４０ａがドレインとなる第２導電型低濃度不純物層１６０の上方に位置すると、この側面１４０ａの下端に電界集中が生じ、その結果、基板電流が増大しやすくなる。しかし、本実施形態によれば、基板電流が増大しても、上記したように２つの第２導電型低濃度不純物層１６０及びこれらの間に位置する半導体層１００がバイポーラトランジスタとして動作することを抑制できる。従って、トランジスタの特性が設計特性から変動することを抑制できる。
第２導電型低濃度不純物層１６０と通常の半導体層１００の境界線は、例えば活性化している第２導電型の不純物濃度が活性化している第１導電型の不純物濃度より高くなる線として定義することができる。第１導電型埋込層１９０と通常の半導体層１００の境界線は、例えば活性化している第１導電型の不純物濃度が１×１０14／ｃｍ3として定義することができる。
本図に示す例において第１導電型埋込層１９０と第２導電型低濃度不純物層１６０の距離Ｌは、例えば０μｍ以上０．２μｍ以下であるのが好ましい。距離Ｌが近くなるほど、チャネル形成領域１８０に形成される空乏層がチャネル長方向に広がりにくくなるため、２つの第２導電型低濃度不純物層１６０の間でパンチスルーが生じることを抑制できる。
図２は、図１のＡ−Ａ´断面における第１導電型及び第２導電型の不純物濃度それぞれの深さ方向の分布を示す図である。Ａ−Ａ´断面には、トランジスタの閾値電圧（Ｖｔｈ）調整用の第１導電型不純物（点線）、第２導電型低濃度不純物層１６０を形成するための第２導電型不純物（一点鎖線）、及び第１導電型埋込層１９０を形成するための第１導電型不純物（実線）がイオン注入されている。そして、点線と一点鎖線が交差する部分が、第２導電型低濃度不純物層１６０と半導体層１００の境界である。この境界の深さは、例えば０．３μｍ以上１μｍ以下である。また、点線と実線が交差する部分が、第１導電型埋込層１９０と半導体層１００の境界である。この境界における不純物濃度は、例えば１×１０14／ｃｍ3以上、好ましくは１×１０15／ｃｍ3以上、さらに好ましくは１×１０16／ｃｍ3以上である
。
また、第１導電型埋込層１９０の不純物濃度の深さ方向のピーク位置は、素子分離膜１２０の下端を０として半導体層１００の表面方向を正方向としたときに、好ましくは−０．５μｍ以上０．５μｍ以下の位置、さらに好ましくは−０．３μｍ以上０．３μｍ以下の位置にある。このようにすると、図１に示したトランジスタが素子分離膜１２０を介して複数並んで形成されているときに、隣り合うトランジスタの間で電流のリークが生じることを、第１導電型埋込層１９０によって抑制できる。
なお、ピーク位置の深さは、例えば１μｍ以上２μｍ以下であり、ピーク位置における第１導電型の不純物濃度は、例えば１×１０17／ｃｍ３以上である。
図３の各図は、本実施形態にかかる半導体装置の製造方法を示す断面図である。まず図３（ａ）に示すように、半導体層１００に素子分離膜１２０を形成する。素子分離膜１２０は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されるが、ＬＯＣＯＳ酸化法により形成されてもよい。ついで、マスクパターン（図示せず）を形成し、このマスクパターンをマスクとして第２導電型の不純物イオンを注入する。その後、マスクパターンを除去し、半導体層１００を熱処理する。これにより、第２導電型低濃度不純物層１６０が形成される。
ついで図３（ｂ）に示すように、素子分離膜１２０を用いて自己整合的に第１導電型の不純物イオンを注入する。このとき、イオン注入エネルギーを異ならせて複数回イオンを注入する。これにより、チャネル形成領域１８０及び第１導電型埋込層１９０が形成される。この工程において、例えば第１導電型埋込層１９０を先に形成した後、チャネル形成領域１８０を形成してもよい。
次いで図３（ｃ）に示すように、ゲート絶縁膜１３０及びゲート電極１４０を形成する。ゲート絶縁膜１３０は、例えば熱酸化法により形成される。
その後、サイドウォール１５０を形成する。次いで、自己整合的に第２導電型の不純物イオンを注入することにより、第２導電型低濃度不純物層１６０に第２導電型高濃度不純物層１７０を形成する。第２導電型高濃度不純物層１７０の端部は、サイドウォール１５０に重なっている。これにより、図１に示した半導体装置が形成される。
以上、本実施形態によれば、トランジスタの下方には第１導電型埋込層１９０が形成されている。第１導電型埋込層１９０は、例えば素子形成領域１１０の下方及びその周囲に形成されており、チャネル形成領域１８０の下方から外部に延伸している。このため、基板電流が素子形成領域１１０の外側に流れるときの抵抗が低くなり、基板電流によってチャネル形成領域１８０の下方に位置する半導体層１００の電位が高くなることを抑制できる。この結果、２つの第２導電型低濃度不純物層１６０及びこれらの間に位置する半導体層１００がバイポーラトランジスタとして動作することを抑制できる。従って、トランジスタの特性が設計特性から変動することを抑制できる。
また、ゲート電極１４０の２つの側面１４０ａそれぞれが、互いに異なる第２導電型低濃度不純物層１６０の上方に位置している。この場合、トランジスタを小型化することができるが、基板電流が増大しやすくなる。しかし、上記したように、第１導電型埋込層１９０を形成したため、この構造を有していても、２つの第２導電型低濃度不純物層１６０及びこれらの間に位置する半導体層１００がバイポーラトランジスタとして動作することを抑制できる。
図４は、第２の実施形態にかかる半導体装置の構成を示す断面図である。この半導体装置は、第２導電型低濃度不純物層１６０の底面と第１導電型埋込層１９０の上面が接している点を除いて、第１の実施形態に示した半導体装置と同様の構成である。本実施形態にかかる半導体装置の製造方法も、第１の実施形態に示した方法と同様である。
図５の各図は、図４のＡ−Ａ´断面における第１導電型及び第２導電型の不純物濃度の深さ方向の分布を示す図であり、第１の実施形態における図２に相当する図である。
図５（ａ）に示す例において、Ａ−Ａ´断面には、チャネル形成領域１８０における閾値電圧（Ｖth）調整用の第１導電型不純物（点線）、第２導電型低濃度不純物層１６０を形成するための第２導電型不純物（一点鎖線）、及び第１導電型埋込層１９０を形成するための第１導電型不純物（実線）がイオン注入されている。本図に示す例では、図２に示した例と比較して、実線と一点鎖線が交差する部分が高濃度であり、かつ浅い。このため、第１導電型埋込層１９０と第２導電型低濃度不純物層１６０が接している。
図５（ｂ）に示す例では、第１導電型埋込層１９０を形成するための第１導電型不純物（実線）が、第１のエネルギーと、第１のエネルギーより低い第２のエネルギーの２回に分けてイオン注入されている点を除いて、図５（ａ）に示した例と同様である。第２のエネルギーによるイオン注入は、２つの第２導電型低濃度不純物層１６０の間でパンチスルーが生じることを抑制することを目的にしており、その注入量は、第１のエネルギーによるイオン注入量より少ない。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第１導電型埋込層１９０と半導体層１００の表面を近づけることができる。このため、チャネル形成領域１８０において空乏層がさらにチャネル長方向に広がりにくくして、２つの第２導電型低濃度不純物層１６０の間でパンチスルーが生じることをさらに抑制できる。この結果、２つの第２導電型低濃度不純物層１６０の距離を短くして、トランジスタをさらに小型化することができる。
図６は、第３の実施形態にかかる半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、サイドウォール１５０を形成するまでは、第１の実施形態に示した半導体装置の製造方法と同様であるため、説明を省略する。
サイドウォール１５０を形成したのち、マスクパターン２０を形成する。ついで、マスクパターン２０及び素子分離膜１２０をマスクとして第２導電型の不純物イオンを注入する。これにより、第２導電型高濃度不純物層１７０が形成される。第２導電型高濃度不純物層１７０は、サイドウォール１５０と重なっていない。第２導電型高濃度不純物層１７０とゲート電極１４０の間隔Ｓは、例えば０．２μｍ以上１μｍ以下である。
その後、図６（ｂ）に示すように、マスクパターン２０を除去する。
本実施形態で製造される半導体装置によっても、第１の実施形態と同様の効果を得ることができる。また、第２導電型高濃度不純物層１７０とサイドウォール１５０及びゲート電極１４０の距離を確保することができるため、トランジスタの耐圧を高くすることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した各実施形態において、第２導電型高濃度不純物層１７０及び第２導電型低濃度不純物層１６０のレイアウトは各図に示した例に限定されない。
第１の実施形態にかかる半導体装置の構成を示す断面図である。 図１のＡ−Ａ´断面における第１導電型及び第２導電型の不純物濃度それぞれの深さ方向の分布を示す図である。 各図は本実施形態にかかる半導体装置の製造方法を示す断面図である。 第２の実施形態にかかる半導体装置の構成を示す断面図である。 各図は図４のＡ−Ａ´断面における第１導電型及び第２導電型の不純物濃度の深さ方向の分布を示す図である。 第３の実施形態にかかる半導体装置の製造方法を説明するための断面図である。 特許文献１に記載のトランジスタの構成を示す断面図である。
符号の説明
１００ 半導体層
１１０ 素子形成領域
１２０ 素子分離膜
１３０ ゲート絶縁膜
１４０ ゲート電極
１４０ａ 側面
１５０ サイドウォール
１６０ 第２導電型低濃度不純物層
１７０ 第２導電型高濃度不純物層
１８０ チャネル形成領域
１９０ 第１導電型埋込層
２０ マスクパターン
２００ 第１導電型高濃度不純物層
３００ 半導体層
３３０ ゲート絶縁膜
３４０ ゲート電極
３６０ 低濃度不純物層
３７０ 高濃度不純物層
３８０ チャネル形成領域

Claims (7)

  1. 第１導電型の半導体層に形成された素子分離膜と、
    前記素子分離膜によって区画された素子形成領域と、
    前記素子形成領域に設けられたチャネル形成領域と、
    前記チャネル形成領域上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記素子形成領域に形成され、トランジスタのソース及びドレインとして機能する少なくとも２つ以上の第２導電型高濃度不純物層と、
    前記素子形成領域に形成され、前記第２導電型高濃度不純物層それぞれの周囲に設けられ、前記第２導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張し、前記第２導電型高濃度不純物層より低濃度である第２導電型低濃度不純物層と、
    前記第２導電型低濃度不純物層より下に位置し、前記素子分離膜の下方を介して前記チャネル形成領域の下方から前記素子分離膜の外側まで延伸し、前記半導体層より高濃度の第１導電型埋込層と、
    を備え、
    前記ゲート電極は、チャネル長方向の幅がチャネル長より長く、２つの側面が前記２つ以上の第２導電型低濃度不純物層それぞれの上方に位置しており、
    前記ゲート電極と前記第２導電型低濃度不純物層が重なっている領域の幅は、０．２μｍ以上１．２μｍ以下であり、
    深さ方向において、前記第１導電型埋込層の上端は、前記素子分離膜の下端よりも上に位置し、
    さらに、前記半導体層に形成され、前記素子形成領域の外部に位置し、前記半導体層より高濃度の第１導電型高濃度不純物層を備え、
    前記第１導電型埋込層は、前記チャネル形成領域の下方から前記第１導電型高濃度不純物層の下方まで延伸している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート絶縁膜の厚さが１０ｎｍ以上７０ｎｍ以下である半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１導電型埋込層と前記半導体層の境界における前記第１導電型埋込層の不純物濃度は、１×１０14／ｃｍ3以上である半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１導電型埋込層と前記半導体層の境界における前記第１導電型埋込層の不純物濃度は、１×１０16／ｃｍ3以上である半導体装置。
  5. 請求項１〜４のいずれか一つに記載の半導体装置において、
    前記第２導電型低濃度不純物層と前記第１導電型埋込層の距離は０．２μｍ以下である半導体装置。
  6. 請求項１〜５のいずれか一つに記載の半導体装置において、
    前記半導体層の深さ方向において、
    前記第１導電型埋込層の不純物濃度のピーク位置は、前記素子分離膜の下端を０として前記半導体層の表面方向を正方向としたときに、−０．５μｍ以上０．５μｍ以下の位置にある半導体装置。
  7. 第１導電型の半導体層に素子分離膜を形成して、素子形成領域を区画する工程と、
    前記素子形成領域に、少なくとも２つ以上の第２導電型低濃度不純物層を形成する工程と、
    前記半導体層に第１導電型の不純物を導入することにより、第１導電型埋込層を形成する工程と、
    前記素子形成領域にゲート絶縁膜及びゲート電極を形成する工程と、
    前記第２導電型低濃度不純物層それぞれに、トランジスタのソース及びドレインとして機能する第２導電型高濃度不純物層を形成する工程と、
    を備え、
    前記第２導電型低濃度不純物層は、前記第２導電型高濃度不純物層を深さ方向及びチャネル長方向に拡張しており、
    前記第１導電型埋込層は、前記第２導電型低濃度不純物層より下に位置し、前記素子分離膜の下方を介して前記ゲート絶縁膜の下方から前記素子分離膜の外側まで延伸しており、
    前記ゲート電極は、チャネル長方向の幅がチャネル長より長く、２つの側面が前記２つ以上の第２導電型低濃度不純物層それぞれの上方に位置しており、
    前記ゲート電極と前記第２導電型低濃度不純物層が重なっている領域の幅は、０．２μｍ以上１．２μｍ以下であり、
    深さ方向において、前記第１導電型埋込層の上端は、前記素子分離膜の下端よりも上に位置し、
    さらに、前記半導体層には、前記素子形成領域の外部に位置し、前記半導体層より高濃度の第１導電型高濃度不純物層が形成されており、
    前記第１導電型埋込層は、前記チャネル形成領域の下方から前記第１導電型高濃度不純物層の下方まで延伸している半導体装置の製造方法。
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