JPS58218158A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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- JPS58218158A JPS58218158A JP57100308A JP10030882A JPS58218158A JP S58218158 A JPS58218158 A JP S58218158A JP 57100308 A JP57100308 A JP 57100308A JP 10030882 A JP10030882 A JP 10030882A JP S58218158 A JPS58218158 A JP S58218158A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型ＭＯ８半導体装置の改良に関する。
相補型ＭＯ８半導体装置（以下ＣＭＯ８と略す）は例え
ば島状のｐウェル領域が形成されたｎ型半導体基板を用
い、ｐウェル領域表面にｎチャンネルＭＯ８）ランジス
タ、ｐウェル以外の半導体基板の表面領域にｐチャンネ
ルＭＯ８）ランジスタを夫々設けた構成になっている。
ば島状のｐウェル領域が形成されたｎ型半導体基板を用
い、ｐウェル領域表面にｎチャンネルＭＯ８）ランジス
タ、ｐウェル以外の半導体基板の表面領域にｐチャンネ
ルＭＯ８）ランジスタを夫々設けた構成になっている。
こうした０ＭＯ８を組込んだ回路は単一チャンネルのＭ
ＯＳ トランジスタ回路に比べて消費電力の点で優れて
いる。このため高集積スヒに伴なう回路の発熱が問題視
されている超ＬＳ札においては０ＭＯ８により回路を形
成することが適している。
ＯＳ トランジスタ回路に比べて消費電力の点で優れて
いる。このため高集積スヒに伴なう回路の発熱が問題視
されている超ＬＳ札においては０ＭＯ８により回路を形
成することが適している。
ところで、従来の０ＭＯ８は第１図に示す構造になって
いる。即ち、図中の１はｎ型半導体基板であり、この基
板１にはｐ ウェル領域２が選択的に設けられている。
いる。即ち、図中の１はｎ型半導体基板であり、この基
板１にはｐ ウェル領域２が選択的に設けられている。
ウェル領域２以外の基板１表面には互に電気的に分離さ
れたｐ型のソース、ドレイン嶺域３，４が設けられ、こ
れら領域ｓ、４ｍの基板、１上にはデート酸化膜５を介
してｆ−ト電極６が設けられている。こうしたｐ＋型の
ソース、ドレイン領域３，４、ダート電極６等によりｐ
チャンネルＭＯ８）ランジスタが構成されている。なお
、図中の７は基板１に設けられ、前記ｐチャンネルＭＯ
８）ランジスタの基板バイアス電位としてＶＤＤを与え
る計型領域である。さらに、前記ｐ−ウェル領域２の表
面には互に電気的に分離されたｎ型のソース、ドレイン
領域８．９が設けられ、これらソース、ドレイン領域８
）、、９間のウェル領域２上にはケ゛−ト酸化膜１０．
′を介してダート電極１１が設けられている。ζ：うし
た層型ソース、ドレイン領域８．９、ダート電極１１等
によりｎチャンネルＭＯ８）ランゾスタが構成されてい
る。なお、図 １中の１２はｐ ウェル領域２に設け
られ、前記ｎチャンネルＭＯ８）ランジスタの基板バイ
アスとしてｖ、ｓｖ＋７．位を与えるｐ＋型領領域ある
。このような０ＭＯ８で形成された回路は最も単純なイ
ンバータ回路となり、各トランジスタのダート電極６，
１ノはアルミニウム配線等で結線されて入力ｖＩｎ側と
なり、ｐ＋型、ｎ＋型のドレイン領域４．９間もアルミ
ニウム配線等で結線され、出力Ｖ。ｕｔとなる。また、
ｐチャンネルＭＯ８）ランジスタのｐ＋＋ソース領域３
と電位印加用ｎ＋型領領域とはアルミニウム配線等によ
り電気的に電源ｖＤＤに接続されている。一方、ｎチャ
ンネルＭＯ８）ランジスタの層型ンース領域８と電位印
加用ｐ＋型領領域２とはアルミニウム配線等によυ電気
的に基準電源Ｖ８８に接続されている。
れたｐ型のソース、ドレイン嶺域３，４が設けられ、こ
れら領域ｓ、４ｍの基板、１上にはデート酸化膜５を介
してｆ−ト電極６が設けられている。こうしたｐ＋型の
ソース、ドレイン領域３，４、ダート電極６等によりｐ
チャンネルＭＯ８）ランジスタが構成されている。なお
、図中の７は基板１に設けられ、前記ｐチャンネルＭＯ
８）ランジスタの基板バイアス電位としてＶＤＤを与え
る計型領域である。さらに、前記ｐ−ウェル領域２の表
面には互に電気的に分離されたｎ型のソース、ドレイン
領域８．９が設けられ、これらソース、ドレイン領域８
）、、９間のウェル領域２上にはケ゛−ト酸化膜１０．
′を介してダート電極１１が設けられている。ζ：うし
た層型ソース、ドレイン領域８．９、ダート電極１１等
によりｎチャンネルＭＯ８）ランゾスタが構成されてい
る。なお、図 １中の１２はｐ ウェル領域２に設け
られ、前記ｎチャンネルＭＯ８）ランジスタの基板バイ
アスとしてｖ、ｓｖ＋７．位を与えるｐ＋型領領域ある
。このような０ＭＯ８で形成された回路は最も単純なイ
ンバータ回路となり、各トランジスタのダート電極６，
１ノはアルミニウム配線等で結線されて入力ｖＩｎ側と
なり、ｐ＋型、ｎ＋型のドレイン領域４．９間もアルミ
ニウム配線等で結線され、出力Ｖ。ｕｔとなる。また、
ｐチャンネルＭＯ８）ランジスタのｐ＋＋ソース領域３
と電位印加用ｎ＋型領領域とはアルミニウム配線等によ
り電気的に電源ｖＤＤに接続されている。一方、ｎチャ
ンネルＭＯ８）ランジスタの層型ンース領域８と電位印
加用ｐ＋型領領域２とはアルミニウム配線等によυ電気
的に基準電源Ｖ８８に接続されている。
しかしながら、上述した０ＭＯ８構造においてはｎチャ
ンネルＭＯ８）ランジスタの１型ソース領域８とｐ−ウ
ェル領域２とｎ型半導体基板１を夫夫エミッタ、ペース
、コレクタとする寄生ｎｐｎトランジスタＱｎｓ並びに
ｐチャンネルＭＯ８）ランジスタのｐ＋＋ソース領域３
とｎ型半導体基板１とｐ ウェル領域２を夫々エミッタ
、ペース、コレクタとする寄生ｐｎｐ ）ランジスタＱ
、が形成される。なお、第１図の各寄生トランジスタＱ
ｎ、 Ｑ は夫々１つしか示さなかったが、実際には
広く分布されている。このような寄生ｎｐｎトランジス
タＱｎ、寄生ｐｎｐ ）う゛ンジスタＱ、が゛形成され
ると、動作時、ラッチアップ現象を生じる゛。これを、
第１図および等価回路を示す第２図を参照して以下に説
明する。
ンネルＭＯ８）ランジスタの１型ソース領域８とｐ−ウ
ェル領域２とｎ型半導体基板１を夫夫エミッタ、ペース
、コレクタとする寄生ｎｐｎトランジスタＱｎｓ並びに
ｐチャンネルＭＯ８）ランジスタのｐ＋＋ソース領域３
とｎ型半導体基板１とｐ ウェル領域２を夫々エミッタ
、ペース、コレクタとする寄生ｐｎｐ ）ランジスタＱ
、が形成される。なお、第１図の各寄生トランジスタＱ
ｎ、 Ｑ は夫々１つしか示さなかったが、実際には
広く分布されている。このような寄生ｎｐｎトランジス
タＱｎ、寄生ｐｎｐ ）う゛ンジスタＱ、が゛形成され
ると、動作時、ラッチアップ現象を生じる゛。これを、
第１図および等価回路を示す第２図を参照して以下に説
明する。
まず、出力Ｖｏｕｔに外乱によって負の電圧が加わった
とすると、ｎチャンネルＭＯ８）ランゾスタの層型ドレ
イン領域９とｐ−ウェル領域２とｎ型半導体基板１を夫
々エミッタ、ペース、コレクタとする寄生ｎｐｎ ）ラ
ンジスタＱｎ′のエミッタ、電位が負になる。この負の
電圧とｐ−ウェル領域２の電位ｖｓｓの間の電位差が前
記寄生ｎｐｎ トランジ３りＱｎ′ノペース・エミッタ
間電位より高くなると、ｎチャンネルＭＯ８トランジス
タのｎ＋＋ドレイン領域９とｐ−ウェル領域２とｎ型半
導体基板１との間にバイポーラアクションが起こり、前
記寄生ｎｐｎ ）ランジスタＱｎ′のコレクタ電流Ｉｃ
′が流れる。このコレクタ電流Ｉｃ′はＶＤＤ側にある
ｎ型半導体基板１の抵抗Ｒｂｎを流れることになるため
、前述した寄生Ｐｎｐ）ランジスタＱｐのペース電位を
下げることになって該トラン・ゾスタＱｐをバイポーラ
アクションさせ、その結果同トランジスタＱ、のコレク
タ電流■。。
とすると、ｎチャンネルＭＯ８）ランゾスタの層型ドレ
イン領域９とｐ−ウェル領域２とｎ型半導体基板１を夫
々エミッタ、ペース、コレクタとする寄生ｎｐｎ ）ラ
ンジスタＱｎ′のエミッタ、電位が負になる。この負の
電圧とｐ−ウェル領域２の電位ｖｓｓの間の電位差が前
記寄生ｎｐｎ トランジ３りＱｎ′ノペース・エミッタ
間電位より高くなると、ｎチャンネルＭＯ８トランジス
タのｎ＋＋ドレイン領域９とｐ−ウェル領域２とｎ型半
導体基板１との間にバイポーラアクションが起こり、前
記寄生ｎｐｎ ）ランジスタＱｎ′のコレクタ電流Ｉｃ
′が流れる。このコレクタ電流Ｉｃ′はＶＤＤ側にある
ｎ型半導体基板１の抵抗Ｒｂｎを流れることになるため
、前述した寄生Ｐｎｐ）ランジスタＱｐのペース電位を
下げることになって該トラン・ゾスタＱｐをバイポーラ
アクションさせ、その結果同トランジスタＱ、のコレク
タ電流■。。
が流れるようになる。そして、このコレクタ電流ｌｅ、
はｐ−ウェル領域２中のウェル基板電源用ｐ 型領域１
２に接続したＶ２Ｏへ流れ込む。この時、ｐ′−ウェル
領域２の電気抵抗Ｒｂ、により前述した寄生ｎｐｎ ）
ランジスタＱｎのペースヲ上ケることになり、それが該
トラン１ジスタＱｎをバイポーラアクションさせること
に１なる。このトラン□。
はｐ−ウェル領域２中のウェル基板電源用ｐ 型領域１
２に接続したＶ２Ｏへ流れ込む。この時、ｐ′−ウェル
領域２の電気抵抗Ｒｂ、により前述した寄生ｎｐｎ ）
ランジスタＱｎのペースヲ上ケることになり、それが該
トラン１ジスタＱｎをバイポーラアクションさせること
に１なる。このトラン□。
ジスタＱｎのパイポーラアクン“ヨンにより、そのコレ
クタ電流工。は更に前嗣ｉ□寄生ｐｎｐ トランシフ２
、。４−７□オＴゆ：“・：隋、７ツ７２．。
クタ電流工。は更に前嗣ｉ□寄生ｐｎｐ トランシフ２
、。４−７□オＴゆ：“・：隋、７ツ７２．。
のコレクタ電流Ｉ を流れ易くシ、これによつ′−ｐ
て寄生ｎｐｎ ）ランノスタＱｎのペース電圧を更に上
げ、該トランジスタのコレクタ電流■。ｎを史に大きく
するという正帰還によりｖＤＤからＶ［１１１へ大きな
電流が流れることになる。このようなラッチアップ電流
により、０ＭＯ８は動作しなくなるばかりか、かかる０
ＭＯ８を有する集積回路は大電流によｐ熱的に破壊され
てしまう。
げ、該トランジスタのコレクタ電流■。ｎを史に大きく
するという正帰還によりｖＤＤからＶ［１１１へ大きな
電流が流れることになる。このようなラッチアップ電流
により、０ＭＯ８は動作しなくなるばかりか、かかる０
ＭＯ８を有する集積回路は大電流によｐ熱的に破壊され
てしまう。
上述したラッチアップ現象を防ぐために、第３図に示す
如くｐウェル領域２とｎ型半導体基板１０対向している
領域に夫々ＶｌｌｌｌとＶＤＤの電４位と接続するｐ＋
型ガードリング領域１３、層型ガードリング領域１４を
設けた０Ｍ０８回路が開発されている。このような構成
にすれば、ラッチアップを起こす寄年ｎｐｎ）ランジス
タＱｎと寄生ｐｎｐ ）ランジスタＱ、は夫々のペース
がガードリング領域１３．１４に等測的に接続されるこ
とになる。この等価竺続において、例えば寄生ｐｎＰ
）２７２７２．．台、、のコレクタ電流Ｉｅ、が流れ、
、：′ｉ るとすると、その”ｌｔ’を流はｐ ウェル領域２のｐ
増が−ドリング領域１３に吸収されて寄生ｎｐｎ トラ
ンジスタＱｎはバイポーラアクションがなされず、その
コレクタ電流Ｉｃｎは流れないため、前記トランジスタ
Ｑ、もバイポーラアクションがなされず■。、も流れな
い。つまり、寄生ｐｎｐ ）ランゾスタＱ のコレクタ
呵１流■。、はもともと流れないことになる。したがっ
て、が−ドリング領域１３．１４を設けることにより、
ラッチアップ現象を起こりにくくすることがで、きる。
如くｐウェル領域２とｎ型半導体基板１０対向している
領域に夫々ＶｌｌｌｌとＶＤＤの電４位と接続するｐ＋
型ガードリング領域１３、層型ガードリング領域１４を
設けた０Ｍ０８回路が開発されている。このような構成
にすれば、ラッチアップを起こす寄年ｎｐｎ）ランジス
タＱｎと寄生ｐｎｐ ）ランジスタＱ、は夫々のペース
がガードリング領域１３．１４に等測的に接続されるこ
とになる。この等価竺続において、例えば寄生ｐｎＰ
）２７２７２．．台、、のコレクタ電流Ｉｅ、が流れ、
、：′ｉ るとすると、その”ｌｔ’を流はｐ ウェル領域２のｐ
増が−ドリング領域１３に吸収されて寄生ｎｐｎ トラ
ンジスタＱｎはバイポーラアクションがなされず、その
コレクタ電流Ｉｃｎは流れないため、前記トランジスタ
Ｑ、もバイポーラアクションがなされず■。、も流れな
い。つまり、寄生ｐｎｐ ）ランゾスタＱ のコレクタ
呵１流■。、はもともと流れないことになる。したがっ
て、が−ドリング領域１３．１４を設けることにより、
ラッチアップ現象を起こりにくくすることがで、きる。
しかしながら、各チャンネルのＭＯＳ ）ランジスタ以
外にガードリング領域を設けるため、０ＭＯ８の回路構
成に必要な面積が増大し、高集積化の妨げとなる。
外にガードリング領域を設けるため、０ＭＯ８の回路構
成に必要な面積が増大し、高集積化の妨げとなる。
本発明は各チャンネルのＭＯＳトランジスタ間の面積増
大を招くことなくラッチアップ現象を防止して高性能化
、高密度化を達成した相補型ＭＯＳ半導体装置を提供し
ようとするものである。
大を招くことなくラッチアップ現象を防止して高性能化
、高密度化を達成した相補型ＭＯＳ半導体装置を提供し
ようとするものである。
本発明はウェル領域底面の半導体基体に該ウェル領域と
同導電型の高濃度埋込み層を設け、かつ該埋込み層に電
源と接続される同導電型の高濃度不純物領域をつなげる
ことによって、ウェル領域の電位変動を抑制しラッチア
ップトリが一電流となる半導体基体からウェル領域を介
して流れる電流を減少し、従来の如くガードリングを設
けることによる面積増加を招くことなくラッチアップ現
象を防止することを骨子とするものである。
同導電型の高濃度埋込み層を設け、かつ該埋込み層に電
源と接続される同導電型の高濃度不純物領域をつなげる
ことによって、ウェル領域の電位変動を抑制しラッチア
ップトリが一電流となる半導体基体からウェル領域を介
して流れる電流を減少し、従来の如くガードリングを設
けることによる面積増加を招くことなくラッチアップ現
象を防止することを骨子とするものである。
本発明の実施例を製造方法を併記して説明する。
（１） まず、ｎ型シリコン基板２ノ上にレジスト膜
２２を塗布し、写真蝕刻法によりｐ＋型埋込み層予定部
に開口部２３を形成した後、該レジスト膜２２をマスク
としてｐ型不純物、例えばゲロンをイオン注入して基板
２１表面に高濃度のゲロンイオン注入層２４を選択的に
形成した（第４図（ａ）図示）。つづいて、レジスト膜
２２を除去した後、ｎ型シリコ７層２５を全面にエピタ
キシャル成長させた（第４図（ｂ）図示）。ひきつづき
、ｎ型シリコ７層２５上にレノスト膜２６を塗布し、写
真蝕刻法によりｐ ウェル領域予定部に開口部２７を
形成した後、レジスト膜２６をマスクとしてｐ型不純物
、例えばゾロンをイオン注入してｎ型シリコ７層２５に
ゾロンイオン注入層２８を選択的に形成した（第４図（
ｅ）図示）。
２２を塗布し、写真蝕刻法によりｐ＋型埋込み層予定部
に開口部２３を形成した後、該レジスト膜２２をマスク
としてｐ型不純物、例えばゲロンをイオン注入して基板
２１表面に高濃度のゲロンイオン注入層２４を選択的に
形成した（第４図（ａ）図示）。つづいて、レジスト膜
２２を除去した後、ｎ型シリコ７層２５を全面にエピタ
キシャル成長させた（第４図（ｂ）図示）。ひきつづき
、ｎ型シリコ７層２５上にレノスト膜２６を塗布し、写
真蝕刻法によりｐ ウェル領域予定部に開口部２７を
形成した後、レジスト膜２６をマスクとしてｐ型不純物
、例えばゾロンをイオン注入してｎ型シリコ７層２５に
ゾロンイオン注入層２８を選択的に形成した（第４図（
ｅ）図示）。
（ｉｉ＋ 次いで、レゾスト膜２６を除去した後、窒
素雰囲気中で熱処理した。この時、基８ｉ２１の高濃度
のゾロンイオン注入層２４て拡散して基板２１とｎ型シ
リコ７層２５の界面にｐ＋型埋込み層２９が形成される
と共に、ｎ型シリコ７層２５のゾロンイオン注入層２８
が拡散してｎ型シリコ７層２５に前記ｐ＋型埋込み層２
９の上面と接触するｐウェル領域３０が形成された。
素雰囲気中で熱処理した。この時、基８ｉ２１の高濃度
のゾロンイオン注入層２４て拡散して基板２１とｎ型シ
リコ７層２５の界面にｐ＋型埋込み層２９が形成される
と共に、ｎ型シリコ７層２５のゾロンイオン注入層２８
が拡散してｎ型シリコ７層２５に前記ｐ＋型埋込み層２
９の上面と接触するｐウェル領域３０が形成された。
ひきつづき、熱酸化処理を、：施してｐ−ウェル領域３
０を含むｎ型シリコン場１１．２５全面にバッファ：１ 酸化膜３１を形成した（酸５４図（ｄ）図示９゜ □ ０１１）次いで、バッファ）酸・イし膜３ノ上にシリコ
ン窒化膜を堆積した後肢窒化膜を活性化領域となる部分
に残るようにパターニングしてシリコン窒化膜パターン
３２・・・を形成した。ひきつづき、全面にレジスト膜
を塗布し、写真蝕刻法によ５ｎチャンネルＭＯ８）ラン
ジスタのチャンネルストッ・ぐ領域予定部以外にレジス
ト・リーフ３３を形成した後、該し・シストノやターン
３３及びシリコン窒化膜／臂夕〜ン３２・・・をマスク
としてｐ型不純物、例えばｒＩ？ｏンをイオン注入した
（第４図（、）図示）。つづいて、レジス） Ａ／ター
ン３３を除去した後、再度レゾスト膜を塗布し、写真蝕
刻法によりｐチャンネルＭＯ８）ランジスタのチャンネ
ルストッ・ぐ領域予定部以外にレジストパターン３４を
形成し、該レジストパターン３４及びシリコン窒化膜パ
ターン３２・・・をマスクとしてｎ型不純物、例えば砒
素をイオン注入した（第４図（ｆ、、）図示）。
０を含むｎ型シリコン場１１．２５全面にバッファ：１ 酸化膜３１を形成した（酸５４図（ｄ）図示９゜ □ ０１１）次いで、バッファ）酸・イし膜３ノ上にシリコ
ン窒化膜を堆積した後肢窒化膜を活性化領域となる部分
に残るようにパターニングしてシリコン窒化膜パターン
３２・・・を形成した。ひきつづき、全面にレジスト膜
を塗布し、写真蝕刻法によ５ｎチャンネルＭＯ８）ラン
ジスタのチャンネルストッ・ぐ領域予定部以外にレジス
ト・リーフ３３を形成した後、該し・シストノやターン
３３及びシリコン窒化膜／臂夕〜ン３２・・・をマスク
としてｐ型不純物、例えばｒＩ？ｏンをイオン注入した
（第４図（、）図示）。つづいて、レジス） Ａ／ター
ン３３を除去した後、再度レゾスト膜を塗布し、写真蝕
刻法によりｐチャンネルＭＯ８）ランジスタのチャンネ
ルストッ・ぐ領域予定部以外にレジストパターン３４を
形成し、該レジストパターン３４及びシリコン窒化膜パ
ターン３２・・・をマスクとしてｎ型不純物、例えば砒
素をイオン注入した（第４図（ｆ、、）図示）。
（Ｖ） 次いで、ｔｚレジスト母ターン３４を除去し
た後、シリコン１．！化膜パターン３２・・・を耐酸化
゛・：′ 性マスクとして高、温ウェット雰囲気中で熱酸化処理を
施して露出するシリコン層２５部分にフ。
た後、シリコン１．！化膜パターン３２・・・を耐酸化
゛・：′ 性マスクとして高、温ウェット雰囲気中で熱酸化処理を
施して露出するシリコン層２５部分にフ。
イールド酸化膜３５を形成した（第４図（２））図示）
。
。
なお、この工程において前記各イオン注入層が拡散して
フィールド酸化膜３５下にチャンネルストツ・り領域（
いずれも図示せず）が形成された。
フィールド酸化膜３５下にチャンネルストツ・り領域（
いずれも図示せず）が形成された。
位）次いで、シリコン窒化膜・ぐターン３２・・・をエ
ツチング除去し、更にバッファ酸化膜３１をエツチング
除去した後、再度、熱酸イヒ処理を施してフィールド酸
化膜３５で分離されたシリコン層２５の高域にｒ−ト酸
化膜３６を形成した。つづいて全面に多結晶シリコン膜
を堆積し、これをパターニングしてｒ−ト酸化膜３６上
にダート電極３７ｔ ｒ３７２ ＋３８余選択的に
形成した。ひきつづき、ｐウェル領域３０上のダート電
極３８が形成された島領域及びｎ型シリコ７層２５上の
島領域に写真蝕刻法によりレノストパターン３９を形成
した後、該レジストパターン３９、フィール酸化膜３５
及びダート！。
ツチング除去し、更にバッファ酸化膜３１をエツチング
除去した後、再度、熱酸イヒ処理を施してフィールド酸
化膜３５で分離されたシリコン層２５の高域にｒ−ト酸
化膜３６を形成した。つづいて全面に多結晶シリコン膜
を堆積し、これをパターニングしてｒ−ト酸化膜３６上
にダート電極３７ｔ ｒ３７２ ＋３８余選択的に
形成した。ひきつづき、ｐウェル領域３０上のダート電
極３８が形成された島領域及びｎ型シリコ７層２５上の
島領域に写真蝕刻法によりレノストパターン３９を形成
した後、該レジストパターン３９、フィール酸化膜３５
及びダート！。
極３７１ ｍ ３７ｇをマスクとしてｐ型不純物、例
えばゾロンをｎ型シリコ７層２５及びｐ−ウェル領域３
０にイオン注入してゾロンイオン注入層４０１〜４０．
を形成した（第４図（ｈ）図示）。
えばゾロンをｎ型シリコ７層２５及びｐ−ウェル領域３
０にイオン注入してゾロンイオン注入層４０１〜４０．
を形成した（第４図（ｈ）図示）。
（■０次いで、し・シストパターン３９を除去した後、
再度、写真蝕刻法によ１）２０ンイオン注入層４０ｓ以
外の領域を覆うレゾスト・母ターン４１を形成した後、
該レゾストパターン４１及びフィールド酸化膜３５をマ
スクとしてゾロンをイオシ注入して前記ゾロンイオン注
入層４０ｓよｐ深く、高濃度のゾロンイオン注入層４２
を形成した（第４図（１）図示）。つづいて、レジスト
膜やターフ４１を除去し、再度、写真蝕刻法によりダー
ト電極３８が形成された島領域、ｎ型シリコ７層２５の
島領域以外の領域を覆うレジストパターン４３を形成し
た後、該レジスト膜４ターフ４３、？”−ト電極３８及
びフィールド酸化膜３５をマスクとしてｎ型不純物、例
えば砒素をイオン注入して砒素イオン注入層４．４１〜
４４３を形成した（第４図（ｊ）図示）。
再度、写真蝕刻法によ１）２０ンイオン注入層４０ｓ以
外の領域を覆うレゾスト・母ターン４１を形成した後、
該レゾストパターン４１及びフィールド酸化膜３５をマ
スクとしてゾロンをイオシ注入して前記ゾロンイオン注
入層４０ｓよｐ深く、高濃度のゾロンイオン注入層４２
を形成した（第４図（１）図示）。つづいて、レジスト
膜やターフ４１を除去し、再度、写真蝕刻法によりダー
ト電極３８が形成された島領域、ｎ型シリコ７層２５の
島領域以外の領域を覆うレジストパターン４３を形成し
た後、該レジスト膜４ターフ４３、？”−ト電極３８及
びフィールド酸化膜３５をマスクとしてｎ型不純物、例
えば砒素をイオン注入して砒素イオン注入層４．４１〜
４４３を形成した（第４図（ｊ）図示）。
（Ｖｌｉ＋次いで、レジストパターン４３を除去した後
、熱処理を施した。この時、ゾロンイオン注入層４０．
〜４０４が拡散されてｐ型のドレイン、ソース領域４５
１ ｖ４６１ Ｈ４５ｚ ＋４６２が形成される
と共に、ｐウェル領域３゜のゾロンイオン注入ｒｆ４４
０５．４２が拡散されて前記ｐ型埋込み層２９と接続す
るｐウェル基板電源用ｐ＋型領域４７が形成された。同
時に、ｐ ウェル領域３ｏの砒素イオン注入層４４１
。
、熱処理を施した。この時、ゾロンイオン注入層４０．
〜４０４が拡散されてｐ型のドレイン、ソース領域４５
１ ｖ４６１ Ｈ４５ｚ ＋４６２が形成される
と共に、ｐウェル領域３゜のゾロンイオン注入ｒｆ４４
０５．４２が拡散されて前記ｐ型埋込み層２９と接続す
るｐウェル基板電源用ｐ＋型領域４７が形成された。同
時に、ｐ ウェル領域３ｏの砒素イオン注入層４４１
。
４４２が拡散されて計画のソース、ドレイン領域４Ｆ１
．４９が形成されると共に、ｎ型７９７７層２５の砒素
イオン注入層４４３が拡散されて基板電源用層型領域５
０が形成された（第４図（ｋ）図示）。
．４９が形成されると共に、ｎ型７９７７層２５の砒素
イオン注入層４４３が拡散されて基板電源用層型領域５
０が形成された（第４図（ｋ）図示）。
（ｙｉｉＤ次いで、全面Ｋ ＣＶＤ−８ｉ０２膜５）を
堆積した後、各領域上のＣＶＤ−８１０２膜５ノ及びｒ
−ト酸化膜３６を選択的に除去してコンタクトホール５
２・・・を開孔した（第４図（４□図示）。ひきつづゝ
〕 き、全面にＡｔ膜を真空蒸着し、・９ターニングし旨′
（・ て、ｐ型ドレイン領域４５１．′とｎ型ドレイン領：糧
。
堆積した後、各領域上のＣＶＤ−８１０２膜５ノ及びｒ
−ト酸化膜３６を選択的に除去してコンタクトホール５
２・・・を開孔した（第４図（４□図示）。ひきつづゝ
〕 き、全面にＡｔ膜を真空蒸着し、・９ターニングし旨′
（・ て、ｐ型ドレイン領域４５１．′とｎ型ドレイン領：糧
。
域４９とを結線するＡｔ配線゛′５３、ｐ＋＋ソース領
域４６１とｐ＋＋ドレイン領域４５２とを結線するＡｔ
配線５４、ｐ型ソース領域４６２とｎ型領域５０とを結
線する電源ＶＤＤ用のＡｔ配線５５及び層重ンース領域
とｐ＋型領領域４７を結線する基準電源ＶＢ２用のＡｔ
配線５６を形成した。最後にリン珪化ガラスの保護膜５
７を全面に堆積してＣＭＯ８をｉ造した（第４図に）図
示）。
域４６１とｐ＋＋ドレイン領域４５２とを結線するＡｔ
配線５４、ｐ型ソース領域４６２とｎ型領域５０とを結
線する電源ＶＤＤ用のＡｔ配線５５及び層重ンース領域
とｐ＋型領領域４７を結線する基準電源ＶＢ２用のＡｔ
配線５６を形成した。最後にリン珪化ガラスの保護膜５
７を全面に堆積してＣＭＯ８をｉ造した（第４図に）図
示）。
しかして、本発明のＣＭＯ８は第４図←）に示す如くｐ
ウェル領域３０底部にｐ型埋込み層２９を設け、かつ
該ウェル領域３０内に該埋込み層２９とつながると共に
電源（ｖｓｓ）のＡｔ配線５６と接続されるｐ型領域４
７を設けた構造になっているため、ラッチアップ現象を
防止できる。
ウェル領域３０底部にｐ型埋込み層２９を設け、かつ
該ウェル領域３０内に該埋込み層２９とつながると共に
電源（ｖｓｓ）のＡｔ配線５６と接続されるｐ型領域４
７を設けた構造になっているため、ラッチアップ現象を
防止できる。
即ち、ｐ°ウェル領域の層重ドレイン領域が外乱によっ
て負の電位となると、前述した第１図に示す０ＭＯ８構
造でハトリガー電流Ｉｃ′が半導体基体より流れ、これ
によってラッチアップ現象が起こる。しかし、本発明の
ＣＭＯ８はｐ ウェル領４、・；：：１ 域３０の底部には１゛寓濃のｐ＋＋埋込みＩ＠２９を１
ｉＱｌｄｒｔｎ、６０ア、□１″履よ、９□ｏ０８゜た
ｎ＋＋ドレイン領域４９には同第４図（（ロ）に示す如
くウェル電位をとっているウェル領域３０と同導電型の
ｐ＋型領領域４７ｐ型埋込み層２９とを経由する電流Ｉ
８が供給される。これはｐ＋＋埋込み層２９とこれにつ
ながる一型領域４７はｐウェル領域３０よりも高濃度で
、史にシリコン基板２１、シリコン層２５よりも高濃度
で導電度が高いからである。このように本発明のＣ匍Ｓ
では、外乱に対して同一の導電型の不純物領域を介して
ＶＩ＋８電源より電流Ｉ８が供給されることとなり、寄
生パイポーラトランジスタは活性化されに（く、よって
ラッチアップ現象は生じにくくなる。また、前記トリガ
ー電流Ｉｃ′が半導体基体から供給されるにはウェル領
域がペースとして働くバイポーラアクションを必要とす
るが、ウェル領域ＳＯ（ペース）の実効濃度はその底部
のｐ型埋込み層２９により高くなっており、コレクタと
なるシリコン基板２１、シリコン層２５からウェル領域
３０（ペース）への空乏層の拡がりは極端に小さくなる
。したがって、バイポーラアクションは起こりにくくな
り、ラッチアップ現象を防止できる。事実、ｐウェル領
域３０の不純物濃度を５ Ｘ １０”４’ トＬ、５ｖ
の電源屯田で動作させた場合のウェル領域３゜底部の畝
型埋込み層２９の濃度変化とラッチアンプを生ずるに必
要なトリが一電流との関係を調べたとごろ、＠５図に示
す特性図を得た。ただし、図中のトリガー電流は適当な
値で規格化しである。この第５図よりｐ＋＋埋込み層２
９の濃度を高くすればする程、ラッチアップに必要なト
リが一電流は大きくなり、それだけラッゾアッグが生じ
にくくなることがわかる。さらに、ラッチアップを防ぐ
効果のあるｐ＋＋埋込み層２９の不純物濃度は、この第
５図からおよそＩ Ｘ Ｉ Ｑ１ム５以下であることが
わかる。なお、この第５図の例では畝型埋込み層２９の
供給電源として、外部から与えるＯｖのＶ［１８電位で
あるが、同一半導体基体上に形成したセルフバイアス発
生回路などにより発生させたｖｓｓよジ低電位のバイア
ス電圧をｐ ウェルの基板電源としでもよい。勿論、ｎ
ウェル領域の場合には、外部から与える５ｖのｖＤＤ電
位或いはセルフバイアス発生回路などにより発生させた
ＶＤＤより高い・ｉイアスミ圧をｎ ウェルの基板電源
として用いればよい。
て負の電位となると、前述した第１図に示す０ＭＯ８構
造でハトリガー電流Ｉｃ′が半導体基体より流れ、これ
によってラッチアップ現象が起こる。しかし、本発明の
ＣＭＯ８はｐ ウェル領４、・；：：１ 域３０の底部には１゛寓濃のｐ＋＋埋込みＩ＠２９を１
ｉＱｌｄｒｔｎ、６０ア、□１″履よ、９□ｏ０８゜た
ｎ＋＋ドレイン領域４９には同第４図（（ロ）に示す如
くウェル電位をとっているウェル領域３０と同導電型の
ｐ＋型領領域４７ｐ型埋込み層２９とを経由する電流Ｉ
８が供給される。これはｐ＋＋埋込み層２９とこれにつ
ながる一型領域４７はｐウェル領域３０よりも高濃度で
、史にシリコン基板２１、シリコン層２５よりも高濃度
で導電度が高いからである。このように本発明のＣ匍Ｓ
では、外乱に対して同一の導電型の不純物領域を介して
ＶＩ＋８電源より電流Ｉ８が供給されることとなり、寄
生パイポーラトランジスタは活性化されに（く、よって
ラッチアップ現象は生じにくくなる。また、前記トリガ
ー電流Ｉｃ′が半導体基体から供給されるにはウェル領
域がペースとして働くバイポーラアクションを必要とす
るが、ウェル領域ＳＯ（ペース）の実効濃度はその底部
のｐ型埋込み層２９により高くなっており、コレクタと
なるシリコン基板２１、シリコン層２５からウェル領域
３０（ペース）への空乏層の拡がりは極端に小さくなる
。したがって、バイポーラアクションは起こりにくくな
り、ラッチアップ現象を防止できる。事実、ｐウェル領
域３０の不純物濃度を５ Ｘ １０”４’ トＬ、５ｖ
の電源屯田で動作させた場合のウェル領域３゜底部の畝
型埋込み層２９の濃度変化とラッチアンプを生ずるに必
要なトリが一電流との関係を調べたとごろ、＠５図に示
す特性図を得た。ただし、図中のトリガー電流は適当な
値で規格化しである。この第５図よりｐ＋＋埋込み層２
９の濃度を高くすればする程、ラッチアップに必要なト
リが一電流は大きくなり、それだけラッゾアッグが生じ
にくくなることがわかる。さらに、ラッチアップを防ぐ
効果のあるｐ＋＋埋込み層２９の不純物濃度は、この第
５図からおよそＩ Ｘ Ｉ Ｑ１ム５以下であることが
わかる。なお、この第５図の例では畝型埋込み層２９の
供給電源として、外部から与えるＯｖのＶ［１８電位で
あるが、同一半導体基体上に形成したセルフバイアス発
生回路などにより発生させたｖｓｓよジ低電位のバイア
ス電圧をｐ ウェルの基板電源としでもよい。勿論、ｎ
ウェル領域の場合には、外部から与える５ｖのｖＤＤ電
位或いはセルフバイアス発生回路などにより発生させた
ＶＤＤより高い・ｉイアスミ圧をｎ ウェルの基板電源
として用いればよい。
また、本発明の０ＭＯ８は第３図図示の従来の如くｐチ
ャンネル、ｎチャンネルのＭＯＳ ）ランラスタ間にガ
ードリング領域を設けずに、基体の深さ方向に設けたｐ
埋込み層２９等によりラッチアップ現象を防止するため
、高密度化を達成できる。
ャンネル、ｎチャンネルのＭＯＳ ）ランラスタ間にガ
ードリング領域を設けずに、基体の深さ方向に設けたｐ
埋込み層２９等によりラッチアップ現象を防止するため
、高密度化を達成できる。
なお、本発明の０ＭＯ８は第４図（ｍ）に示す構造のも
のに限らず、例えば第６図に示す如くｎ型シリコン基板
２１上に薄いｎ型７９７７層２５′を設け、ここに形成
されるｐ ウェル領域３０′を深さを浅くし、ｎチャン
ネルＭＯ８）ランジスタのｎ型ソース、ドレイン領域、
４８．４９をウェル領域３０’底部のｐ型埋込％Ｒ：ｚ
９と接触させた１、介 構造にしてもよい。このＱうな構成によれば、ウェル領
域３０′内の電位鍵、、・：動はウェル領域が薄くなっ
ただけ更に少なくなり、ラッチアップ現象をより効果的
に防止できる。
のに限らず、例えば第６図に示す如くｎ型シリコン基板
２１上に薄いｎ型７９７７層２５′を設け、ここに形成
されるｐ ウェル領域３０′を深さを浅くし、ｎチャン
ネルＭＯ８）ランジスタのｎ型ソース、ドレイン領域、
４８．４９をウェル領域３０’底部のｐ型埋込％Ｒ：ｚ
９と接触させた１、介 構造にしてもよい。このＱうな構成によれば、ウェル領
域３０′内の電位鍵、、・：動はウェル領域が薄くなっ
ただけ更に少なくなり、ラッチアップ現象をより効果的
に防止できる。
以上詳述した如く、本発明によれば各チャンネルのＭＯ
Ｓ ）ラン・ラスタ間の面積増大を招くことなくラッチ
ナッグ現象を防止して高性能化、高密度化を達成した相
補型ＭＯ８半導体装置を提供できる。
Ｓ ）ラン・ラスタ間の面積増大を招くことなくラッチ
ナッグ現象を防止して高性能化、高密度化を達成した相
補型ＭＯ８半導体装置を提供できる。
第１図は従来の０ＭＯ８を示す概略断面図、第２図は第
１図の０ＭＯ８に生じる寄生トランジスタの等価回路図
、第３図は従来の改良された０ＭＯ８を示す概略断面図
、第４図（ａ）〜（→は本発明の一実施例である０ＭＯ
８を得るための製造工程を示す断面図、第５図は本発明
の０ＭＯ８におけるウェル領域底部のｐ型埋込み層の濃
度変化とラッチアップを生ずるに必要なトリガー電流と
の関係を示す特性図、第一回は本発明の他の実施例を示
１ す０ＭＯ８の断面図で、１あする。 ２１・・・ｎ型シリコン基板、２５Ｔ２５’・・・ｎ型
１シリコン層、２９・・・ｐ＋＋埋込み層、３
０．３０’・・・ｐ ウェールー域、３５・・・フィー
ルド酸化膜、３６・・・ダート酸化膜、Ｊ ７１＋ ３
７２ ＋ ３８・・・ダート電極、４５１ ．４５２
・・・ｐ 型ドレイン領域、４６１ ＊ ４６２・
・・ｐ型ソ ス領域、４７゜４７′・・・ｐ＋型領領域
４８・・・ｎ＋＋ソース領域、４９・・・層重ドレイン
領域、５０・・・ｉ型領域、５１・・・ＣＶＤ−８ｉ０
２膜、５２・・・コンタクトホール、５３．５４．５５
．５６・・・Ａｔ配線、５７・・・保護膜。
１図の０ＭＯ８に生じる寄生トランジスタの等価回路図
、第３図は従来の改良された０ＭＯ８を示す概略断面図
、第４図（ａ）〜（→は本発明の一実施例である０ＭＯ
８を得るための製造工程を示す断面図、第５図は本発明
の０ＭＯ８におけるウェル領域底部のｐ型埋込み層の濃
度変化とラッチアップを生ずるに必要なトリガー電流と
の関係を示す特性図、第一回は本発明の他の実施例を示
１ す０ＭＯ８の断面図で、１あする。 ２１・・・ｎ型シリコン基板、２５Ｔ２５’・・・ｎ型
１シリコン層、２９・・・ｐ＋＋埋込み層、３
０．３０’・・・ｐ ウェールー域、３５・・・フィー
ルド酸化膜、３６・・・ダート酸化膜、Ｊ ７１＋ ３
７２ ＋ ３８・・・ダート電極、４５１ ．４５２
・・・ｐ 型ドレイン領域、４６１ ＊ ４６２・
・・ｐ型ソ ス領域、４７゜４７′・・・ｐ＋型領領域
４８・・・ｎ＋＋ソース領域、４９・・・層重ドレイン
領域、５０・・・ｉ型領域、５１・・・ＣＶＤ−８ｉ０
２膜、５２・・・コンタクトホール、５３．５４．５５
．５６・・・Ａｔ配線、５７・・・保護膜。
Claims (6)
- （１）表面に島状の第１導電型のウェル領域を有する第
２導電型の半導体基体と、前記ウェル領域表面に設けら
れた第２導電型チヤンネルのＭＯＳ ）ランジスタと、
前記ウェル領域以外の半導体基体表面に設けられた第１
導電型チヤンネルのＭＯＳ ）ランジスタとを備えた相
補型ＭＯ８半導体装置において、前記第１導電型のウェ
ル領域底面の半導体基体に第１導電型の高濃度不純物理
込み層を設け、かつ前記ウェル領域内に該埋込み層とつ
ながると共に電源と接続される第１導電型の高濃度不純
物領域を設けたことを特徴とする叩補型ＭＯ８＃導体装
置。 - （２）第１導電型の高濃度不純物理込み層が第１導電型
の高濃度不純物領域と接続していると共に、ウェル領域
に設けられる第２導電型チヤンネルのＭＯＳ ）ランジ
スタを構成するソース、ト°レイン領域としての第２導
電型の不純物領域と接続していることを特徴とする特許
請求の範囲第１項記載の相補型ＭＯ８半導体装置。 - （３）第１導電型の高濃度不純物理込み層の不純物濃度
がウェル領域の濃度の４倍以上であることを特徴とする
特許請求の範囲第１項記載の相補型ＭＯ８半導体装置。 - （４）第１導電型の高濃度不純物領域の不純物゛１７ 濃度が１０ ／、３以上であることを特徴とする特許請
求の範囲第１項記載の相補型ＭＯ８半導体装置０ - （５）第２導電型の半導体基体が第２導電型の半導体基
板と、この基板上に成長させた第２導電型の半導体層と
から構成されたものであることを特徴とする特許請求の
範囲第１項記載の相補型ＭＯ８半導体装置。 - （６）第１導電型の高濃度不純物領域に接続する電源と
して、ウェル領域がｐ型の場合は他方電源電位に比べて
低い電源電位を、ｎ型の場合は他方電源電位に比べて高
い電源電位を、用いることを特徴とする特許請求の範囲
第１項記載の相補型ＭＯ８半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100308A JPS58218158A (ja) | 1982-06-11 | 1982-06-11 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100308A JPS58218158A (ja) | 1982-06-11 | 1982-06-11 | 相補型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218158A true JPS58218158A (ja) | 1983-12-19 |
Family
ID=14270539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100308A Pending JPS58218158A (ja) | 1982-06-11 | 1982-06-11 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218158A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386565A (ja) * | 1986-09-30 | 1988-04-16 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPS642350A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Semiconductor device |
| JPS6428861A (en) * | 1987-05-01 | 1989-01-31 | Digital Equipment Corp | Cmos integrated circuit with connection parts from upper surface to substrate |
| JP2009238936A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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1982
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