JPH0411767A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0411767A JPH0411767A JP2111685A JP11168590A JPH0411767A JP H0411767 A JPH0411767 A JP H0411767A JP 2111685 A JP2111685 A JP 2111685A JP 11168590 A JP11168590 A JP 11168590A JP H0411767 A JPH0411767 A JP H0411767A
- Authority
- JP
- Japan
- Prior art keywords
- type
- conductivity type
- transistor
- semiconductor device
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 230000005669 field effect Effects 0.000 claims description 23
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 7
- 239000000377 silicon dioxide Substances 0.000 abstract description 7
- 230000001133 acceleration Effects 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 6
- 229910052796 boron Inorganic materials 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- -1 phosphorus ions Chemical class 0.000 abstract description 3
- 229910052787 antimony Inorganic materials 0.000 abstract description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
(産業上の利用分野]
本発明は半導体装置及びその製造方法に係り、特にバイ
ポーラトランジスタとnチャネル絶縁ゲート型電界効果
トランジスタ(MO’Sトランジスタ)とpチャネルM
OSトランジスタから構成されるいわゆるBiCMO5
を設けた半導体装置及びその製造方法に関する。
ポーラトランジスタとnチャネル絶縁ゲート型電界効果
トランジスタ(MO’Sトランジスタ)とpチャネルM
OSトランジスタから構成されるいわゆるBiCMO5
を設けた半導体装置及びその製造方法に関する。
従来の半導体装置は、第21回ソリッドステートデバイ
スアンドマテリアルズ(1989)第105頁から 1
08頁(Extended Abstracts of
the 21stConference on 5o
lid 5tate Devices and Nat
er−ials、Tokyo、1989.PP、105
−108)に記載されているように、0.5μI技術、
ないし、それよりも微細のリソグラフィー技術を用いて
、相補型MOSトランジスタ(CMO3)を形成する場
合、メモリセル部のMOSトランジスタの基板構造とし
て、第7図に示すように、p型シリコン基板1とnウェ
ル4の間に、反対導電型のn型シールド層2′を設け、
いわゆる、三重ウェル構造のnチャネルMOSトランジ
スタとしていた。この理由は、0.5μm以降のCMO
Sトランジスタでは、素子の微細化に伴い、従来の電源
電圧を5.OVから3.3■に下げ、さらに基板電位を
−3,0■からOvに上げているために、電源投入時に
発生する逆方向サージ電圧によりCMOSトランジスタ
に順方向に電流が流れ易く、これを防止するために、三
重ウェル構造が不可欠となっているためである。なお、
第7図において、5はnウェル、8は埋込p型層、9は
埋込n型層、14はn型多結晶シリコン、17はn型拡
散層、19はn型拡散層である。
スアンドマテリアルズ(1989)第105頁から 1
08頁(Extended Abstracts of
the 21stConference on 5o
lid 5tate Devices and Nat
er−ials、Tokyo、1989.PP、105
−108)に記載されているように、0.5μI技術、
ないし、それよりも微細のリソグラフィー技術を用いて
、相補型MOSトランジスタ(CMO3)を形成する場
合、メモリセル部のMOSトランジスタの基板構造とし
て、第7図に示すように、p型シリコン基板1とnウェ
ル4の間に、反対導電型のn型シールド層2′を設け、
いわゆる、三重ウェル構造のnチャネルMOSトランジ
スタとしていた。この理由は、0.5μm以降のCMO
Sトランジスタでは、素子の微細化に伴い、従来の電源
電圧を5.OVから3.3■に下げ、さらに基板電位を
−3,0■からOvに上げているために、電源投入時に
発生する逆方向サージ電圧によりCMOSトランジスタ
に順方向に電流が流れ易く、これを防止するために、三
重ウェル構造が不可欠となっているためである。なお、
第7図において、5はnウェル、8は埋込p型層、9は
埋込n型層、14はn型多結晶シリコン、17はn型拡
散層、19はn型拡散層である。
【発明が解決しようとする課題1
上記従来技術では、三重ウェル構造を実現しなくてはな
らず、プロセス工程が複雑化する。という問題があった
。さらに、上記従来技術と同様の基板構造を用いて0.
5μ璽以降のBiCMO5を形成するならば、バイポー
ラトランジスタのn型埋込層を付加する必要があるため
、さらにプロセスが複雑化するという問題があった。す
なわち、始めに、p型シリコン基板内部の一部にn型シ
ールド層を設け、次に、基板の上記領域とは異なる部分
にn型埋込層を設け、引き続きn型エピタキシャル層を
形成する必要があった。 また、n型シールド層は熱拡散により製造するため、そ
の不純物濃度を高くできないという開運があった。 本発明の目的は、メモリセル部を構成する三重ウェル構
造の基板とウェルとの間に設けられた反対導電型の埋込
層が高い不純物濃度を有する半導体装置を提供すること
にある。 本発明の他の目的は、比較的簡単な工程で、従来と同等
以上の性能を持っBiCMO5を有する半導体装置の製
造方法を提供することにある。 [課題を解決するための手段] 上記目的は、(1)第1導電型シリコン基板上に、バイ
ポーラトランジスタ、nチャネルsitゲート型電界効
果トランジスタ及びnチャネル絶縁ゲート型電界効果ト
ランジスタを有する半導体装置において、上記シリコン
基板は第2導電型の複数の領域を有し、該第2導電型の
領域の1の内部に第1導電型の領域を有し、上記nチャ
ネル絶縁ゲート型電界効果トランジスタと上記pチャネ
ル絶縁ゲート型電界効果トランジスタのいずれか一方の
トランジスタが該第1導電型の領域の内部に、他方のト
ランジスタが該第2導電型の領域の他の1の内部に設け
られ、上記バイポーラトランジスタの少なくとも1部は
、該第2導電型の領域のさらに他の1の上部に設けられ
、かつ、該領域は該バイポーラトランジスタのコレクタ
として構成されたことを特徴とする半導体装置、(2)
上記1記載の半導体装置において、上記第1導電型はP
型であり、上記第2導電型はn型であり、上記−方のト
ランジスタはnチャネル絶縁ゲート型電界効果トランジ
スタであり、上記他方のトランジスタはpチャネル絶縁
ゲート型電界効果トランジスタであることを特徴とする
半導体装置、(3)上記1又は2記載の半導体装置にお
いて、上記nチャネル絶縁ゲート型電界効果トランジス
タ及びpチャネル絶縁ゲート型電界効果トランジスタは
、相補型電界効果トランジスタを構成し、上記一方のト
ランジスタはメモリセルを構成することを特徴とする半
導体装置、(4)請求項1.2又は3記款の半導体装置
において、上記第2導電型の複数の領域は、同じ不純物
を同じ濃度で有することを特徴とする半導体装置により
達成される。 上記他の目的は、(5)第1導電型シリコン基板上に、
互いに分離された複数の第2導電型の領域を形成する工
程、該第2導電型の領域の1の上に第1導電型の領域を
形成する工程、nチャネル絶縁ゲート型電界効果トラン
ジスタとpチャネル絶縁ゲート型電界効果トランジスタ
のいずれか一方のトランジスタを、該第1導電型の領域
の上に、他方のトランジスタを、該第2導電型の領域の
他の1の上に、バイポーラトランジスタの少なくとも1
部を、該第2導電型の領域のさらに他の1の上に、かつ
該領域を該バイポーラトランジスタのコレクタとして、
それぞれ形成する工程により、上記1記載の半導体装置
を製造することを特徴とする半導体装置の製造方法、(
6)上記5記載の半導体装置の製造方法において、上記
第1導電型はp型であり、上記第2導電型はn型であり
、上記一方のトランジスタはnチャネル絶縁ゲート型電
界効果トランジスタであり、上記他方のトランジスタは
pチャネル絶縁ゲート型電界効果トランジスタであるこ
とを特徴とする半導体装置の製造方法により達成される
。 上記(5)項記載の3番目の工程において、各トランジ
スタはどのような順で形成してもよい。 始めに、バイポーラトランジスタを形成し、その後MO
Sトランジスタを形成しても、始めにM○Sトランジス
タを形成し、その後バイポーラトランジスタを形成して
もよい。 【作用】 メモリセル部を構成する三重ウェル構造の基板とウェル
との間に設けられた反対導電型の埋込層と、バイポーラ
トランジスタの埋込層とを同一工程により製造するため
、プロセス工程の大幅な簡略化が行われた。 また、メモリセル部を構成する三重ウェル構造の基板と
ウェルとの間に設けられた反対導電型の埋込層は、従来
のn型シールド層に比較して、その不純物1度が従来よ
りも2桁以上高くできるため、メモリセルに流入する雑
音電流を著しく減少できる。さらに、メモリセルに流入
する雑音電流が大幅に低減するため、素子特性が従来以
上に改善される。 [実施例] 以下1本発明の一実施例を、第1図〜第6図の素子の断
面図を用いて説明する。 初めシこ、第2図に示すように、p型シリコン基板1の
表面の一部に、不純物としてアンチモンを用い熱拡散に
よりn型埋込層2を形成する。この後、気相成長法によ
り1.5μmの厚みにn型エピタキシャル層3を成長さ
せる。 次に、第3図に示すように、上記エピタキシャル層3の
表面に、熱酸化により二酸化シリコン6を形成し、さら
に、ホトレジストの選択マスクを用いて、ボロンの分子
イオン打ち込みを加速電圧60 keV、ドーズ量7
X 10”/am2で行いpウェル4を形成する。同様
にリンのイオン打ち込みを加速電圧125 keV、ド
ーズ量3 X 1011/c+a2で行いnウェル5を
形成する。 次に、第4図に示すように、始めに、通常の選択酸化法
を用いて、二酸化シリコン7を形成し、素子間の分離を
行う。この後、nチャネルM OSトランジスタ領域に
、n型不純物イオンとしてボロンを加速電圧260 k
eV、ドーズ量8 X 1012/ca+2で打ち込み
、また、PチャネルMOSトランジスタ領域に、n型不
純物イオンとしてリンを加速電圧400 keV、 ド
ーズ量5 X 1012/cm2で打ち込み。 それぞれ低抵抗の埋込p型層8と埋込n型層9を形成す
る。 次に、第5図に示すように、始めに、バイポーラトラン
ジスタを形成する。まずリンを加速電圧80 keV、
ドーズ量5 X 1015/c@”で打ち込み、コレク
タ引出し用のn型拡散層10を形成した後、ボロンを加
速電圧10keV、ドーズ量2X 1013/cm2で
打ち込み、ベース領域のP型拡散層11を形成する。 この後、二酸化シリコン6の一部に開孔部を設けて、ヒ
ソを不純物として含むn型多結晶シリコン13を堆積し
、熱処理を行うことによりエミッタ領域のn型拡散層1
2を形成する。 次に、第6図に示すように、MOSトランジスタを形成
する。始めに、上記素子表面に、n型多結晶シリコン1
4と二酸化シリコン15を堆積して。 通常のホトリソグラフィー技術とドライエツチング技術
を用いてゲート電極を形成する。この後、メモリセル部
のnチャネルMOSトランジスタをLDDIl造とする
ために、この領域に選択的にn型不純物イオンとしてリ
ンを加速電圧25 keV。 ドーズ量2 X 1013/cm2で打ち込み、n型拡
散、IFt7を形成する。この後、上記ゲート電極の側
壁にサイドスペーサ用の二酸化シリコン16を0.04
μmの厚みに形成する。 最後に、第1図に示すように、nチャネルMOSトラン
ジスタのソース・ドレインとなるn型拡散層18及びp
チャネルMoSトランジスタのソース・トレインとなる
n型拡散層19を形成し1本発明のBiCMO3が完成
される。 なお、上記の実施例において、始めに、バイポーラトラ
ンジスタを形成し、その後MOSトランジスタを形成し
たが、始めにMOSトランジスタを形成し、この後バイ
ポーラトランジスタを形成しても、同様な結果が得られ
ることは言うまでもない。 さらに、上記の実施例において、すべてのn型、p型の
導電型を逆転しても、同様な結果が得られることは言う
までもない。 [発明の効果] 以上説明したように1本発明によりメモリセル部を構成
する三重ウェル構造の基板とウェルとの間に設けられた
反対導電型の埋込層が高い不純物濃度を有する半導体装
置が得られた。不純物濃度が2桁以上高い場合、ウェル
とソース又はトレイン間に形成されるダイオードに流れ
る逆方向リーク電流が、測定条件−5V、アノード面積
160×160μ−で、約0.2PAから約0.01p
Aに低減した。 また、メモリセル部を構成する三重ウェル構造の基板と
ウェルとの間に設けられた反対導電型の埋込層とバイポ
ーラトランジスタの埋込層を同−工程により製造するた
め、プロセス工程の簡略化が実現できた。例えば、本発
明を用いて4Mピッ1へ B i CMO5DRAMを
試作した結果、プロセス工程数が約650工程から約5
70工程に低減できた。
らず、プロセス工程が複雑化する。という問題があった
。さらに、上記従来技術と同様の基板構造を用いて0.
5μ璽以降のBiCMO5を形成するならば、バイポー
ラトランジスタのn型埋込層を付加する必要があるため
、さらにプロセスが複雑化するという問題があった。す
なわち、始めに、p型シリコン基板内部の一部にn型シ
ールド層を設け、次に、基板の上記領域とは異なる部分
にn型埋込層を設け、引き続きn型エピタキシャル層を
形成する必要があった。 また、n型シールド層は熱拡散により製造するため、そ
の不純物濃度を高くできないという開運があった。 本発明の目的は、メモリセル部を構成する三重ウェル構
造の基板とウェルとの間に設けられた反対導電型の埋込
層が高い不純物濃度を有する半導体装置を提供すること
にある。 本発明の他の目的は、比較的簡単な工程で、従来と同等
以上の性能を持っBiCMO5を有する半導体装置の製
造方法を提供することにある。 [課題を解決するための手段] 上記目的は、(1)第1導電型シリコン基板上に、バイ
ポーラトランジスタ、nチャネルsitゲート型電界効
果トランジスタ及びnチャネル絶縁ゲート型電界効果ト
ランジスタを有する半導体装置において、上記シリコン
基板は第2導電型の複数の領域を有し、該第2導電型の
領域の1の内部に第1導電型の領域を有し、上記nチャ
ネル絶縁ゲート型電界効果トランジスタと上記pチャネ
ル絶縁ゲート型電界効果トランジスタのいずれか一方の
トランジスタが該第1導電型の領域の内部に、他方のト
ランジスタが該第2導電型の領域の他の1の内部に設け
られ、上記バイポーラトランジスタの少なくとも1部は
、該第2導電型の領域のさらに他の1の上部に設けられ
、かつ、該領域は該バイポーラトランジスタのコレクタ
として構成されたことを特徴とする半導体装置、(2)
上記1記載の半導体装置において、上記第1導電型はP
型であり、上記第2導電型はn型であり、上記−方のト
ランジスタはnチャネル絶縁ゲート型電界効果トランジ
スタであり、上記他方のトランジスタはpチャネル絶縁
ゲート型電界効果トランジスタであることを特徴とする
半導体装置、(3)上記1又は2記載の半導体装置にお
いて、上記nチャネル絶縁ゲート型電界効果トランジス
タ及びpチャネル絶縁ゲート型電界効果トランジスタは
、相補型電界効果トランジスタを構成し、上記一方のト
ランジスタはメモリセルを構成することを特徴とする半
導体装置、(4)請求項1.2又は3記款の半導体装置
において、上記第2導電型の複数の領域は、同じ不純物
を同じ濃度で有することを特徴とする半導体装置により
達成される。 上記他の目的は、(5)第1導電型シリコン基板上に、
互いに分離された複数の第2導電型の領域を形成する工
程、該第2導電型の領域の1の上に第1導電型の領域を
形成する工程、nチャネル絶縁ゲート型電界効果トラン
ジスタとpチャネル絶縁ゲート型電界効果トランジスタ
のいずれか一方のトランジスタを、該第1導電型の領域
の上に、他方のトランジスタを、該第2導電型の領域の
他の1の上に、バイポーラトランジスタの少なくとも1
部を、該第2導電型の領域のさらに他の1の上に、かつ
該領域を該バイポーラトランジスタのコレクタとして、
それぞれ形成する工程により、上記1記載の半導体装置
を製造することを特徴とする半導体装置の製造方法、(
6)上記5記載の半導体装置の製造方法において、上記
第1導電型はp型であり、上記第2導電型はn型であり
、上記一方のトランジスタはnチャネル絶縁ゲート型電
界効果トランジスタであり、上記他方のトランジスタは
pチャネル絶縁ゲート型電界効果トランジスタであるこ
とを特徴とする半導体装置の製造方法により達成される
。 上記(5)項記載の3番目の工程において、各トランジ
スタはどのような順で形成してもよい。 始めに、バイポーラトランジスタを形成し、その後MO
Sトランジスタを形成しても、始めにM○Sトランジス
タを形成し、その後バイポーラトランジスタを形成して
もよい。 【作用】 メモリセル部を構成する三重ウェル構造の基板とウェル
との間に設けられた反対導電型の埋込層と、バイポーラ
トランジスタの埋込層とを同一工程により製造するため
、プロセス工程の大幅な簡略化が行われた。 また、メモリセル部を構成する三重ウェル構造の基板と
ウェルとの間に設けられた反対導電型の埋込層は、従来
のn型シールド層に比較して、その不純物1度が従来よ
りも2桁以上高くできるため、メモリセルに流入する雑
音電流を著しく減少できる。さらに、メモリセルに流入
する雑音電流が大幅に低減するため、素子特性が従来以
上に改善される。 [実施例] 以下1本発明の一実施例を、第1図〜第6図の素子の断
面図を用いて説明する。 初めシこ、第2図に示すように、p型シリコン基板1の
表面の一部に、不純物としてアンチモンを用い熱拡散に
よりn型埋込層2を形成する。この後、気相成長法によ
り1.5μmの厚みにn型エピタキシャル層3を成長さ
せる。 次に、第3図に示すように、上記エピタキシャル層3の
表面に、熱酸化により二酸化シリコン6を形成し、さら
に、ホトレジストの選択マスクを用いて、ボロンの分子
イオン打ち込みを加速電圧60 keV、ドーズ量7
X 10”/am2で行いpウェル4を形成する。同様
にリンのイオン打ち込みを加速電圧125 keV、ド
ーズ量3 X 1011/c+a2で行いnウェル5を
形成する。 次に、第4図に示すように、始めに、通常の選択酸化法
を用いて、二酸化シリコン7を形成し、素子間の分離を
行う。この後、nチャネルM OSトランジスタ領域に
、n型不純物イオンとしてボロンを加速電圧260 k
eV、ドーズ量8 X 1012/ca+2で打ち込み
、また、PチャネルMOSトランジスタ領域に、n型不
純物イオンとしてリンを加速電圧400 keV、 ド
ーズ量5 X 1012/cm2で打ち込み。 それぞれ低抵抗の埋込p型層8と埋込n型層9を形成す
る。 次に、第5図に示すように、始めに、バイポーラトラン
ジスタを形成する。まずリンを加速電圧80 keV、
ドーズ量5 X 1015/c@”で打ち込み、コレク
タ引出し用のn型拡散層10を形成した後、ボロンを加
速電圧10keV、ドーズ量2X 1013/cm2で
打ち込み、ベース領域のP型拡散層11を形成する。 この後、二酸化シリコン6の一部に開孔部を設けて、ヒ
ソを不純物として含むn型多結晶シリコン13を堆積し
、熱処理を行うことによりエミッタ領域のn型拡散層1
2を形成する。 次に、第6図に示すように、MOSトランジスタを形成
する。始めに、上記素子表面に、n型多結晶シリコン1
4と二酸化シリコン15を堆積して。 通常のホトリソグラフィー技術とドライエツチング技術
を用いてゲート電極を形成する。この後、メモリセル部
のnチャネルMOSトランジスタをLDDIl造とする
ために、この領域に選択的にn型不純物イオンとしてリ
ンを加速電圧25 keV。 ドーズ量2 X 1013/cm2で打ち込み、n型拡
散、IFt7を形成する。この後、上記ゲート電極の側
壁にサイドスペーサ用の二酸化シリコン16を0.04
μmの厚みに形成する。 最後に、第1図に示すように、nチャネルMOSトラン
ジスタのソース・ドレインとなるn型拡散層18及びp
チャネルMoSトランジスタのソース・トレインとなる
n型拡散層19を形成し1本発明のBiCMO3が完成
される。 なお、上記の実施例において、始めに、バイポーラトラ
ンジスタを形成し、その後MOSトランジスタを形成し
たが、始めにMOSトランジスタを形成し、この後バイ
ポーラトランジスタを形成しても、同様な結果が得られ
ることは言うまでもない。 さらに、上記の実施例において、すべてのn型、p型の
導電型を逆転しても、同様な結果が得られることは言う
までもない。 [発明の効果] 以上説明したように1本発明によりメモリセル部を構成
する三重ウェル構造の基板とウェルとの間に設けられた
反対導電型の埋込層が高い不純物濃度を有する半導体装
置が得られた。不純物濃度が2桁以上高い場合、ウェル
とソース又はトレイン間に形成されるダイオードに流れ
る逆方向リーク電流が、測定条件−5V、アノード面積
160×160μ−で、約0.2PAから約0.01p
Aに低減した。 また、メモリセル部を構成する三重ウェル構造の基板と
ウェルとの間に設けられた反対導電型の埋込層とバイポ
ーラトランジスタの埋込層を同−工程により製造するた
め、プロセス工程の簡略化が実現できた。例えば、本発
明を用いて4Mピッ1へ B i CMO5DRAMを
試作した結果、プロセス工程数が約650工程から約5
70工程に低減できた。
第1図は本発明の一実施例の半導体装置の断面図、第2
図、第3図、第4図、第5図、第6図はその製造方法を
示す素子の工程断面図、第7図は従来の半導体装置の断
面図である。 1・・p型シリコン基板 2 n型埋込層 2′ ・・n型シールド層 3 n型エピタキシャル層 4−nウェル 5− nウェル 6.7.15.16・・・二酸化シリコン8・・埋込P
型層 9・・・埋込n型層 10.12.17.18−=n型拡散溜11. 19・・ p型拡散層 13. 14・・・n型多結晶シリコン
図、第3図、第4図、第5図、第6図はその製造方法を
示す素子の工程断面図、第7図は従来の半導体装置の断
面図である。 1・・p型シリコン基板 2 n型埋込層 2′ ・・n型シールド層 3 n型エピタキシャル層 4−nウェル 5− nウェル 6.7.15.16・・・二酸化シリコン8・・埋込P
型層 9・・・埋込n型層 10.12.17.18−=n型拡散溜11. 19・・ p型拡散層 13. 14・・・n型多結晶シリコン
Claims (1)
- 【特許請求の範囲】 1、第1導電型シリコン基板上に、バイポーラトランジ
スタ、nチャネル絶縁ゲート型電界効果トランジスタ及
びpチャネル絶縁ゲート型電界効果トランジスタを有す
る半導体装置において、上記シリコン基板は第2導電型
の複数の領域を有し、該第2導電型の領域の1の内部に
第1導電型の領域を有し、上記nチャネル絶縁ゲート型
電界効果トランジスタと上記pチャネル絶縁ゲート型電
界効果トランジスタのいずれか一方のトランジスタが該
第1導電型の領域の内部に、他方のトランジスタが該第
2導電型の領域の他の1の内部に設けられ、上記バイポ
ーラトランジスタの少なくとも1部は、該第2導電型の
領域のさらに他の1の上部に設けられ、かつ、該領域は
該バイポーラトランジスタのコレクタとして構成された
ことを特徴とする半導体装置。 2、請求項1記載の半導体装置において、上記第1導電
型はp型であり、上記第2導電型はn型であり、上記一
方のトランジスタはnチャネル絶縁ゲート型電界効果ト
ランジスタであり、上記他方のトランジスタはpチャネ
ル絶縁ゲート型電界効果トランジスタであることを特徴
とする半導体装置。 3、請求項1又は2記載の半導体装置において、上記n
チャネル絶縁ゲート型電界効果トランジスタ及びpチャ
ネル絶縁ゲート型電界効果トランジスタは、相補型電界
効果トランジスタを構成し、上記一方のトランジスタは
メモリセルを構成することを特徴とする半導体装置。 4、請求項1、2又は3記載の半導体装置において、上
記第2導電型の複数の領域は、同じ不純物を同じ濃度で
有することを特徴とする半導体装置。 5、第1導電型シリコン基板上に、互いに分離された複
数の第2導電型の領域を形成する工程。 該第2導電型の領域の1の上に第1導電型の領域を形成
する工程、nチャネル絶縁ゲート型電界効果トランジス
タとpチャネル絶縁ゲート型電界効果トランジスタのい
ずれか一方のトランジスタを、該第1導電型の領域の上
に、他方のトランジスタを、該第2導電型の領域の他の
1の上に、バイポーラトランジスタの少なくとも1部を
、該第2導電型の領域のさらに他の1の上に、かつ該領
域を該バイポーラトランジスタのコレクタとして、それ
ぞれ形成する工程により、請求項1記載の半導体装置を
製造することを特徴とする半導体装置の製造方法。 6、請求項5記載の半導体装置の製造方法において、上
記第1導電型はp型であり、上記第2導電型はn型であ
り、上記一方のトランジスタはnチャネル絶縁ゲート型
電界効果トランジスタであり、上記他方のトランジスタ
はpチャネル絶縁ゲート型電界効果トランジスタである
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2111685A JPH0411767A (ja) | 1990-05-01 | 1990-05-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2111685A JPH0411767A (ja) | 1990-05-01 | 1990-05-01 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0411767A true JPH0411767A (ja) | 1992-01-16 |
Family
ID=14567584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2111685A Pending JPH0411767A (ja) | 1990-05-01 | 1990-05-01 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0411767A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04212453A (ja) * | 1990-05-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
RU2581418C1 (ru) * | 2014-09-22 | 2016-04-20 | федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" | Способ изготовления полупроводникового прибора |
-
1990
- 1990-05-01 JP JP2111685A patent/JPH0411767A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04212453A (ja) * | 1990-05-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
RU2581418C1 (ru) * | 2014-09-22 | 2016-04-20 | федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" | Способ изготовления полупроводникового прибора |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2851753B2 (ja) | 半導体装置およびその製造方法 | |
JPH07183393A (ja) | 半導体装置の製造方法 | |
JPH1070250A (ja) | 半導体装置およびその製造方法 | |
JPH0348458A (ja) | Bi―CMOS集積回路およびその製造方法 | |
JPS61242064A (ja) | 相補型半導体装置の製造方法 | |
JPS58170047A (ja) | 半導体装置 | |
JP2001291786A (ja) | 半導体装置及びその製造方法 | |
JPH0411767A (ja) | 半導体装置及びその製造方法 | |
JP2768751B2 (ja) | 半導体装置の製造方法 | |
JP4376325B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP2721155B2 (ja) | 半導体装置 | |
JP2735285B2 (ja) | 半導体装置 | |
JP2610906B2 (ja) | BiMOS半導体回路装置の製造方法 | |
JPH023270A (ja) | Hct半導体装置の製造方法 | |
JPS63302562A (ja) | Mos型半導体装置の製造方法 | |
JPH0330364A (ja) | 集積回路の製造方法 | |
JPH04234161A (ja) | ダブルド―プされたチャネルストップ層を有する半導体装置およびその製造方法 | |
JPS59124157A (ja) | 相補型半導体集積回路 | |
JP3006837B2 (ja) | Cmisダイナミックメモリ装置 | |
JPH05129535A (ja) | 半導体集積回路とその製造方法 | |
JPH0376154A (ja) | 半導体装置の製造方法 | |
JPH01186673A (ja) | 半導体装置 | |
JPS6390164A (ja) | 半導体装置 | |
JPS5834975A (ja) | 絶縁ゲ−ト型電界効果半導体装置 | |
JPH11154682A (ja) | 半導体装置及びその製造方法 |