JPH0411767A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0411767A JPH0411767A JP2111685A JP11168590A JPH0411767A JP H0411767 A JPH0411767 A JP H0411767A JP 2111685 A JP2111685 A JP 2111685A JP 11168590 A JP11168590 A JP 11168590A JP H0411767 A JPH0411767 A JP H0411767A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野］
本発明は半導体装置及びその製造方法に係り、特にバイ
ポーラトランジスタとｎチャネル絶縁ゲート型電界効果
トランジスタ（ＭＯ’Ｓトランジスタ）とｐチャネルＭ
ＯＳトランジスタから構成されるいわゆるＢｉＣＭＯ５
を設けた半導体装置及びその製造方法に関する。
ポーラトランジスタとｎチャネル絶縁ゲート型電界効果
トランジスタ（ＭＯ’Ｓトランジスタ）とｐチャネルＭ
ＯＳトランジスタから構成されるいわゆるＢｉＣＭＯ５
を設けた半導体装置及びその製造方法に関する。
従来の半導体装置は、第２１回ソリッドステートデバイ
スアンドマテリアルズ（１９８９）第１０５頁から １
０８頁（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ ２１ｓｔＣｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏ
ｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｎａｔ
ｅｒ−ｉａｌｓ、Ｔｏｋｙｏ、１９８９．ＰＰ、１０５
−１０８）に記載されているように、０．５μＩ技術、
ないし、それよりも微細のリソグラフィー技術を用いて
、相補型ＭＯＳトランジスタ（ＣＭＯ３）を形成する場
合、メモリセル部のＭＯＳトランジスタの基板構造とし
て、第７図に示すように、ｐ型シリコン基板１とｎウェ
ル４の間に、反対導電型のｎ型シールド層２′を設け、
いわゆる、三重ウェル構造のｎチャネルＭＯＳトランジ
スタとしていた。この理由は、０．５μｍ以降のＣＭＯ
Ｓトランジスタでは、素子の微細化に伴い、従来の電源
電圧を５．ＯＶから３．３■に下げ、さらに基板電位を
−３，０■からＯｖに上げているために、電源投入時に
発生する逆方向サージ電圧によりＣＭＯＳトランジスタ
に順方向に電流が流れ易く、これを防止するために、三
重ウェル構造が不可欠となっているためである。なお、
第７図において、５はｎウェル、８は埋込ｐ型層、９は
埋込ｎ型層、１４はｎ型多結晶シリコン、１７はｎ型拡
散層、１９はｎ型拡散層である。
スアンドマテリアルズ（１９８９）第１０５頁から １
０８頁（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ ２１ｓｔＣｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏ
ｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｎａｔ
ｅｒ−ｉａｌｓ、Ｔｏｋｙｏ、１９８９．ＰＰ、１０５
−１０８）に記載されているように、０．５μＩ技術、
ないし、それよりも微細のリソグラフィー技術を用いて
、相補型ＭＯＳトランジスタ（ＣＭＯ３）を形成する場
合、メモリセル部のＭＯＳトランジスタの基板構造とし
て、第７図に示すように、ｐ型シリコン基板１とｎウェ
ル４の間に、反対導電型のｎ型シールド層２′を設け、
いわゆる、三重ウェル構造のｎチャネルＭＯＳトランジ
スタとしていた。この理由は、０．５μｍ以降のＣＭＯ
Ｓトランジスタでは、素子の微細化に伴い、従来の電源
電圧を５．ＯＶから３．３■に下げ、さらに基板電位を
−３，０■からＯｖに上げているために、電源投入時に
発生する逆方向サージ電圧によりＣＭＯＳトランジスタ
に順方向に電流が流れ易く、これを防止するために、三
重ウェル構造が不可欠となっているためである。なお、
第７図において、５はｎウェル、８は埋込ｐ型層、９は
埋込ｎ型層、１４はｎ型多結晶シリコン、１７はｎ型拡
散層、１９はｎ型拡散層である。
【発明が解決しようとする課題１
上記従来技術では、三重ウェル構造を実現しなくてはな
らず、プロセス工程が複雑化する。という問題があった
。さらに、上記従来技術と同様の基板構造を用いて０．
５μ璽以降のＢｉＣＭＯ５を形成するならば、バイポー
ラトランジスタのｎ型埋込層を付加する必要があるため
、さらにプロセスが複雑化するという問題があった。す
なわち、始めに、ｐ型シリコン基板内部の一部にｎ型シ
ールド層を設け、次に、基板の上記領域とは異なる部分
にｎ型埋込層を設け、引き続きｎ型エピタキシャル層を
形成する必要があった。 また、ｎ型シールド層は熱拡散により製造するため、そ
の不純物濃度を高くできないという開運があった。 本発明の目的は、メモリセル部を構成する三重ウェル構
造の基板とウェルとの間に設けられた反対導電型の埋込
層が高い不純物濃度を有する半導体装置を提供すること
にある。 本発明の他の目的は、比較的簡単な工程で、従来と同等
以上の性能を持っＢｉＣＭＯ５を有する半導体装置の製
造方法を提供することにある。 ［課題を解決するための手段］ 上記目的は、（１）第１導電型シリコン基板上に、バイ
ポーラトランジスタ、ｎチャネルｓｉｔゲート型電界効
果トランジスタ及びｎチャネル絶縁ゲート型電界効果ト
ランジスタを有する半導体装置において、上記シリコン
基板は第２導電型の複数の領域を有し、該第２導電型の
領域の１の内部に第１導電型の領域を有し、上記ｎチャ
ネル絶縁ゲート型電界効果トランジスタと上記ｐチャネ
ル絶縁ゲート型電界効果トランジスタのいずれか一方の
トランジスタが該第１導電型の領域の内部に、他方のト
ランジスタが該第２導電型の領域の他の１の内部に設け
られ、上記バイポーラトランジスタの少なくとも１部は
、該第２導電型の領域のさらに他の１の上部に設けられ
、かつ、該領域は該バイポーラトランジスタのコレクタ
として構成されたことを特徴とする半導体装置、（２）
上記１記載の半導体装置において、上記第１導電型はＰ
型であり、上記第２導電型はｎ型であり、上記−方のト
ランジスタはｎチャネル絶縁ゲート型電界効果トランジ
スタであり、上記他方のトランジスタはｐチャネル絶縁
ゲート型電界効果トランジスタであることを特徴とする
半導体装置、（３）上記１又は２記載の半導体装置にお
いて、上記ｎチャネル絶縁ゲート型電界効果トランジス
タ及びｐチャネル絶縁ゲート型電界効果トランジスタは
、相補型電界効果トランジスタを構成し、上記一方のト
ランジスタはメモリセルを構成することを特徴とする半
導体装置、（４）請求項１．２又は３記款の半導体装置
において、上記第２導電型の複数の領域は、同じ不純物
を同じ濃度で有することを特徴とする半導体装置により
達成される。 上記他の目的は、（５）第１導電型シリコン基板上に、
互いに分離された複数の第２導電型の領域を形成する工
程、該第２導電型の領域の１の上に第１導電型の領域を
形成する工程、ｎチャネル絶縁ゲート型電界効果トラン
ジスタとｐチャネル絶縁ゲート型電界効果トランジスタ
のいずれか一方のトランジスタを、該第１導電型の領域
の上に、他方のトランジスタを、該第２導電型の領域の
他の１の上に、バイポーラトランジスタの少なくとも１
部を、該第２導電型の領域のさらに他の１の上に、かつ
該領域を該バイポーラトランジスタのコレクタとして、
それぞれ形成する工程により、上記１記載の半導体装置
を製造することを特徴とする半導体装置の製造方法、（
６）上記５記載の半導体装置の製造方法において、上記
第１導電型はｐ型であり、上記第２導電型はｎ型であり
、上記一方のトランジスタはｎチャネル絶縁ゲート型電
界効果トランジスタであり、上記他方のトランジスタは
ｐチャネル絶縁ゲート型電界効果トランジスタであるこ
とを特徴とする半導体装置の製造方法により達成される
。 上記（５）項記載の３番目の工程において、各トランジ
スタはどのような順で形成してもよい。 始めに、バイポーラトランジスタを形成し、その後ＭＯ
Ｓトランジスタを形成しても、始めにＭ○Ｓトランジス
タを形成し、その後バイポーラトランジスタを形成して
もよい。 【作用】 メモリセル部を構成する三重ウェル構造の基板とウェル
との間に設けられた反対導電型の埋込層と、バイポーラ
トランジスタの埋込層とを同一工程により製造するため
、プロセス工程の大幅な簡略化が行われた。 また、メモリセル部を構成する三重ウェル構造の基板と
ウェルとの間に設けられた反対導電型の埋込層は、従来
のｎ型シールド層に比較して、その不純物１度が従来よ
りも２桁以上高くできるため、メモリセルに流入する雑
音電流を著しく減少できる。さらに、メモリセルに流入
する雑音電流が大幅に低減するため、素子特性が従来以
上に改善される。 ［実施例］ 以下１本発明の一実施例を、第１図〜第６図の素子の断
面図を用いて説明する。 初めシこ、第２図に示すように、ｐ型シリコン基板１の
表面の一部に、不純物としてアンチモンを用い熱拡散に
よりｎ型埋込層２を形成する。この後、気相成長法によ
り１．５μｍの厚みにｎ型エピタキシャル層３を成長さ
せる。 次に、第３図に示すように、上記エピタキシャル層３の
表面に、熱酸化により二酸化シリコン６を形成し、さら
に、ホトレジストの選択マスクを用いて、ボロンの分子
イオン打ち込みを加速電圧６０ ｋｅＶ、ドーズ量７
Ｘ １０”／ａｍ２で行いｐウェル４を形成する。同様
にリンのイオン打ち込みを加速電圧１２５ ｋｅＶ、ド
ーズ量３ Ｘ １０１１／ｃ＋ａ２で行いｎウェル５を
形成する。 次に、第４図に示すように、始めに、通常の選択酸化法
を用いて、二酸化シリコン７を形成し、素子間の分離を
行う。この後、ｎチャネルＭ ＯＳトランジスタ領域に
、ｎ型不純物イオンとしてボロンを加速電圧２６０ ｋ
ｅＶ、ドーズ量８ Ｘ １０１２／ｃａ＋２で打ち込み
、また、ＰチャネルＭＯＳトランジスタ領域に、ｎ型不
純物イオンとしてリンを加速電圧４００ ｋｅＶ、 ド
ーズ量５ Ｘ １０１２／ｃｍ２で打ち込み。 それぞれ低抵抗の埋込ｐ型層８と埋込ｎ型層９を形成す
る。 次に、第５図に示すように、始めに、バイポーラトラン
ジスタを形成する。まずリンを加速電圧８０ ｋｅＶ、
ドーズ量５ Ｘ １０１５／ｃ＠”で打ち込み、コレク
タ引出し用のｎ型拡散層１０を形成した後、ボロンを加
速電圧１０ｋｅＶ、ドーズ量２Ｘ １０１３／ｃｍ２で
打ち込み、ベース領域のＰ型拡散層１１を形成する。 この後、二酸化シリコン６の一部に開孔部を設けて、ヒ
ソを不純物として含むｎ型多結晶シリコン１３を堆積し
、熱処理を行うことによりエミッタ領域のｎ型拡散層１
２を形成する。 次に、第６図に示すように、ＭＯＳトランジスタを形成
する。始めに、上記素子表面に、ｎ型多結晶シリコン１
４と二酸化シリコン１５を堆積して。 通常のホトリソグラフィー技術とドライエツチング技術
を用いてゲート電極を形成する。この後、メモリセル部
のｎチャネルＭＯＳトランジスタをＬＤＤＩｌ造とする
ために、この領域に選択的にｎ型不純物イオンとしてリ
ンを加速電圧２５ ｋｅＶ。 ドーズ量２ Ｘ １０１３／ｃｍ２で打ち込み、ｎ型拡
散、ＩＦｔ７を形成する。この後、上記ゲート電極の側
壁にサイドスペーサ用の二酸化シリコン１６を０．０４
μｍの厚みに形成する。 最後に、第１図に示すように、ｎチャネルＭＯＳトラン
ジスタのソース・ドレインとなるｎ型拡散層１８及びｐ
チャネルＭｏＳトランジスタのソース・トレインとなる
ｎ型拡散層１９を形成し１本発明のＢｉＣＭＯ３が完成
される。 なお、上記の実施例において、始めに、バイポーラトラ
ンジスタを形成し、その後ＭＯＳトランジスタを形成し
たが、始めにＭＯＳトランジスタを形成し、この後バイ
ポーラトランジスタを形成しても、同様な結果が得られ
ることは言うまでもない。 さらに、上記の実施例において、すべてのｎ型、ｐ型の
導電型を逆転しても、同様な結果が得られることは言う
までもない。 ［発明の効果］ 以上説明したように１本発明によりメモリセル部を構成
する三重ウェル構造の基板とウェルとの間に設けられた
反対導電型の埋込層が高い不純物濃度を有する半導体装
置が得られた。不純物濃度が２桁以上高い場合、ウェル
とソース又はトレイン間に形成されるダイオードに流れ
る逆方向リーク電流が、測定条件−５Ｖ、アノード面積
１６０×１６０μ−で、約０．２ＰＡから約０．０１ｐ
Ａに低減した。 また、メモリセル部を構成する三重ウェル構造の基板と
ウェルとの間に設けられた反対導電型の埋込層とバイポ
ーラトランジスタの埋込層を同−工程により製造するた
め、プロセス工程の簡略化が実現できた。例えば、本発
明を用いて４Ｍピッ１へ Ｂ ｉ ＣＭＯ５ＤＲＡＭを
試作した結果、プロセス工程数が約６５０工程から約５
７０工程に低減できた。
らず、プロセス工程が複雑化する。という問題があった
。さらに、上記従来技術と同様の基板構造を用いて０．
５μ璽以降のＢｉＣＭＯ５を形成するならば、バイポー
ラトランジスタのｎ型埋込層を付加する必要があるため
、さらにプロセスが複雑化するという問題があった。す
なわち、始めに、ｐ型シリコン基板内部の一部にｎ型シ
ールド層を設け、次に、基板の上記領域とは異なる部分
にｎ型埋込層を設け、引き続きｎ型エピタキシャル層を
形成する必要があった。 また、ｎ型シールド層は熱拡散により製造するため、そ
の不純物濃度を高くできないという開運があった。 本発明の目的は、メモリセル部を構成する三重ウェル構
造の基板とウェルとの間に設けられた反対導電型の埋込
層が高い不純物濃度を有する半導体装置を提供すること
にある。 本発明の他の目的は、比較的簡単な工程で、従来と同等
以上の性能を持っＢｉＣＭＯ５を有する半導体装置の製
造方法を提供することにある。 ［課題を解決するための手段］ 上記目的は、（１）第１導電型シリコン基板上に、バイ
ポーラトランジスタ、ｎチャネルｓｉｔゲート型電界効
果トランジスタ及びｎチャネル絶縁ゲート型電界効果ト
ランジスタを有する半導体装置において、上記シリコン
基板は第２導電型の複数の領域を有し、該第２導電型の
領域の１の内部に第１導電型の領域を有し、上記ｎチャ
ネル絶縁ゲート型電界効果トランジスタと上記ｐチャネ
ル絶縁ゲート型電界効果トランジスタのいずれか一方の
トランジスタが該第１導電型の領域の内部に、他方のト
ランジスタが該第２導電型の領域の他の１の内部に設け
られ、上記バイポーラトランジスタの少なくとも１部は
、該第２導電型の領域のさらに他の１の上部に設けられ
、かつ、該領域は該バイポーラトランジスタのコレクタ
として構成されたことを特徴とする半導体装置、（２）
上記１記載の半導体装置において、上記第１導電型はＰ
型であり、上記第２導電型はｎ型であり、上記−方のト
ランジスタはｎチャネル絶縁ゲート型電界効果トランジ
スタであり、上記他方のトランジスタはｐチャネル絶縁
ゲート型電界効果トランジスタであることを特徴とする
半導体装置、（３）上記１又は２記載の半導体装置にお
いて、上記ｎチャネル絶縁ゲート型電界効果トランジス
タ及びｐチャネル絶縁ゲート型電界効果トランジスタは
、相補型電界効果トランジスタを構成し、上記一方のト
ランジスタはメモリセルを構成することを特徴とする半
導体装置、（４）請求項１．２又は３記款の半導体装置
において、上記第２導電型の複数の領域は、同じ不純物
を同じ濃度で有することを特徴とする半導体装置により
達成される。 上記他の目的は、（５）第１導電型シリコン基板上に、
互いに分離された複数の第２導電型の領域を形成する工
程、該第２導電型の領域の１の上に第１導電型の領域を
形成する工程、ｎチャネル絶縁ゲート型電界効果トラン
ジスタとｐチャネル絶縁ゲート型電界効果トランジスタ
のいずれか一方のトランジスタを、該第１導電型の領域
の上に、他方のトランジスタを、該第２導電型の領域の
他の１の上に、バイポーラトランジスタの少なくとも１
部を、該第２導電型の領域のさらに他の１の上に、かつ
該領域を該バイポーラトランジスタのコレクタとして、
それぞれ形成する工程により、上記１記載の半導体装置
を製造することを特徴とする半導体装置の製造方法、（
６）上記５記載の半導体装置の製造方法において、上記
第１導電型はｐ型であり、上記第２導電型はｎ型であり
、上記一方のトランジスタはｎチャネル絶縁ゲート型電
界効果トランジスタであり、上記他方のトランジスタは
ｐチャネル絶縁ゲート型電界効果トランジスタであるこ
とを特徴とする半導体装置の製造方法により達成される
。 上記（５）項記載の３番目の工程において、各トランジ
スタはどのような順で形成してもよい。 始めに、バイポーラトランジスタを形成し、その後ＭＯ
Ｓトランジスタを形成しても、始めにＭ○Ｓトランジス
タを形成し、その後バイポーラトランジスタを形成して
もよい。 【作用】 メモリセル部を構成する三重ウェル構造の基板とウェル
との間に設けられた反対導電型の埋込層と、バイポーラ
トランジスタの埋込層とを同一工程により製造するため
、プロセス工程の大幅な簡略化が行われた。 また、メモリセル部を構成する三重ウェル構造の基板と
ウェルとの間に設けられた反対導電型の埋込層は、従来
のｎ型シールド層に比較して、その不純物１度が従来よ
りも２桁以上高くできるため、メモリセルに流入する雑
音電流を著しく減少できる。さらに、メモリセルに流入
する雑音電流が大幅に低減するため、素子特性が従来以
上に改善される。 ［実施例］ 以下１本発明の一実施例を、第１図〜第６図の素子の断
面図を用いて説明する。 初めシこ、第２図に示すように、ｐ型シリコン基板１の
表面の一部に、不純物としてアンチモンを用い熱拡散に
よりｎ型埋込層２を形成する。この後、気相成長法によ
り１．５μｍの厚みにｎ型エピタキシャル層３を成長さ
せる。 次に、第３図に示すように、上記エピタキシャル層３の
表面に、熱酸化により二酸化シリコン６を形成し、さら
に、ホトレジストの選択マスクを用いて、ボロンの分子
イオン打ち込みを加速電圧６０ ｋｅＶ、ドーズ量７
Ｘ １０”／ａｍ２で行いｐウェル４を形成する。同様
にリンのイオン打ち込みを加速電圧１２５ ｋｅＶ、ド
ーズ量３ Ｘ １０１１／ｃ＋ａ２で行いｎウェル５を
形成する。 次に、第４図に示すように、始めに、通常の選択酸化法
を用いて、二酸化シリコン７を形成し、素子間の分離を
行う。この後、ｎチャネルＭ ＯＳトランジスタ領域に
、ｎ型不純物イオンとしてボロンを加速電圧２６０ ｋ
ｅＶ、ドーズ量８ Ｘ １０１２／ｃａ＋２で打ち込み
、また、ＰチャネルＭＯＳトランジスタ領域に、ｎ型不
純物イオンとしてリンを加速電圧４００ ｋｅＶ、 ド
ーズ量５ Ｘ １０１２／ｃｍ２で打ち込み。 それぞれ低抵抗の埋込ｐ型層８と埋込ｎ型層９を形成す
る。 次に、第５図に示すように、始めに、バイポーラトラン
ジスタを形成する。まずリンを加速電圧８０ ｋｅＶ、
ドーズ量５ Ｘ １０１５／ｃ＠”で打ち込み、コレク
タ引出し用のｎ型拡散層１０を形成した後、ボロンを加
速電圧１０ｋｅＶ、ドーズ量２Ｘ １０１３／ｃｍ２で
打ち込み、ベース領域のＰ型拡散層１１を形成する。 この後、二酸化シリコン６の一部に開孔部を設けて、ヒ
ソを不純物として含むｎ型多結晶シリコン１３を堆積し
、熱処理を行うことによりエミッタ領域のｎ型拡散層１
２を形成する。 次に、第６図に示すように、ＭＯＳトランジスタを形成
する。始めに、上記素子表面に、ｎ型多結晶シリコン１
４と二酸化シリコン１５を堆積して。 通常のホトリソグラフィー技術とドライエツチング技術
を用いてゲート電極を形成する。この後、メモリセル部
のｎチャネルＭＯＳトランジスタをＬＤＤＩｌ造とする
ために、この領域に選択的にｎ型不純物イオンとしてリ
ンを加速電圧２５ ｋｅＶ。 ドーズ量２ Ｘ １０１３／ｃｍ２で打ち込み、ｎ型拡
散、ＩＦｔ７を形成する。この後、上記ゲート電極の側
壁にサイドスペーサ用の二酸化シリコン１６を０．０４
μｍの厚みに形成する。 最後に、第１図に示すように、ｎチャネルＭＯＳトラン
ジスタのソース・ドレインとなるｎ型拡散層１８及びｐ
チャネルＭｏＳトランジスタのソース・トレインとなる
ｎ型拡散層１９を形成し１本発明のＢｉＣＭＯ３が完成
される。 なお、上記の実施例において、始めに、バイポーラトラ
ンジスタを形成し、その後ＭＯＳトランジスタを形成し
たが、始めにＭＯＳトランジスタを形成し、この後バイ
ポーラトランジスタを形成しても、同様な結果が得られ
ることは言うまでもない。 さらに、上記の実施例において、すべてのｎ型、ｐ型の
導電型を逆転しても、同様な結果が得られることは言う
までもない。 ［発明の効果］ 以上説明したように１本発明によりメモリセル部を構成
する三重ウェル構造の基板とウェルとの間に設けられた
反対導電型の埋込層が高い不純物濃度を有する半導体装
置が得られた。不純物濃度が２桁以上高い場合、ウェル
とソース又はトレイン間に形成されるダイオードに流れ
る逆方向リーク電流が、測定条件−５Ｖ、アノード面積
１６０×１６０μ−で、約０．２ＰＡから約０．０１ｐ
Ａに低減した。 また、メモリセル部を構成する三重ウェル構造の基板と
ウェルとの間に設けられた反対導電型の埋込層とバイポ
ーラトランジスタの埋込層を同−工程により製造するた
め、プロセス工程の簡略化が実現できた。例えば、本発
明を用いて４Ｍピッ１へ Ｂ ｉ ＣＭＯ５ＤＲＡＭを
試作した結果、プロセス工程数が約６５０工程から約５
７０工程に低減できた。
第１図は本発明の一実施例の半導体装置の断面図、第２
図、第３図、第４図、第５図、第６図はその製造方法を
示す素子の工程断面図、第７図は従来の半導体装置の断
面図である。 １・・ｐ型シリコン基板 ２ ｎ型埋込層 ２′ ・・ｎ型シールド層 ３ ｎ型エピタキシャル層 ４−ｎウェル ５− ｎウェル ６．７．１５．１６・・・二酸化シリコン８・・埋込Ｐ
型層 ９・・・埋込ｎ型層 １０．１２．１７．１８−＝ｎ型拡散溜１１． １９・・ ｐ型拡散層 １３． １４・・・ｎ型多結晶シリコン
図、第３図、第４図、第５図、第６図はその製造方法を
示す素子の工程断面図、第７図は従来の半導体装置の断
面図である。 １・・ｐ型シリコン基板 ２ ｎ型埋込層 ２′ ・・ｎ型シールド層 ３ ｎ型エピタキシャル層 ４−ｎウェル ５− ｎウェル ６．７．１５．１６・・・二酸化シリコン８・・埋込Ｐ
型層 ９・・・埋込ｎ型層 １０．１２．１７．１８−＝ｎ型拡散溜１１． １９・・ ｐ型拡散層 １３． １４・・・ｎ型多結晶シリコン
Claims (1)
- 【特許請求の範囲】 １、第１導電型シリコン基板上に、バイポーラトランジ
スタ、ｎチャネル絶縁ゲート型電界効果トランジスタ及
びｐチャネル絶縁ゲート型電界効果トランジスタを有す
る半導体装置において、上記シリコン基板は第２導電型
の複数の領域を有し、該第２導電型の領域の１の内部に
第１導電型の領域を有し、上記ｎチャネル絶縁ゲート型
電界効果トランジスタと上記ｐチャネル絶縁ゲート型電
界効果トランジスタのいずれか一方のトランジスタが該
第１導電型の領域の内部に、他方のトランジスタが該第
２導電型の領域の他の１の内部に設けられ、上記バイポ
ーラトランジスタの少なくとも１部は、該第２導電型の
領域のさらに他の１の上部に設けられ、かつ、該領域は
該バイポーラトランジスタのコレクタとして構成された
ことを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、上記第１導電
型はｐ型であり、上記第２導電型はｎ型であり、上記一
方のトランジスタはｎチャネル絶縁ゲート型電界効果ト
ランジスタであり、上記他方のトランジスタはｐチャネ
ル絶縁ゲート型電界効果トランジスタであることを特徴
とする半導体装置。 ３、請求項１又は２記載の半導体装置において、上記ｎ
チャネル絶縁ゲート型電界効果トランジスタ及びｐチャ
ネル絶縁ゲート型電界効果トランジスタは、相補型電界
効果トランジスタを構成し、上記一方のトランジスタは
メモリセルを構成することを特徴とする半導体装置。 ４、請求項１、２又は３記載の半導体装置において、上
記第２導電型の複数の領域は、同じ不純物を同じ濃度で
有することを特徴とする半導体装置。 ５、第１導電型シリコン基板上に、互いに分離された複
数の第２導電型の領域を形成する工程。 該第２導電型の領域の１の上に第１導電型の領域を形成
する工程、ｎチャネル絶縁ゲート型電界効果トランジス
タとｐチャネル絶縁ゲート型電界効果トランジスタのい
ずれか一方のトランジスタを、該第１導電型の領域の上
に、他方のトランジスタを、該第２導電型の領域の他の
１の上に、バイポーラトランジスタの少なくとも１部を
、該第２導電型の領域のさらに他の１の上に、かつ該領
域を該バイポーラトランジスタのコレクタとして、それ
ぞれ形成する工程により、請求項１記載の半導体装置を
製造することを特徴とする半導体装置の製造方法。 ６、請求項５記載の半導体装置の製造方法において、上
記第１導電型はｐ型であり、上記第２導電型はｎ型であ
り、上記一方のトランジスタはｎチャネル絶縁ゲート型
電界効果トランジスタであり、上記他方のトランジスタ
はｐチャネル絶縁ゲート型電界効果トランジスタである
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111685A JPH0411767A (ja) | 1990-05-01 | 1990-05-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111685A JPH0411767A (ja) | 1990-05-01 | 1990-05-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0411767A true JPH0411767A (ja) | 1992-01-16 |
Family
ID=14567584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111685A Pending JPH0411767A (ja) | 1990-05-01 | 1990-05-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0411767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212453A (ja) * | 1990-05-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| RU2581418C1 (ru) * | 2014-09-22 | 2016-04-20 | федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" | Способ изготовления полупроводникового прибора |
-
1990
- 1990-05-01 JP JP2111685A patent/JPH0411767A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212453A (ja) * | 1990-05-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| RU2581418C1 (ru) * | 2014-09-22 | 2016-04-20 | федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" | Способ изготовления полупроводникового прибора |
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