JP2735285B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2735285B2 JP2735285B2 JP1100065A JP10006589A JP2735285B2 JP 2735285 B2 JP2735285 B2 JP 2735285B2 JP 1100065 A JP1100065 A JP 1100065A JP 10006589 A JP10006589 A JP 10006589A JP 2735285 B2 JP2735285 B2 JP 2735285B2
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Description
本発明は半導体装置に係り、特に一つの基板上に、機
能の異なる複数の領域に区分けされて多数の半導体素子
が形成されてなる半導体装置における素子分離構造に関
する。
能の異なる複数の領域に区分けされて多数の半導体素子
が形成されてなる半導体装置における素子分離構造に関
する。
半導体装置の素子分離には、従来LOCOS法（ローカル
オキシデーション オブ シリコン:Local Oxidation
of Silicon）と呼ばれる選択酸化法あるいはその改良
型が用いられている。この方法ではチャネルストッパと
して素子分離領域には一様に不純物が導入される。 また従来、特開昭60−89940号に記載のように、素子
分離スペースの寸法の違いにより異なる注入量の不純物
を導入して選択酸化することにより素子分離されてい
た。また、アイ・イー・ディー・エム，テクニカル ダ
イジェスト（1987年）第532頁から第535ページ（IEDM,
Tech. Digest（1987）pp532−535）あるいは特開昭62−
298161号公報に開示されているように、素子分離の選択
酸化を行った後、一様にチャネルストッパを形成してい
た。
オキシデーション オブ シリコン:Local Oxidation
of Silicon）と呼ばれる選択酸化法あるいはその改良
型が用いられている。この方法ではチャネルストッパと
して素子分離領域には一様に不純物が導入される。 また従来、特開昭60−89940号に記載のように、素子
分離スペースの寸法の違いにより異なる注入量の不純物
を導入して選択酸化することにより素子分離されてい
た。また、アイ・イー・ディー・エム，テクニカル ダ
イジェスト（1987年）第532頁から第535ページ（IEDM,
Tech. Digest（1987）pp532−535）あるいは特開昭62−
298161号公報に開示されているように、素子分離の選択
酸化を行った後、一様にチャネルストッパを形成してい
た。
上記従来技術（特開昭60−98840号）では選択酸化を
行なった際、素子分離領域に導入した不純物が素子領域
のSi基板中にも拡散してくる点について考慮されておら
ず、素子領域が微細になると上記不純物の素子領域への
拡散のため該領域に形成したMOSトランジスタのしきい
値電圧が高くなりかつ制御性が低下するという問題があ
った。 さらに従来技術（IEDM,Tech.Digest（1987）PP532−5
35）では、選択酸化後に行なうチャネルストッパの形成
条件を最も微細な素子分離領域に合わせるため、その他
の領域によっては接合容量が増える等、好ましくない条
件となることも少なくなかった。 本発明の目的は、上述の如き従来技術の問題を解決
し、同一基板上において異なる機能を有する素子形成領
域間においてそれぞれの領域に適合した素子分離構造を
与えるようにした半導体装置を提供することにある。
行なった際、素子分離領域に導入した不純物が素子領域
のSi基板中にも拡散してくる点について考慮されておら
ず、素子領域が微細になると上記不純物の素子領域への
拡散のため該領域に形成したMOSトランジスタのしきい
値電圧が高くなりかつ制御性が低下するという問題があ
った。 さらに従来技術（IEDM,Tech.Digest（1987）PP532−5
35）では、選択酸化後に行なうチャネルストッパの形成
条件を最も微細な素子分離領域に合わせるため、その他
の領域によっては接合容量が増える等、好ましくない条
件となることも少なくなかった。 本発明の目的は、上述の如き従来技術の問題を解決
し、同一基板上において異なる機能を有する素子形成領
域間においてそれぞれの領域に適合した素子分離構造を
与えるようにした半導体装置を提供することにある。
上記目的は、半導体集積回路装置内において回路及び
素子に応じて素子及び素子分離領域下部のパンチスルー
ストップ及びチャネルストップ不純物の形成条件を変え
ることにより達成される。 前記形成条件を変えることは、素子分離領域を選択酸
化した後、公知の写真蝕刻法で形成したホトレジストを
マスクとして所望の領域へ所望の条件で不純物を注入す
ることにより達成される。
素子に応じて素子及び素子分離領域下部のパンチスルー
ストップ及びチャネルストップ不純物の形成条件を変え
ることにより達成される。 前記形成条件を変えることは、素子分離領域を選択酸
化した後、公知の写真蝕刻法で形成したホトレジストを
マスクとして所望の領域へ所望の条件で不純物を注入す
ることにより達成される。
チャネルストッパ層は素子分離のための厚い酸化膜選
択酸化後に不純物のイオン注入によって形成するため、
微細な素子領域への不純物拡散は選択酸化によって起き
ることはなく、さらに選択酸化後に注入した不純物によ
りMOSトランジスタのしきい値電圧を制御できるため、
該しきい値電圧の制御性を著しく向上させることができ
る。ところがチャネルストッパ層形成の不純物のイオン
注入量を多くすることは、接合容量の増加を招くため好
ましくない。 本発明においては、それぞれの機能を持つ複数の回路
群からなる複数の領域を同一チップに形成した半導体装
置において、集積密度だけが要求され、信号の遅延に接
合容量があまり影響しない、例えば記憶素子領域等では
不純物のイオン注入量を多くする。逆に接合容量の増加
が信号の遅延に直接影響し、高い集積密度を要求されな
い領域、例えば演算領域等では不純物のイオン注入量を
少なくする。したがって、それぞれの領域でそれぞれに
所望の機能及び目的に適合した素子間分離が達成でき
る。
択酸化後に不純物のイオン注入によって形成するため、
微細な素子領域への不純物拡散は選択酸化によって起き
ることはなく、さらに選択酸化後に注入した不純物によ
りMOSトランジスタのしきい値電圧を制御できるため、
該しきい値電圧の制御性を著しく向上させることができ
る。ところがチャネルストッパ層形成の不純物のイオン
注入量を多くすることは、接合容量の増加を招くため好
ましくない。 本発明においては、それぞれの機能を持つ複数の回路
群からなる複数の領域を同一チップに形成した半導体装
置において、集積密度だけが要求され、信号の遅延に接
合容量があまり影響しない、例えば記憶素子領域等では
不純物のイオン注入量を多くする。逆に接合容量の増加
が信号の遅延に直接影響し、高い集積密度を要求されな
い領域、例えば演算領域等では不純物のイオン注入量を
少なくする。したがって、それぞれの領域でそれぞれに
所望の機能及び目的に適合した素子間分離が達成でき
る。
以下、本発明の一実施例を第１図を用いて詳細に説明
する。第１図（ａ）は、微細な素子領域101と広い素子
領域102,103にそれぞれMOSトランジスタが形成された半
導体装置の一部の平面レイアウト図である。ここで101,
102及び103は素子領域、104はゲート電極、105はコンタ
クト穴、106は配線のそれぞれのパターンを示す。 第１図（ａ）のＡ−Ａ′線断面（第１図（ｂ））を用
いて、本発明の半導体装置の一実施例を説明する。 第１導電型（例えばｐ型）半導体基板107上は、ｎチ
ャネルMOSトランジスタが形成されるｐ型（ｐウェル）
領域108とｐチャネルMOSトランジスタが形成されるｎ型
（ｎウェル）領域109に大きく区画されている。ここで
それぞれの領域108,109内には同じ導電型で濃度の高い
領域110,111が形成されている。第１図（ｃ）は第１図
（ｂ）のＢ−Ｂ′及びＣ−Ｃ′断面での濃度の高い領域
110の不純物分布を示す。第１図（ａ）における微細な
素子領域101での不純物分布114は、第１図（ａ）におけ
る広い素子領域102での不純物分布113に比べ幅が広く濃
度も高くなっている。 次に第２図（ａ）〜（ｄ）により、本発明の一実施例
の形成方法を説明する。 まず、ｐ型10Ω・cmの単結晶Si基板201上に公知のイ
オン打ち込みと熱拡散により不純物濃度が1015〜1016cm
+ 3のｐウェル領域202とｎウェル領域203を形成する。こ
の後、Si基板201上に熱酸化法により20nmのSiO2膜204を
成長させ、さらにその上に選択酸化のマスクとなるSi3N
4膜を化学気相蒸着法（CVD法）により例えば200nmの厚
さに堆積する。この後、公知の写真蝕刻法を用いて素子
分離領域のSi3N4膜を選択的にエッチングし、第２図
（ａ）のごとく素子領域にSi3N4膜205を残す。 つぎにSi3N4膜205をマスクとして、公知のウェット酸
化法により素子分離領域にSiO2膜206を500〜1000nmの厚
さに成長させる。つぎに、熱リン酸を用いて素子領域に
残存するSi3N4膜205を選択的に除去し、さらにSiO2膜20
4をHF水溶液により除去した後、公知のドライ酸化法で
素子領域に例えば厚さ30nmの酸化膜を形成する。しかる
後、第２図（ｂ）に示すごとく、まず公知の写真触刻法
によりｐウェル領域202上の微細な素子領域及びｎウェ
ル領域203上に、厚さ約１μｍのホトレジスト膜207から
なるパターンを形成し、イオン打ち込み法を用いて、ｐ
ウェル領域202内の広い素子領域にB+イオンを加速電圧1
80keV,面密度５×1012cm+ 2の条件でイオン注入し、チャ
ネルストッパ層208を形成する。 次に第２図（ｃ）に示すごとく、上記と同様にｐウェ
ル領域202上の広い素子領域及びｎウェル領域203上に、
厚さ約２μｍのホトレジスト膜209からなるパターンを
形成し、イオン打ち込み法を用いて、ｐウェル領域202
内の微細な素子領域にB+イオンを加速電圧180keV,面密
度５×1012cm+ 2及び加速電圧300keV,面密度１×1013cm+
2の条件でイオン注入し、チャネルストッパ層210を形成
する。 さらに第２図（ｄ）に示すごとく、上記と同様にｐウ
ェル領域202上に、厚さ約１μｍのホトレジスト膜211か
らなるパターンを形成し、イオン打ち込み法を用いて、
ｎウェル領域203にP+イオンを加速電圧250keV,面密度５
×1012cm+ 2の条件でイオン注入し、チャネルストッパ層
212を形成する。 この後、公知の製造方法によりMOSトランジスタのゲ
ート電極、ソース・ドレイン拡散層及び配線電極等を形
成する。 本実施例において、ｐウェル領域202内の素子間隔が
狭い領域のチャネルストッパ層208は２回のイオン打ち
込みによって形成した。しかし、例えばB+を加速電圧18
0keV,面密度１×1013cm+ 2でイオン打ち込みし、素子間
隔が広い領域より面密度を上げることで、１回のイオン
打ち込みですますことも可能である。さらに、例えばB+
を加速電圧150keV,面密度５×1012cm+ 2でイオン打ち込
みし、素子間隔が広い領域より加速電圧を下げることで
１回のイオン打ち込みとすることも可能である。 本実施例によれば、第３図に示すごとく、微細な素子
領域の条件での素子分離特性301は広い素子領域の条件
での素子分離特性302に比べ改善される。また、素子分
離特性と同様にMOSトランジスタの短チャネル特性も改
善される。第３図に示す特性は、ｐウェル領域によるも
のであるが、ｎウェル領域においても同様の効果が得ら
れる。 さらに本実施例によれば、これまで問題とされてきた
チャネルストッパ層による、チャネル幅の狭いMOSトラ
ンジスタでのしきい値電圧の上昇を抑制できる。またチ
ャネル長の短いMOSトランジスタでのしきい値電圧低下
を抑制できる。すなわち、上記の効果により半導体装置
の高集積化が可能となる。 〔実施例２〕 第２の実施例を第４図を用いて説明する。第４図は、
スタチック型ランダムアクセスメモリ（SRAM）の１チッ
プの平面図で、メモリ内の回路が形成されるチップ内の
位置を示したものである。半導体チップ401上に、メモ
リセルの配置されるメモリマット領域402と、電圧やパ
ルスの発生回路，信号電圧の増幅回路などを備えた周辺
回路領域403,404,405が配置されている。上記メモリ装
置において、メモリマット領域402内のメモリセルは、
４ヶのMOSトランジスタと２ヶの高抵抗によって構成さ
れている。このMOSトランジスタの素子領域及び素子分
離領域の寸法はともに、半導体チップ401内において最
も小さい寸法である。 上記半導体メモリの製造において、本実施例では、第
１の実施例と同様に、Si3N4膜をマスクとして選択酸化
膜を形成した後、素子領域上のSi3N4膜を選択的に除去
し、素子領域上に厚さ30nmのSiO2膜を成長させた。しか
る後、写真蝕刻法を用いて、メモリマット領域402と素
子寸法及び素子分離寸法が小さい一部の周辺回路領域40
3,404のＰウェル領域が開口するよう、厚さ２μｍのレ
ジストパターンを形成し、これをマスクとして、B+イオ
ンを加速電圧180keV,面密度５×1012cm+ 2及び加速電圧3
00KeV,面密度１×1013cm+ 2でイオン注入した。 次に前記のレジストパターンで覆った周辺回路領域40
5のｐウェル領域を開口するように、厚さ１μｍのレジ
ストパターンを形成し、これをマスクとして、B+イオン
を加速電圧180keV,面密度５×1012cm+ 2でイオン注入す
る。さらに、周辺回路領域403,404,405のｎウェル領域
を開口するように、厚さ１μｍのレジストパターンを形
成し、これをマスクとして、P+イオンを加速電圧250ke
V,面密度５×1012cm+ 2でイオン注入した。 以下、第１実施例と同様に、通常の半導体装置製造工
程に従って、メモリ装置を製造した。 上記メモリ装置では、メモリセルを構成するチャネル
幅の狭いMOSトランジスタのしきい値電圧は、0.4〜0.7V
と広いチャネル幅のMOSトランジスタのしきい値電圧と
同等に制御できた。その結果、メモリの動作させる電源
電圧に対する裕度を約1V拡げることができた。また、周
辺回路領域でのチャネルストッパ層のイオン注入量を少
なくすることにより、拡散層の接合容量を小さくでき、
信号の遅延を減らすことができた。 さらに、メモリマット内のチャネルストッパ層の不純
物分布を制御することにより、α線に起因したソフトエ
ラーを低減することができた。これは、チャネルストッ
パ層がポテンシャルバリアとなり、α線がSi基板内に入
射して生成する対の正孔と電子との拡散を妨げるためで
ある。 本実施例においてスタチック型ランダムアクセスメモ
リの負荷素子として高抵抗を用いたが、この負荷素子を
ｐチャネルMOSトランジスタとした場合、このｐチャネ
ルMOSトランジスタの素子分離特性を向上させるため
に、メモリマット領域402内のｎウェル領域には、上記
条件にさらにP+イオンを加速電圧500keV,面密度２×10
12cm+ 2でイオン注入した。 〔実施例３〕 さらに第３の実施例を第５図を用いて説明する。第５
図は、１ヶの半導体チップ501上にダイナミック型ラン
ダムアクセスメモリ（DRAM）のメモリマット領域503と
その周辺回路領域504、SRAMのメモリマット領域505とそ
の周辺回路領域506、不揮発性メモリ（ROM）のメモリマ
ット領域507とその周辺回路領域508及び論理回路領域50
2を集積した半導体装置の平面図である。 上記半導体装置の製造において、本実施例では、第１
の実施例と同様に、素子分離領域にはSi3N4膜をマスク
として選択酸化膜を形成した後、素子領域上のSi3N4膜
を選択的に除去し、素子領域上に厚さ30nmのSiO2膜を成
長させた。 しかる後、動作電圧が5Vである論理回路領域502とラ
ンダムアクセスメモリのメモリマット領域503,505及び
その周辺回路領域504,506のｐウェル領域にB+を加速電
圧180keV,面密度５×1012cm+ 2でイオン注入し、スタチ
ック型ランダムアクセスメモリのメモリマット領域505
にはさらにB+を加速電圧300keV,面密度１×1013cm+ 2で
イオン注入する。また上記論理回路領域502及び周辺回
路領域504,506のｎウェル領域には、P+を加速電圧250ke
V,面密度５×1012cm+ 2でイオン注入する。 次に電圧動作が12Vである不揮発性メモリ領域507及び
その周辺回路領域508のｐウェル領域には、B+を加速電
圧200keV,面密度２×1012cm+ 2でイオン注入し、ｎウェ
ル領域にはP+を加速電圧300keV,面密度２×1012cm+ 2で
イオン注入する。 ここで、スタチック型ランダムアクセスメモリ領域50
5に比べ、ダイナミック型ランダムアクセスメモリ領域5
03のB+のイオン注入の面密度が少ないのは、ダイナミッ
ク型ランダムアクセスメモリにおいてはＰウェル領域に
負の電圧を印加することにより、素子分離特性が向上す
ること、及び拡散層の接合耐圧を高くする必要があるた
めである。 本実施例においては、単結晶Si基板としてｎ型10Ω・
cmを用い、各メモリ領域503,505,507のｐウェル領域を
分離することにより、ダイナミック型ランダムアクセス
メモリ領域503のｐウェル領域にのみ独立して電圧を印
加できるようにしている。 この後、通常の半導体装置製造工程に従って、各メモ
リ装置及び論理回路を製造した。 上記半導体装置では、拡散層のｐ−ｎ接合耐圧は、動
作電圧を5Vとするスタチック型ランダムアクセスメモリ
のメモリマット領域505で10V、その周辺回路領域506,ダ
イナミック型ランダムアクセスメモリ領域503,504及び
論理回路領域502で15Vである。また動作電圧を12Vとす
る不揮発性メモリ領域507,508で20Vであり、それぞれ動
作電圧に対して余裕をとることができた。
する。第１図（ａ）は、微細な素子領域101と広い素子
領域102,103にそれぞれMOSトランジスタが形成された半
導体装置の一部の平面レイアウト図である。ここで101,
102及び103は素子領域、104はゲート電極、105はコンタ
クト穴、106は配線のそれぞれのパターンを示す。 第１図（ａ）のＡ−Ａ′線断面（第１図（ｂ））を用
いて、本発明の半導体装置の一実施例を説明する。 第１導電型（例えばｐ型）半導体基板107上は、ｎチ
ャネルMOSトランジスタが形成されるｐ型（ｐウェル）
領域108とｐチャネルMOSトランジスタが形成されるｎ型
（ｎウェル）領域109に大きく区画されている。ここで
それぞれの領域108,109内には同じ導電型で濃度の高い
領域110,111が形成されている。第１図（ｃ）は第１図
（ｂ）のＢ−Ｂ′及びＣ−Ｃ′断面での濃度の高い領域
110の不純物分布を示す。第１図（ａ）における微細な
素子領域101での不純物分布114は、第１図（ａ）におけ
る広い素子領域102での不純物分布113に比べ幅が広く濃
度も高くなっている。 次に第２図（ａ）〜（ｄ）により、本発明の一実施例
の形成方法を説明する。 まず、ｐ型10Ω・cmの単結晶Si基板201上に公知のイ
オン打ち込みと熱拡散により不純物濃度が1015〜1016cm
+ 3のｐウェル領域202とｎウェル領域203を形成する。こ
の後、Si基板201上に熱酸化法により20nmのSiO2膜204を
成長させ、さらにその上に選択酸化のマスクとなるSi3N
4膜を化学気相蒸着法（CVD法）により例えば200nmの厚
さに堆積する。この後、公知の写真蝕刻法を用いて素子
分離領域のSi3N4膜を選択的にエッチングし、第２図
（ａ）のごとく素子領域にSi3N4膜205を残す。 つぎにSi3N4膜205をマスクとして、公知のウェット酸
化法により素子分離領域にSiO2膜206を500〜1000nmの厚
さに成長させる。つぎに、熱リン酸を用いて素子領域に
残存するSi3N4膜205を選択的に除去し、さらにSiO2膜20
4をHF水溶液により除去した後、公知のドライ酸化法で
素子領域に例えば厚さ30nmの酸化膜を形成する。しかる
後、第２図（ｂ）に示すごとく、まず公知の写真触刻法
によりｐウェル領域202上の微細な素子領域及びｎウェ
ル領域203上に、厚さ約１μｍのホトレジスト膜207から
なるパターンを形成し、イオン打ち込み法を用いて、ｐ
ウェル領域202内の広い素子領域にB+イオンを加速電圧1
80keV,面密度５×1012cm+ 2の条件でイオン注入し、チャ
ネルストッパ層208を形成する。 次に第２図（ｃ）に示すごとく、上記と同様にｐウェ
ル領域202上の広い素子領域及びｎウェル領域203上に、
厚さ約２μｍのホトレジスト膜209からなるパターンを
形成し、イオン打ち込み法を用いて、ｐウェル領域202
内の微細な素子領域にB+イオンを加速電圧180keV,面密
度５×1012cm+ 2及び加速電圧300keV,面密度１×1013cm+
2の条件でイオン注入し、チャネルストッパ層210を形成
する。 さらに第２図（ｄ）に示すごとく、上記と同様にｐウ
ェル領域202上に、厚さ約１μｍのホトレジスト膜211か
らなるパターンを形成し、イオン打ち込み法を用いて、
ｎウェル領域203にP+イオンを加速電圧250keV,面密度５
×1012cm+ 2の条件でイオン注入し、チャネルストッパ層
212を形成する。 この後、公知の製造方法によりMOSトランジスタのゲ
ート電極、ソース・ドレイン拡散層及び配線電極等を形
成する。 本実施例において、ｐウェル領域202内の素子間隔が
狭い領域のチャネルストッパ層208は２回のイオン打ち
込みによって形成した。しかし、例えばB+を加速電圧18
0keV,面密度１×1013cm+ 2でイオン打ち込みし、素子間
隔が広い領域より面密度を上げることで、１回のイオン
打ち込みですますことも可能である。さらに、例えばB+
を加速電圧150keV,面密度５×1012cm+ 2でイオン打ち込
みし、素子間隔が広い領域より加速電圧を下げることで
１回のイオン打ち込みとすることも可能である。 本実施例によれば、第３図に示すごとく、微細な素子
領域の条件での素子分離特性301は広い素子領域の条件
での素子分離特性302に比べ改善される。また、素子分
離特性と同様にMOSトランジスタの短チャネル特性も改
善される。第３図に示す特性は、ｐウェル領域によるも
のであるが、ｎウェル領域においても同様の効果が得ら
れる。 さらに本実施例によれば、これまで問題とされてきた
チャネルストッパ層による、チャネル幅の狭いMOSトラ
ンジスタでのしきい値電圧の上昇を抑制できる。またチ
ャネル長の短いMOSトランジスタでのしきい値電圧低下
を抑制できる。すなわち、上記の効果により半導体装置
の高集積化が可能となる。 〔実施例２〕 第２の実施例を第４図を用いて説明する。第４図は、
スタチック型ランダムアクセスメモリ（SRAM）の１チッ
プの平面図で、メモリ内の回路が形成されるチップ内の
位置を示したものである。半導体チップ401上に、メモ
リセルの配置されるメモリマット領域402と、電圧やパ
ルスの発生回路，信号電圧の増幅回路などを備えた周辺
回路領域403,404,405が配置されている。上記メモリ装
置において、メモリマット領域402内のメモリセルは、
４ヶのMOSトランジスタと２ヶの高抵抗によって構成さ
れている。このMOSトランジスタの素子領域及び素子分
離領域の寸法はともに、半導体チップ401内において最
も小さい寸法である。 上記半導体メモリの製造において、本実施例では、第
１の実施例と同様に、Si3N4膜をマスクとして選択酸化
膜を形成した後、素子領域上のSi3N4膜を選択的に除去
し、素子領域上に厚さ30nmのSiO2膜を成長させた。しか
る後、写真蝕刻法を用いて、メモリマット領域402と素
子寸法及び素子分離寸法が小さい一部の周辺回路領域40
3,404のＰウェル領域が開口するよう、厚さ２μｍのレ
ジストパターンを形成し、これをマスクとして、B+イオ
ンを加速電圧180keV,面密度５×1012cm+ 2及び加速電圧3
00KeV,面密度１×1013cm+ 2でイオン注入した。 次に前記のレジストパターンで覆った周辺回路領域40
5のｐウェル領域を開口するように、厚さ１μｍのレジ
ストパターンを形成し、これをマスクとして、B+イオン
を加速電圧180keV,面密度５×1012cm+ 2でイオン注入す
る。さらに、周辺回路領域403,404,405のｎウェル領域
を開口するように、厚さ１μｍのレジストパターンを形
成し、これをマスクとして、P+イオンを加速電圧250ke
V,面密度５×1012cm+ 2でイオン注入した。 以下、第１実施例と同様に、通常の半導体装置製造工
程に従って、メモリ装置を製造した。 上記メモリ装置では、メモリセルを構成するチャネル
幅の狭いMOSトランジスタのしきい値電圧は、0.4〜0.7V
と広いチャネル幅のMOSトランジスタのしきい値電圧と
同等に制御できた。その結果、メモリの動作させる電源
電圧に対する裕度を約1V拡げることができた。また、周
辺回路領域でのチャネルストッパ層のイオン注入量を少
なくすることにより、拡散層の接合容量を小さくでき、
信号の遅延を減らすことができた。 さらに、メモリマット内のチャネルストッパ層の不純
物分布を制御することにより、α線に起因したソフトエ
ラーを低減することができた。これは、チャネルストッ
パ層がポテンシャルバリアとなり、α線がSi基板内に入
射して生成する対の正孔と電子との拡散を妨げるためで
ある。 本実施例においてスタチック型ランダムアクセスメモ
リの負荷素子として高抵抗を用いたが、この負荷素子を
ｐチャネルMOSトランジスタとした場合、このｐチャネ
ルMOSトランジスタの素子分離特性を向上させるため
に、メモリマット領域402内のｎウェル領域には、上記
条件にさらにP+イオンを加速電圧500keV,面密度２×10
12cm+ 2でイオン注入した。 〔実施例３〕 さらに第３の実施例を第５図を用いて説明する。第５
図は、１ヶの半導体チップ501上にダイナミック型ラン
ダムアクセスメモリ（DRAM）のメモリマット領域503と
その周辺回路領域504、SRAMのメモリマット領域505とそ
の周辺回路領域506、不揮発性メモリ（ROM）のメモリマ
ット領域507とその周辺回路領域508及び論理回路領域50
2を集積した半導体装置の平面図である。 上記半導体装置の製造において、本実施例では、第１
の実施例と同様に、素子分離領域にはSi3N4膜をマスク
として選択酸化膜を形成した後、素子領域上のSi3N4膜
を選択的に除去し、素子領域上に厚さ30nmのSiO2膜を成
長させた。 しかる後、動作電圧が5Vである論理回路領域502とラ
ンダムアクセスメモリのメモリマット領域503,505及び
その周辺回路領域504,506のｐウェル領域にB+を加速電
圧180keV,面密度５×1012cm+ 2でイオン注入し、スタチ
ック型ランダムアクセスメモリのメモリマット領域505
にはさらにB+を加速電圧300keV,面密度１×1013cm+ 2で
イオン注入する。また上記論理回路領域502及び周辺回
路領域504,506のｎウェル領域には、P+を加速電圧250ke
V,面密度５×1012cm+ 2でイオン注入する。 次に電圧動作が12Vである不揮発性メモリ領域507及び
その周辺回路領域508のｐウェル領域には、B+を加速電
圧200keV,面密度２×1012cm+ 2でイオン注入し、ｎウェ
ル領域にはP+を加速電圧300keV,面密度２×1012cm+ 2で
イオン注入する。 ここで、スタチック型ランダムアクセスメモリ領域50
5に比べ、ダイナミック型ランダムアクセスメモリ領域5
03のB+のイオン注入の面密度が少ないのは、ダイナミッ
ク型ランダムアクセスメモリにおいてはＰウェル領域に
負の電圧を印加することにより、素子分離特性が向上す
ること、及び拡散層の接合耐圧を高くする必要があるた
めである。 本実施例においては、単結晶Si基板としてｎ型10Ω・
cmを用い、各メモリ領域503,505,507のｐウェル領域を
分離することにより、ダイナミック型ランダムアクセス
メモリ領域503のｐウェル領域にのみ独立して電圧を印
加できるようにしている。 この後、通常の半導体装置製造工程に従って、各メモ
リ装置及び論理回路を製造した。 上記半導体装置では、拡散層のｐ−ｎ接合耐圧は、動
作電圧を5Vとするスタチック型ランダムアクセスメモリ
のメモリマット領域505で10V、その周辺回路領域506,ダ
イナミック型ランダムアクセスメモリ領域503,504及び
論理回路領域502で15Vである。また動作電圧を12Vとす
る不揮発性メモリ領域507,508で20Vであり、それぞれ動
作電圧に対して余裕をとることができた。
本発明によれば、１ヶの半導体チップ上に形成される
複数種のそれぞれ機能が異なる素子形成領域における素
子間分離において、導入するチャネルストッパ不純物イ
オンの注入量及び加速電圧を、チップ内のそれぞれの機
能を有する素子領域に応じて変えることにより、MOSト
ランジスタのしきい値電圧の制御性向上、ｐ−ｎ接合の
耐圧向上などを図ることができる。 さらに本発明によれば、半導体装置の高集積化、及び
それぞれの回路をその目的に合わせて高性能化した複数
の機能を有する回路を１チップにできる効果がある。
複数種のそれぞれ機能が異なる素子形成領域における素
子間分離において、導入するチャネルストッパ不純物イ
オンの注入量及び加速電圧を、チップ内のそれぞれの機
能を有する素子領域に応じて変えることにより、MOSト
ランジスタのしきい値電圧の制御性向上、ｐ−ｎ接合の
耐圧向上などを図ることができる。 さらに本発明によれば、半導体装置の高集積化、及び
それぞれの回路をその目的に合わせて高性能化した複数
の機能を有する回路を１チップにできる効果がある。
第１図は本発明の一実施例を示す半導体装置の要部の平
面レイアウト図およびその断面図および要部の縦方向の
不純物分布図、第２図は本発明の一実施例の半導体装置
の形成工程を示す断面図、第３図は本発明の一実施例の
素子断面図および分離特性図、第４図及び第５図は本発
明の他の実施例の半導体装置の平面図である。 符号の説明 101,102,103…素子領域パターン、104…ゲート電極パタ
ーン、107,201…Ｐ形シリコン基板、108,202…Ｐウェル
領域、109,203…Ｎウェル領域、110,208,210…濃度の高
いＰ形領域、111,212…濃度の高いＮ形領域、112,206…
素子分離の厚い酸化膜、113,114…不純物分布、301,302
…寄生MOSトランジスタの特性、401,501…半導体チッ
プ、402,503,505,507…メモリ領域、403,404,405,504,5
06,508…周辺回路領域、502…論理回路
面レイアウト図およびその断面図および要部の縦方向の
不純物分布図、第２図は本発明の一実施例の半導体装置
の形成工程を示す断面図、第３図は本発明の一実施例の
素子断面図および分離特性図、第４図及び第５図は本発
明の他の実施例の半導体装置の平面図である。 符号の説明 101,102,103…素子領域パターン、104…ゲート電極パタ
ーン、107,201…Ｐ形シリコン基板、108,202…Ｐウェル
領域、109,203…Ｎウェル領域、110,208,210…濃度の高
いＰ形領域、111,212…濃度の高いＮ形領域、112,206…
素子分離の厚い酸化膜、113,114…不純物分布、301,302
…寄生MOSトランジスタの特性、401,501…半導体チッ
プ、402,503,505,507…メモリ領域、403,404,405,504,5
06,508…周辺回路領域、502…論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 昭博 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 川本 佳史 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】第１導電型の半導体基板上が第１導電型の
半導体領域（領域１）と第２導電型の半導体領域（領域
２）とに区画され、該領域上にそれぞれ素子を有する半
導体装置において、上記領域１内と領域２内それぞれの
深さ方向の不純物分布内に少なくとも１つの濃度の高い
領域を有し、該濃度の高い領域は少なくとも素子領域の
下部全域に設けられ、かつ前記領域１、２内において少
なくともどちらかが２つ以上の領域に分割され、それぞ
れの領域内で前記濃度の高い領域の不純物分布が異なる
ことを特徴とする半導体装置。 - 【請求項２】前記領域１と領域２とのそれぞれの内部に
設けられた前記の濃度の高い領域は、前記領域１と領域
２とをそれぞれ形成し素子分離領域のための厚い酸化膜
を形成した後、形成されたことを特徴とする特許請求の
範囲第１項記載の半導体装置。 - 【請求項３】前記領域１と領域２とのそれぞれの内部に
設けられた前記の濃度の高い領域は、素子分離領域のチ
ャネルストッパと能動素子のパンチスルーストッパとの
働きを兼ね備えたことを特徴とする特許請求の範囲第１
項記載の半導体装置。 - 【請求項４】記憶領域とこれを制御・演算する周辺回路
領域とで、前記領域１と領域２とでそれぞれの内部に設
けられた前記の濃度の高い領域の不純物分布が異なるこ
とを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項５】前記領域１と領域２とにおいて、それぞれ
の内部に設けられた前記の濃度の高い領域の不純物分布
は、記憶領域が制御・演算する周辺回路領域に比して少
なくとも幅が広いか濃度が高いことを特徴とする特許請
求の範囲第４項記載の半導体装置。 - 【請求項６】前記領域１と領域２とでそれぞれの内部に
設けられた前記の濃度の高い領域はイオン打ち込みによ
って形成され、その投影飛程は素子分離の厚い酸化膜或
いは、素子分離の溝の深さより浅いことを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100065A JP2735285B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100065A JP2735285B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02280351A JPH02280351A (ja) | 1990-11-16 |
| JP2735285B2 true JP2735285B2 (ja) | 1998-04-02 |
Family
ID=14264067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100065A Expired - Lifetime JP2735285B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735285B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4959990B2 (ja) * | 2006-03-01 | 2012-06-27 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-04-21 JP JP1100065A patent/JP2735285B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02280351A (ja) | 1990-11-16 |
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