JP3198512B2 - メモリ集積回路の製造方法 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】 本発明はスタティク又はダイナミック・ランダム・ア
クセス・メモリ（SRAM又はDRAMメモリ）と通常のCMOSト
ランジスタを同時に同じ基板上に形成する集積回路及び
その製造方法に関する。
クセス・メモリ（SRAM又はDRAMメモリ）と通常のCMOSト
ランジスタを同時に同じ基板上に形成する集積回路及び
その製造方法に関する。
RAMを製造する際に直面する困難の一つは、RAMが基板
即ち活性領域に発生する寄生少数キャリアに敏感であ
り、また少数キャリアがメモリ内のいくつかの領域に蓄
積してその電圧を変化させることがあり、従ってその少
なくとも一つのメモリ・ポイントの論理状態を変化させ
るということに係ることである。
即ち活性領域に発生する寄生少数キャリアに敏感であ
り、また少数キャリアがメモリ内のいくつかの領域に蓄
積してその電圧を変化させることがあり、従ってその少
なくとも一つのメモリ・ポイントの論理状態を変化させ
るということに係ることである。
これらの少数キャリアはシリコン基板内で電子ホール
対を形成させるα粒子により発生し易い。更に、アクセ
ス・トランジスタの場合は、飽和モードで活性領域に周
知の衝突電離現象を原因としてこのような少数キャリア
を発生させるので、読み出しの際にもこのような少数キ
ャリアが発生することがある。
対を形成させるα粒子により発生し易い。更に、アクセ
ス・トランジスタの場合は、飽和モードで活性領域に周
知の衝突電離現象を原因としてこのような少数キャリア
を発生させるので、読み出しの際にもこのような少数キ
ャリアが発生することがある。
ダイナミックRAMメモリの場合は、寄生少数キャリア
は、例えばメモリ・コンデンサを放電させること、従っ
てメモリ・ポイントの論理状態を変化させることがあ
る。
は、例えばメモリ・コンデンサを放電させること、従っ
てメモリ・ポイントの論理状態を変化させることがあ
る。
スタティクRAMメモリの場合は、発生した電荷が高抵
抗値の抵抗により通常の４トランジスタのメモリ・ポイ
ントに急速に蓄積されると、寄生少数キャリアがメモリ
・ポイントのバイステーブル・フリップ・フロップの論
理状態を変化させることがある。
抗値の抵抗により通常の４トランジスタのメモリ・ポイ
ントに急速に蓄積されると、寄生少数キャリアがメモリ
・ポイントのバイステーブル・フリップ・フロップの論
理状態を変化させることがある。
以下、理解を容易にするために、高抵抗値の抵抗を備
えた４トランジスタを含むスタティクRAMメモリ・ポイ
ントの実施例に説明を限定させる。勿論、本発明は、こ
の型式のメモリに制限されるものではなく、全てのスタ
ティク及びダイナミックRAMメモリに適用される。
えた４トランジスタを含むスタティクRAMメモリ・ポイ
ントの実施例に説明を限定させる。勿論、本発明は、こ
の型式のメモリに制限されるものではなく、全てのスタ
ティク及びダイナミックRAMメモリに適用される。
従来技術の欠点を、第１図及び第２図に関連して説明
する。
する。
第１図には、通常のSRAMメモリ・ポイントの全ての要
素ではなく、極めて制限された領域に２つの高抵抗Ｒの
うちの一方の接触領域であるn+領域１のみについて示さ
れている。前記抵抗Ｒは４個のMOSトランジスタを備え
た通常のSRAMメモリ・ポイントの基本的な要素のうちの
一つをなす。第１図はメモリ構造を示すことを意図した
ものではなく、単に寄生少数キャリアの好ましくない影
響を明らかにするためのものである。
素ではなく、極めて制限された領域に２つの高抵抗Ｒの
うちの一方の接触領域であるn+領域１のみについて示さ
れている。前記抵抗Ｒは４個のMOSトランジスタを備え
た通常のSRAMメモリ・ポイントの基本的な要素のうちの
一つをなす。第１図はメモリ構造を示すことを意図した
ものではなく、単に寄生少数キャリアの好ましくない影
響を明らかにするためのものである。
更に、第１図はP-基板２に形成されている構造を示す
ものであり、P-基板２にはn-井戸３が形成されている。
第１図は複数の電子ホール対を発生するα粒子の影響を
示している。負の電荷即ち電子は、高抵抗Ｒの電気的な
接触を確立するn+領域１に向って流れる。これらの電子
がn+領域１に収束する理由は、少数キャリアを発生する
P-領域が通常、高抵抗Ｒの電圧VCC（例えば５ボルト）
より低い電圧VSS（例えば接地）に設定されているから
である。通常のトランジスタSRAMメモリでは、n+領域１
がフリップ・フロップの２トランジスタのうちの一方の
ドレインと、他方のトランジスタのゲートとに接続され
ている。P-基板２に発生するキャリアが多くなり過ぎる
と、少数キャリアはn+領域１の電圧を変化させ、誤って
フリップ・フロップを不要にトリガさせてしまう。
ものであり、P-基板２にはn-井戸３が形成されている。
第１図は複数の電子ホール対を発生するα粒子の影響を
示している。負の電荷即ち電子は、高抵抗Ｒの電気的な
接触を確立するn+領域１に向って流れる。これらの電子
がn+領域１に収束する理由は、少数キャリアを発生する
P-領域が通常、高抵抗Ｒの電圧VCC（例えば５ボルト）
より低い電圧VSS（例えば接地）に設定されているから
である。通常のトランジスタSRAMメモリでは、n+領域１
がフリップ・フロップの２トランジスタのうちの一方の
ドレインと、他方のトランジスタのゲートとに接続され
ている。P-基板２に発生するキャリアが多くなり過ぎる
と、少数キャリアはn+領域１の電圧を変化させ、誤って
フリップ・フロップを不要にトリガさせてしまう。
これらの欠点の一部を除去するため、第２図に示すよ
うに、P-基板の代りに、n-基板４を用いる改善をしたも
のがある。このn-基板４の表面にメモリ・ポイントを実
現したP-井戸５が形成されている。この場合に、n-基板
４は電圧VCCに設定され、P-井戸５は電圧VSSに設定され
る。従って、P-井戸５に発生した電子は下のn-基板４に
向って選択的に流れる。その結果、接触領域の電圧を修
飾する電流がかなり減少する。
うに、P-基板の代りに、n-基板４を用いる改善をしたも
のがある。このn-基板４の表面にメモリ・ポイントを実
現したP-井戸５が形成されている。この場合に、n-基板
４は電圧VCCに設定され、P-井戸５は電圧VSSに設定され
る。従って、P-井戸５に発生した電子は下のn-基板４に
向って選択的に流れる。その結果、接触領域の電圧を修
飾する電流がかなり減少する。
このような技術は、効率的なものであるが、全ての場
合に用いることはできない。特に、CMOS技術により通常
形成される論理回路と、メモリ、例えばSRAMメモリを構
成する回路とを備えたメモリ集積回路を実現するとき
は、P-によりドープされた基板であって、局部的にはn-
によりドープされた井戸が形成されているものを用いれ
ば更に効果的なことが証明されている。CMOS技術におい
て、MOSトランジスタの速度はその基板（又は井戸）の
ドーピング・レベルに直接関連していることが知られて
いる。ドーピンク・レベルが低くなるほど、トランジス
タは速くなる。逆導電型の基板に井戸が形成されている
ときは、この井戸は必然的に基板より多くドープされて
いるので、基板に形成されているトランジスタを本質的
に遅くさせるものになっている。従って、n-基板に形成
されているP-型の井戸よりも、P-基板に直接ｎチャネル
・トランジスタを形成するのが好ましい。
合に用いることはできない。特に、CMOS技術により通常
形成される論理回路と、メモリ、例えばSRAMメモリを構
成する回路とを備えたメモリ集積回路を実現するとき
は、P-によりドープされた基板であって、局部的にはn-
によりドープされた井戸が形成されているものを用いれ
ば更に効果的なことが証明されている。CMOS技術におい
て、MOSトランジスタの速度はその基板（又は井戸）の
ドーピング・レベルに直接関連していることが知られて
いる。ドーピンク・レベルが低くなるほど、トランジス
タは速くなる。逆導電型の基板に井戸が形成されている
ときは、この井戸は必然的に基板より多くドープされて
いるので、基板に形成されているトランジスタを本質的
に遅くさせるものになっている。従って、n-基板に形成
されているP-型の井戸よりも、P-基板に直接ｎチャネル
・トランジスタを形成するのが好ましい。
（課題を解決するための手段） この発明の目的は、前述の効果を得るように、Ｐ型の
基板に形成することができると共に、寄生少数キャリア
から好ましくない影響も受けないメモリ集積回路を製造
することにある。
基板に形成することができると共に、寄生少数キャリア
から好ましくない影響も受けないメモリ集積回路を製造
することにある。
従って、本発明は複数のメモリを備えたメモリ集積回
路及びその製造方法を提供するものであって、本発明の
特徴によれば、 複数のメモリを備えた集積回路において、メモリ・ポ
イントのトランジスタを形成する基板（６）がn+ドープ
された基板（６）により構成され、その表面に薄いP-ド
ープされた層（７）を有し、該P-層（７）はn+ドープ基
板（６）までのびる複数のn-領域（９）により複数の個
別領域（７′）に分割され、メモリ・ポイントを構成す
るトランジスタは一番目の領域（７′）に形成され、さ
らにCMOS回路が形成され、該CMOS回路のＰチャネル・ト
ランジスタはn-ドープ領域（９）に形成され、該CMOS回
路のｎチャネル・トランジスタは２番目の個別領域
（７′）に形成される。
路及びその製造方法を提供するものであって、本発明の
特徴によれば、 複数のメモリを備えた集積回路において、メモリ・ポ
イントのトランジスタを形成する基板（６）がn+ドープ
された基板（６）により構成され、その表面に薄いP-ド
ープされた層（７）を有し、該P-層（７）はn+ドープ基
板（６）までのびる複数のn-領域（９）により複数の個
別領域（７′）に分割され、メモリ・ポイントを構成す
るトランジスタは一番目の領域（７′）に形成され、さ
らにCMOS回路が形成され、該CMOS回路のＰチャネル・ト
ランジスタはn-ドープ領域（９）に形成され、該CMOS回
路のｎチャネル・トランジスタは２番目の個別領域
（７′）に形成される。
好ましくは前記メモリはスタティクRAMメモリを有す
る。
る。
好ましくは前記メモリはダイナミックRAMメモリを有
する。
する。
本発明の別の特徴によれば、複数のメモリを備えた集
積回路の製造方法において、n+の一つの１シリコン・ウ
ェハ（６）により形成された基板上に薄いP-ドープ層
（７）を形成するステップと、前記メモリ・ポイントの
トランジスタを形成することになる領域に小さなアイラ
ンドのみを残すようにフォトレジストを堆積し、露光さ
せ、かつエッチングするステップと、付加的なドーパン
トを打込み、レジスト（８）により被覆されていない全
領域（９）に前記P-層をn-層に変換させるステップと、
前記P-によりドープされた層（７）にメモリ・ポイント
のトランジスタを形成するステップとを備えている。
積回路の製造方法において、n+の一つの１シリコン・ウ
ェハ（６）により形成された基板上に薄いP-ドープ層
（７）を形成するステップと、前記メモリ・ポイントの
トランジスタを形成することになる領域に小さなアイラ
ンドのみを残すようにフォトレジストを堆積し、露光さ
せ、かつエッチングするステップと、付加的なドーパン
トを打込み、レジスト（８）により被覆されていない全
領域（９）に前記P-層をn-層に変換させるステップと、
前記P-によりドープされた層（７）にメモリ・ポイント
のトランジスタを形成するステップとを備えている。
好ましくは少なくとも一つのCMOS型回路を備え、前記
集積回路のｎチャネル・トランジスタ及びｐチャネル・
トランジスタは、それぞれ、前記イオン打込みによる変
換により、前記P-によりドープされた層（７）の領域、
及び前記n-によりドープされた領域（９）に形成する。
集積回路のｎチャネル・トランジスタ及びｐチャネル・
トランジスタは、それぞれ、前記イオン打込みによる変
換により、前記P-によりドープされた層（７）の領域、
及び前記n-によりドープされた領域（９）に形成する。
好ましくは前記の薄いP-ドープ層（７）がエピタキシ
ャル成長層である。
ャル成長層である。
本発明の以上及び他の目的、特徴及び効果は添付する
図面を参照し、以下の好ましい実施例の詳細な説明から
明らかとなるであろう。
図面を参照し、以下の好ましい実施例の詳細な説明から
明らかとなるであろう。
これらの図面は一つの図面内、又は一方の図面から他
方の図面にまたがって同一縮尺により描いたものではな
い。特に、種々の層の厚さは、図面の読み取りが容易と
なるように任意の寸法により描かれている。
方の図面にまたがって同一縮尺により描いたものではな
い。特に、種々の層の厚さは、図面の読み取りが容易と
なるように任意の寸法により描かれている。
（実施例） 第３図及び第４図は本発明によるメモリ回路の連続的
な製造ステップを示す。
な製造ステップを示す。
本発明による製造方法において、n+単結晶層６からな
る基板について説明する。n+単結晶層６の表面には、薄
いP-層７が形成される。このようなP-層７は、好ましい
ものとして、エピタキシャル成長したものからなる。
る基板について説明する。n+単結晶層６の表面には、薄
いP-層７が形成される。このようなP-層７は、好ましい
ものとして、エピタキシャル成長したものからなる。
次いで、フォトレジスト層が堆積され、露光され、及
びエッチングされることによりウェーハの特定位置に小
さなレジスト・アイランド８のみが残される。次いで、
小さなレジスト・アイランド８により被覆されていない
領域にイオンを打込み、P-層７をn-によりドープされた
n-領域９に変換させる。P-層７の厚さｅと、イオン打込
みエネルギ及び露光量との選択により、n-井戸から下の
n+領域に拡散する際に、このn+領域が表面に向って過度
に移動することなく、P-基板及びn-井戸を用いる通常の
技術において用いられたものと同一の濃度を保持させ
る。
びエッチングされることによりウェーハの特定位置に小
さなレジスト・アイランド８のみが残される。次いで、
小さなレジスト・アイランド８により被覆されていない
領域にイオンを打込み、P-層７をn-によりドープされた
n-領域９に変換させる。P-層７の厚さｅと、イオン打込
みエネルギ及び露光量との選択により、n-井戸から下の
n+領域に拡散する際に、このn+領域が表面に向って過度
に移動することなく、P-基板及びn-井戸を用いる通常の
技術において用いられたものと同一の濃度を保持させ
る。
従って、P-ドープされた残りの領域は、ｎ型の基板の
中のP-擬似井戸７′を構成する。これらのP-擬似井戸
７′にスタティク又はダイナミックRAM型のメモリ・ポ
イントを容易に形成可能なことが理解される。同時に、
CMOS技術による回路の一部をなす複数のＰチャネル・ト
ランジスタを実現する別のn-井戸領域を同一基板上に形
成することができると共に、CMOS技術により、この回路
の一部をなす複数のｎチャネル・トランジスタをP-層に
直接実現する。
中のP-擬似井戸７′を構成する。これらのP-擬似井戸
７′にスタティク又はダイナミックRAM型のメモリ・ポ
イントを容易に形成可能なことが理解される。同時に、
CMOS技術による回路の一部をなす複数のＰチャネル・ト
ランジスタを実現する別のn-井戸領域を同一基板上に形
成することができると共に、CMOS技術により、この回路
の一部をなす複数のｎチャネル・トランジスタをP-層に
直接実現する。
基板のn+単結晶層６は電圧VCCに設定され、P-擬似井
戸７′は電圧VSSに設定される。このようにして前記基
板をバイアスすることにより、P-擬似井戸７′に発生す
るであろう寄生電子は、下のn+単結晶層６へ流れ、これ
らの擬似井戸に配置された前記回路を実用上で損なうこ
とはない。
戸７′は電圧VSSに設定される。このようにして前記基
板をバイアスすることにより、P-擬似井戸７′に発生す
るであろう寄生電子は、下のn+単結晶層６へ流れ、これ
らの擬似井戸に配置された前記回路を実用上で損なうこ
とはない。
製造例 第４図に対応する構造は濃度が2.1018at/cm3のヒ素に
よりドープしたn+基板から形成される。このn+基板上
に、厚さｅが４μｍ、ドーパント濃度が1.1015at/cm3の
P-層をエピタキシャル成長させた。次いで、エネルギが
100keV、かつ添加量が1013at/cm2でリン・イオン打込み
した。これらの条件において、エピタキシャル成長のP-
層７に約1016at/cm3の濃度を有するn-領域９を形成する
ことができた。これらのn-領域９は下のn+単結晶層６の
n+領域に直接接触し、かつP-層７のうちでイオン打込み
されていない領域はP-のドーピング状態を保持してい
る。
よりドープしたn+基板から形成される。このn+基板上
に、厚さｅが４μｍ、ドーパント濃度が1.1015at/cm3の
P-層をエピタキシャル成長させた。次いで、エネルギが
100keV、かつ添加量が1013at/cm2でリン・イオン打込み
した。これらの条件において、エピタキシャル成長のP-
層７に約1016at/cm3の濃度を有するn-領域９を形成する
ことができた。これらのn-領域９は下のn+単結晶層６の
n+領域に直接接触し、かつP-層７のうちでイオン打込み
されていない領域はP-のドーピング状態を保持してい
る。
使用し得るドーパントの種類に関して、勿論、本発明
は種々の変形が容易であり、当該技術分野に習熟する者
に明らかなことである。
は種々の変形が容易であり、当該技術分野に習熟する者
に明らかなことである。
第１図は従来技術によるメモリ・ポイントの一部を概要
的に示す図、 第２図は改善された更に従来技術による同一のメモリ・
ポイントの一部を概要的に示す図、 第３図は本発明による処理ステップを示す図、 第４図は本発明による付加的な処理ステップを示す図で
ある。 ６……n+単結晶層、 ７……P-層、 ７′……P-擬似井戸７′、 ８……抵抗アイランド、 ９……n-領域。
的に示す図、 第２図は改善された更に従来技術による同一のメモリ・
ポイントの一部を概要的に示す図、 第３図は本発明による処理ステップを示す図、 第４図は本発明による付加的な処理ステップを示す図で
ある。 ６……n+単結晶層、 ７……P-層、 ７′……P-擬似井戸７′、 ８……抵抗アイランド、 ９……n-領域。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10
Claims (3)
- 【請求項１】複数のメモリを備えた集積回路の製造方法
において、 n+の一つの１シリコン・ウェハ（６）により形成された
基板上に薄いP-ドープ層（７）を形成するステップと、 前記メモリ・ポイントのトランジスタを形成することに
なる領域に小さなアイランドのみを残すようにフォトレ
ジストを堆積し、露光させ、かつエッチングするステッ
プと、 付加的なドーパントを打込み、レジスト（８）により被
覆されていない全領域（９）に前記P-層をn-層に変換さ
せるステップと、 前記P-によりドープされた層（７）にメモリ・ポイント
のトランジスタを形成するステップと を備えていることを特徴とするメモリ集積回路の製造方
法。 - 【請求項２】請求項１記載の集積回路の製造方法におい
て、 少なくとも一つのCMOS型回路を備え、 前記集積回路のｎチャネル・トランジスタ及びｐチャネ
ル・トランジスタは、それぞれ、前記イオン打込みによ
る変換により、前記P-によりドープされた層（７）の領
域、及び前記n-によりドープされた領域（９）に形成す
ることを特徴とする集積回路の製造方法。 - 【請求項３】前記の薄いP-ドープ層（７）がエピタキシ
ャル成長層である請求項１記載の集積回路の製造方法。
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