JPH1168124A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1168124A JPH1168124A JP24025597A JP24025597A JPH1168124A JP H1168124 A JPH1168124 A JP H1168124A JP 24025597 A JP24025597 A JP 24025597A JP 24025597 A JP24025597 A JP 24025597A JP H1168124 A JPH1168124 A JP H1168124A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- impurity concentration
- type
- region
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳトランジスタと同時に形成すること
のできる可変容量比の大きい可変容量ダイオードを提供
する。 【構成】 第１導電型の半導体基板１１中に低不純物濃
度を有する第２導電型の第１の半導体領域１２が形成さ
れ、前記第１の半導体領域には、中不純物濃度を有し厚
さの小さい前記第２導電型の第２の半導体領域１３が設
けられている。前記第２の半導体領域には高不純物濃度
を有する前記第１導電型の第３の半導体領域１５が形成
され、前記第１の半導体領域と前記第３の半導体領域と
にそれぞれ電極１８、１９が設けられていて、前記第１
の半導体領域１２と前記第３の半導体領域１５との間に
形成されたｐｎ接合１４が逆バイアスされるように前記
電極間に電圧が印加される。前記中不純物濃度を有する
前記第２の半導体領域１３により可変容量比の大きい可
変容量ダイオードが得られる。
のできる可変容量比の大きい可変容量ダイオードを提供
する。 【構成】 第１導電型の半導体基板１１中に低不純物濃
度を有する第２導電型の第１の半導体領域１２が形成さ
れ、前記第１の半導体領域には、中不純物濃度を有し厚
さの小さい前記第２導電型の第２の半導体領域１３が設
けられている。前記第２の半導体領域には高不純物濃度
を有する前記第１導電型の第３の半導体領域１５が形成
され、前記第１の半導体領域と前記第３の半導体領域と
にそれぞれ電極１８、１９が設けられていて、前記第１
の半導体領域１２と前記第３の半導体領域１５との間に
形成されたｐｎ接合１４が逆バイアスされるように前記
電極間に電圧が印加される。前記中不純物濃度を有する
前記第２の半導体領域１３により可変容量比の大きい可
変容量ダイオードが得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に、可変容量比の大きい可変容量ダイオ
ード及びその製造方法に関する。
方法に関し、特に、可変容量比の大きい可変容量ダイオ
ード及びその製造方法に関する。
【０００２】
【従来の技術】ｐｎ接合を利用した可変容量ダイオード
６０として、図９に示されるように、ｎ型半導体基板６
１中にｐ型拡散領域６２を形成し、前記ｐ型拡散領域６
２中にｎ型拡散領域６３を設け、前記ｐ型拡散領域６２
と前記ｎ型拡散領域６３間のｐｎ接合６４に対して逆バ
イアス電圧を印加して主として前記ｐ型拡散領域６２に
広がる空乏層を用いたものがある。
６０として、図９に示されるように、ｎ型半導体基板６
１中にｐ型拡散領域６２を形成し、前記ｐ型拡散領域６
２中にｎ型拡散領域６３を設け、前記ｐ型拡散領域６２
と前記ｎ型拡散領域６３間のｐｎ接合６４に対して逆バ
イアス電圧を印加して主として前記ｐ型拡散領域６２に
広がる空乏層を用いたものがある。
【０００３】しかして、ｐｎ接合を利用した空乏層容量
の電圧依存性は、傾斜接合、階段接合或いは超階段接合
により異なるばかりでなく、前記ｐｎ接合を形成する領
域の表面不純物濃度、不純物濃度分布、接合深さ等によ
っても影響され、特に、可変容量比の大きい可変容量ダ
イオードを形成することは困難であった。
の電圧依存性は、傾斜接合、階段接合或いは超階段接合
により異なるばかりでなく、前記ｐｎ接合を形成する領
域の表面不純物濃度、不純物濃度分布、接合深さ等によ
っても影響され、特に、可変容量比の大きい可変容量ダ
イオードを形成することは困難であった。
【０００４】前記可変容量比とは、図１０に示されるよ
うに、逆バイアス電圧（Ｖ）と容量（Ｆ）との特性にお
いて、逆バイアス電圧Ｖ１における容量Ｃ１と逆バイア
ス電圧Ｖ２における容量Ｃ２との比Ｃ１／Ｃ２により与
えられる。
うに、逆バイアス電圧（Ｖ）と容量（Ｆ）との特性にお
いて、逆バイアス電圧Ｖ１における容量Ｃ１と逆バイア
ス電圧Ｖ２における容量Ｃ２との比Ｃ１／Ｃ２により与
えられる。
【０００５】また、ダイオード、抵抗等をＭＯＳトラン
ジスタ或いはバイポーラトランジスタと集積化すること
も行われているものの、製造工程が複雑となり、特に、
可変容量比の大きい可変容量ダイオードを集積化するこ
とは困難である。
ジスタ或いはバイポーラトランジスタと集積化すること
も行われているものの、製造工程が複雑となり、特に、
可変容量比の大きい可変容量ダイオードを集積化するこ
とは困難である。
【０００６】
【発明が解決しようとする課題】本発明の目的は、可変
容量比の大きい可変容量ダイオード及びその製造方法を
提供することにある。
容量比の大きい可変容量ダイオード及びその製造方法を
提供することにある。
【０００７】本発明の他の目的は、相補型電界効果トラ
ンジスタを含む集積回路に可変容量ダイオードを形成す
る際、単に一工程を追加するのみで前記可変容量ダイオ
ードを集積化することのできる半導体装置の製造方法を
提供することにある。
ンジスタを含む集積回路に可変容量ダイオードを形成す
る際、単に一工程を追加するのみで前記可変容量ダイオ
ードを集積化することのできる半導体装置の製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】本発明においては、低不
純物濃度を有する第１導電型の第１の半導体領域と、前
記第１の半導体領域中に設けられ、中不純物濃度を有す
る前記第１導電型の第２の半導体領域と、前記第２の半
導体領域中に設けられ、高不純物濃度を有する第２導電
型の第３の半導体領域と、前記第１の半導体領域と前記
第３の半導体領域とにそれぞれ設けられた電極とを具備
し、前記第１の半導体領域と前記第３の半導体領域との
間に形成されたｐｎ接合が逆バイアスされるように前記
電極間に電圧が印加され、前記中不純物濃度を有する前
記第２の半導体領域により可変容量比の大きい可変容量
ダイオードが得られる。
純物濃度を有する第１導電型の第１の半導体領域と、前
記第１の半導体領域中に設けられ、中不純物濃度を有す
る前記第１導電型の第２の半導体領域と、前記第２の半
導体領域中に設けられ、高不純物濃度を有する第２導電
型の第３の半導体領域と、前記第１の半導体領域と前記
第３の半導体領域とにそれぞれ設けられた電極とを具備
し、前記第１の半導体領域と前記第３の半導体領域との
間に形成されたｐｎ接合が逆バイアスされるように前記
電極間に電圧が印加され、前記中不純物濃度を有する前
記第２の半導体領域により可変容量比の大きい可変容量
ダイオードが得られる。
【０００９】また、前記中不純物濃度を有する前記第２
の半導体領域を形成する不純物の導入工程を追加するだ
けで前記可変容量ダイオードをＣＭＯＳトランジスタと
集積化することができる。
の半導体領域を形成する不純物の導入工程を追加するだ
けで前記可変容量ダイオードをＣＭＯＳトランジスタと
集積化することができる。
【００１０】
【発明の実施の形態】本発明による可変容量ダイオード
においては、第１導電型の半導体基板中に低不純物濃度
を有する第２導電型の第１の半導体領域が形成され、前
記第１の半導体領域には、中不純物濃度を有し厚さの小
さい前記第２導電型の第２の半導体領域が設けられてい
る。前記第２の半導体領域には高不純物濃度を有する前
記第１導電型の第３の半導体領域が形成され、前記第１
の半導体領域と前記第３の半導体領域とにそれぞれ電極
が設けられて、前記第２の半導体領域と前記第３の半導
体領域との間に形成されたｐｎ接合が逆バイアスされる
ように前記電極間に電圧が印加される。
においては、第１導電型の半導体基板中に低不純物濃度
を有する第２導電型の第１の半導体領域が形成され、前
記第１の半導体領域には、中不純物濃度を有し厚さの小
さい前記第２導電型の第２の半導体領域が設けられてい
る。前記第２の半導体領域には高不純物濃度を有する前
記第１導電型の第３の半導体領域が形成され、前記第１
の半導体領域と前記第３の半導体領域とにそれぞれ電極
が設けられて、前記第２の半導体領域と前記第３の半導
体領域との間に形成されたｐｎ接合が逆バイアスされる
ように前記電極間に電圧が印加される。
【００１１】また、前記可変容量ダイオードは、第１導
電型の半導体基板に第２導電型の不純物を導入して低不
純物濃度を有し、絶縁分離された前記第２導電型の少な
くとも第１及び第２のウエルを形成した後、前記第１の
ウエルに前記第２導電型の不純物を選択的に導入して中
不純物濃度を有する前記第２導電型の第１の半導体領域
を形成し、ポリシリコンゲートプロセスを用いて、前記
第１のウエル及び前記第１の半導体領域の表面上に酸化
膜を形成すると共に、前記第２のウエル上に前記酸化膜
を介してポリシリコンゲート層を形成し、しかる後、前
記第１のウエル及び前記第１の半導体領域に前記第１導
電型の不純物を導入して前記第１の半導体領域に高不純
物濃度を有する前記第１導電型の第２の半導体領域を形
成すると共に、前記第２のウエルに高不純物濃度を有す
る前記第１導電型のソース及びドレイン領域を同時に形
成することによりＣＭＯＳトランジスタと集積化してい
る。
電型の半導体基板に第２導電型の不純物を導入して低不
純物濃度を有し、絶縁分離された前記第２導電型の少な
くとも第１及び第２のウエルを形成した後、前記第１の
ウエルに前記第２導電型の不純物を選択的に導入して中
不純物濃度を有する前記第２導電型の第１の半導体領域
を形成し、ポリシリコンゲートプロセスを用いて、前記
第１のウエル及び前記第１の半導体領域の表面上に酸化
膜を形成すると共に、前記第２のウエル上に前記酸化膜
を介してポリシリコンゲート層を形成し、しかる後、前
記第１のウエル及び前記第１の半導体領域に前記第１導
電型の不純物を導入して前記第１の半導体領域に高不純
物濃度を有する前記第１導電型の第２の半導体領域を形
成すると共に、前記第２のウエルに高不純物濃度を有す
る前記第１導電型のソース及びドレイン領域を同時に形
成することによりＣＭＯＳトランジスタと集積化してい
る。
【００１２】
【実施例】図１は本発明の実施例による可変容量ダイオ
ード１０を示し、前記可変容量ダイオード１０は、２５
０〜４００ミクロンの厚さを有するｎ型半導体基板１１
中にボロン（Ｂ）のイオン注入により形成され、不純物
濃度が１×１０１６ｃｍ−３以下、好ましくは５×１０
１４ｃｍ−３〜１×１０１６ｃｍ−３で厚さが４５ミク
ロン程度の低不純物濃度のｐ−型領域１２と、前記ｐ−
型領域１２中にフッ化ボロン（ＢＦ２）のイオン注入に
より形成され、不純物濃度が８×１０１６ｃｍ−３〜３
×１０１７ｃｍ−３で厚さが１〜２ミクロンの中不純物
濃度のｐ型領域１３と、前記ｐ型領域１３中に砒素のイ
オン注入により形成され、不純物濃度が１×１０２０ｃ
ｍ−３以上、好ましくは１×１０２０ｃｍ−３〜１×１
０２１ｃｍ−３で厚さが０．５ミクロン程度の高不純物
濃度で前記ｐ型領域１３との間にｐｎ接合１４を有する
ｎ＋型領域１５とから構成されている。なお、前記ｎ＋
型領域１５の厚さが０．５ミクロンであれば、前記ｐ型
領域１３の前記ｐｎ接合１４からの深さは０．５〜１．
５となる。
ード１０を示し、前記可変容量ダイオード１０は、２５
０〜４００ミクロンの厚さを有するｎ型半導体基板１１
中にボロン（Ｂ）のイオン注入により形成され、不純物
濃度が１×１０１６ｃｍ−３以下、好ましくは５×１０
１４ｃｍ−３〜１×１０１６ｃｍ−３で厚さが４５ミク
ロン程度の低不純物濃度のｐ−型領域１２と、前記ｐ−
型領域１２中にフッ化ボロン（ＢＦ２）のイオン注入に
より形成され、不純物濃度が８×１０１６ｃｍ−３〜３
×１０１７ｃｍ−３で厚さが１〜２ミクロンの中不純物
濃度のｐ型領域１３と、前記ｐ型領域１３中に砒素のイ
オン注入により形成され、不純物濃度が１×１０２０ｃ
ｍ−３以上、好ましくは１×１０２０ｃｍ−３〜１×１
０２１ｃｍ−３で厚さが０．５ミクロン程度の高不純物
濃度で前記ｐ型領域１３との間にｐｎ接合１４を有する
ｎ＋型領域１５とから構成されている。なお、前記ｎ＋
型領域１５の厚さが０．５ミクロンであれば、前記ｐ型
領域１３の前記ｐｎ接合１４からの深さは０．５〜１．
５となる。
【００１３】前記領域１２、１３及び１５を含む半導体
基板表面には絶縁膜１６が設けられ、前記絶縁膜１６に
形成された開口部をとおして前記ｐ−型領域１２にはｐ
＋型のコンタクト領域１７を介して電極１８が設けら
れ、前記ｎ＋型領域１５には電極１９が設けられてい
る。
基板表面には絶縁膜１６が設けられ、前記絶縁膜１６に
形成された開口部をとおして前記ｐ−型領域１２にはｐ
＋型のコンタクト領域１７を介して電極１８が設けら
れ、前記ｎ＋型領域１５には電極１９が設けられてい
る。
【００１４】図２は前記可変容量ダイオード１０におけ
る前記半導体基板表面からの深さ（ミクロン）に対する
不純物濃度分布（ｃｍ−３）を示し、図において括弧内
の数字は図１における前記各領域１１、１２、１３及び
１５に対応している。
る前記半導体基板表面からの深さ（ミクロン）に対する
不純物濃度分布（ｃｍ−３）を示し、図において括弧内
の数字は図１における前記各領域１１、１２、１３及び
１５に対応している。
【００１５】前記可変容量ダイオード１０において前記
ｐｎ接合１４が逆方向となるように前記電極１８、１９
間に逆バイアス電圧を印加し、前記逆バイアス電圧を大
きくすることにより空乏層の幅は広がり、容量は低下し
ていく。この場合、図２から明らかなように、前記可変
容量ダイオード１０においては高不純物濃度の前記ｎ＋
型領域１５と低不純物濃度の前記ｐ−型領域１２との間
に深さの浅い中不純物濃度の前記ｐ型領域１３が設けら
れているので、前記逆バイアス電圧が小さいときには前
記空乏層は前記ｐ型領域１３の内部にあってあまり広が
らず、前記容量は比較的大きいが、前記逆バイアス電圧
をさらに大きくして前記空乏層が前記ｐ−型領域１２に
達すると、前記空乏層は急速に広がり始め、前記容量は
急激に低下していく。
ｐｎ接合１４が逆方向となるように前記電極１８、１９
間に逆バイアス電圧を印加し、前記逆バイアス電圧を大
きくすることにより空乏層の幅は広がり、容量は低下し
ていく。この場合、図２から明らかなように、前記可変
容量ダイオード１０においては高不純物濃度の前記ｎ＋
型領域１５と低不純物濃度の前記ｐ−型領域１２との間
に深さの浅い中不純物濃度の前記ｐ型領域１３が設けら
れているので、前記逆バイアス電圧が小さいときには前
記空乏層は前記ｐ型領域１３の内部にあってあまり広が
らず、前記容量は比較的大きいが、前記逆バイアス電圧
をさらに大きくして前記空乏層が前記ｐ−型領域１２に
達すると、前記空乏層は急速に広がり始め、前記容量は
急激に低下していく。
【００１６】図３は可変容量ダイオードの逆バイアス電
圧（Ｖ）−容量（Ｆ）特性を示し、曲線（１）は前記可
変容量ダイオード１０の特性であって、例えば、電圧１
Ｖにおける容量Ｃ１と電圧５Ｖにおける容量Ｃ２との
比、即ち、可変容量比が５を有するのに対して、曲線
（２）は従来のように空乏層の広がる領域の不純物濃度
が高い可変容量ダイオードの特性であり、逆バイアス電
圧を増加しても容量はあまり減少せず、また、曲線
（３）は空乏層の広がる領域の不純物濃度が低い可変容
量ダイオードの特性であり、逆バイアス電圧が小さいう
ちから容量は小さく、電圧に対する容量変化が小さい。
いずれにしても、従来の可変容量ダイオードにおいては
大きな可変容量比が得られない。
圧（Ｖ）−容量（Ｆ）特性を示し、曲線（１）は前記可
変容量ダイオード１０の特性であって、例えば、電圧１
Ｖにおける容量Ｃ１と電圧５Ｖにおける容量Ｃ２との
比、即ち、可変容量比が５を有するのに対して、曲線
（２）は従来のように空乏層の広がる領域の不純物濃度
が高い可変容量ダイオードの特性であり、逆バイアス電
圧を増加しても容量はあまり減少せず、また、曲線
（３）は空乏層の広がる領域の不純物濃度が低い可変容
量ダイオードの特性であり、逆バイアス電圧が小さいう
ちから容量は小さく、電圧に対する容量変化が小さい。
いずれにしても、従来の可変容量ダイオードにおいては
大きな可変容量比が得られない。
【００１７】図４乃至図８は前記可変容量ダイオード１
０の製造工程を示し、特に、前記可変容量ダイオード１
０を一工程の追加のみでＣＭＯＳ集積回路中に形成する
製造工程を示す。
０の製造工程を示し、特に、前記可変容量ダイオード１
０を一工程の追加のみでＣＭＯＳ集積回路中に形成する
製造工程を示す。
【００１８】即ち、図４に示すように、ｎ型シリコン基
板２１上にシリコン酸化膜２２を４００〜７００オング
ストロームの厚さに形成した後、前記シリコン酸化膜２
２上にレジストパターン２３を形成する。前記レジスト
パターン２３を用いてボロン（Ｂ）を加速電圧１００Ｋ
ｅＶ程度、ドーズ量約２．５×１０１２ｃｍ−２でイオ
ン注入してｐ型ウエルを形成するためのｐ型イオン注入
領域２４、２５を前記ｎ型シリコン基板２１中に形成す
る。
板２１上にシリコン酸化膜２２を４００〜７００オング
ストロームの厚さに形成した後、前記シリコン酸化膜２
２上にレジストパターン２３を形成する。前記レジスト
パターン２３を用いてボロン（Ｂ）を加速電圧１００Ｋ
ｅＶ程度、ドーズ量約２．５×１０１２ｃｍ−２でイオ
ン注入してｐ型ウエルを形成するためのｐ型イオン注入
領域２４、２５を前記ｎ型シリコン基板２１中に形成す
る。
【００１９】次いで、図５に示すように、前記ｐ型イオ
ン注入領域２４、２５をドライブインして、それぞれ
３．０〜４．５ミクロンの深さを有するｎＭＯＳトラン
ジスタ形成用の低不純物濃度のｐ−型ウエル２７と可変
容量ダイオード形成用の前記した低不純物濃度のｐ−型
ウエル２８を同時に形成した後、通常のＬＯＣＯＳ技術
により７０００〜１００００オングストロームの厚さの
フィールド酸化膜２９を設け、露出した基板表面に３０
０〜５００オングストロームの厚さのゲートプレ酸化膜
３１を形成する。しかる後、レジストパターン３２を用
いて前記ｐ−型ウエル２８中に選択的にフッ化ボロン
（ＢＦ２）を加速電圧５０〜６０ＫｅＶ、ドーズ量８〜
１０×１０１２ｃｍ−２でイオン注入して前記した中不
純物濃度のｐ型領域を形成するためのｐ型イオン注入領
域３３を形成する。
ン注入領域２４、２５をドライブインして、それぞれ
３．０〜４．５ミクロンの深さを有するｎＭＯＳトラン
ジスタ形成用の低不純物濃度のｐ−型ウエル２７と可変
容量ダイオード形成用の前記した低不純物濃度のｐ−型
ウエル２８を同時に形成した後、通常のＬＯＣＯＳ技術
により７０００〜１００００オングストロームの厚さの
フィールド酸化膜２９を設け、露出した基板表面に３０
０〜５００オングストロームの厚さのゲートプレ酸化膜
３１を形成する。しかる後、レジストパターン３２を用
いて前記ｐ−型ウエル２８中に選択的にフッ化ボロン
（ＢＦ２）を加速電圧５０〜６０ＫｅＶ、ドーズ量８〜
１０×１０１２ｃｍ−２でイオン注入して前記した中不
純物濃度のｐ型領域を形成するためのｐ型イオン注入領
域３３を形成する。
【００２０】図６に示すように、前記基板表面から前記
レジストパターン３２及び前記ゲートプレ酸化膜３１を
除去した後、各ウエル表面上に３００〜５００オングス
トロームの厚さの酸化膜３４を形成すると共に、前記ｐ
−型ウエル２７上に前記ゲート酸化膜３４を介してノン
ドープのポリシリコン層を設ける。しかる後、レジスト
パターン３６を用いて前記ｐ−型ウエル２７、２８に対
して加速電圧９０〜１１０ＫｅＶ、ドーズ量３〜５×１
０１５ｃｍ−２で砒素（Ａｓ）のイオン注入を行い、ド
ライブインして前記ｐ−型ウエル２７にはｎ＋型ソース
及びドレイン領域３７、３８を形成すると共にポリシリ
コンゲート層３５を形成し、前記ｐ−型ウエル２８にお
ける前記中不純物濃度のｐ型領域３９中にｎ＋型領域４
１を同時に形成する。
レジストパターン３２及び前記ゲートプレ酸化膜３１を
除去した後、各ウエル表面上に３００〜５００オングス
トロームの厚さの酸化膜３４を形成すると共に、前記ｐ
−型ウエル２７上に前記ゲート酸化膜３４を介してノン
ドープのポリシリコン層を設ける。しかる後、レジスト
パターン３６を用いて前記ｐ−型ウエル２７、２８に対
して加速電圧９０〜１１０ＫｅＶ、ドーズ量３〜５×１
０１５ｃｍ−２で砒素（Ａｓ）のイオン注入を行い、ド
ライブインして前記ｐ−型ウエル２７にはｎ＋型ソース
及びドレイン領域３７、３８を形成すると共にポリシリ
コンゲート層３５を形成し、前記ｐ−型ウエル２８にお
ける前記中不純物濃度のｐ型領域３９中にｎ＋型領域４
１を同時に形成する。
【００２１】図７に示すように、前記基板表面から前記
レジストパターン３６を除去した後、前記ｐ−型ウエル
２７、２８にｐ＋型コンタクト領域４２、４３を設ける
ために前記基板表面上にレジストパターン４４を形成
し、加速電圧８０〜１００ＫｅＶ、ドーズ量３〜５×１
０１５ｃｍ−２でフッ化ボロン（ＢＦ２）を選択的にイ
オン注入及び拡散させて前記ｐ＋型コンタクト領域４
２、４３を形成する。
レジストパターン３６を除去した後、前記ｐ−型ウエル
２７、２８にｐ＋型コンタクト領域４２、４３を設ける
ために前記基板表面上にレジストパターン４４を形成
し、加速電圧８０〜１００ＫｅＶ、ドーズ量３〜５×１
０１５ｃｍ−２でフッ化ボロン（ＢＦ２）を選択的にイ
オン注入及び拡散させて前記ｐ＋型コンタクト領域４
２、４３を形成する。
【００２２】しかる後、図８に示すように、前記レジス
トパターン４４の除去後、前記基板表面に層間絶縁膜４
５を被着し、前記ｐ−型ウエル２７における前記ｎ＋型
ソース及びドレイン領域３７、３８並びに前記ｐ＋型コ
ンタクト領域４２、及び前記ｐ−型ウエル２８における
前記ｎ＋型領域４１及び前記ｐ＋型コンタクト領域４３
に対してそれぞれコンタクトホールをとおしてＡｌ配線
層４６、４７、４８、４９及び５１を形成してｎＭＯＳ
トランジスタと可変容量ダイオードを同時に形成してい
る。
トパターン４４の除去後、前記基板表面に層間絶縁膜４
５を被着し、前記ｐ−型ウエル２７における前記ｎ＋型
ソース及びドレイン領域３７、３８並びに前記ｐ＋型コ
ンタクト領域４２、及び前記ｐ−型ウエル２８における
前記ｎ＋型領域４１及び前記ｐ＋型コンタクト領域４３
に対してそれぞれコンタクトホールをとおしてＡｌ配線
層４６、４７、４８、４９及び５１を形成してｎＭＯＳ
トランジスタと可変容量ダイオードを同時に形成してい
る。
【００２３】
【発明の効果】本発明による可変容量ダイオードにおい
ては、低不純物濃度を有する第２導電型の第１の半導体
領域には、中不純物濃度を有し厚さの小さい前記第２導
電型の第２の半導体領域が設けられ、前記第２の半導体
領域に高不純物濃度を有する第１導電型の第３の半導体
領域が設けられているので、前記第２の半導体領域と前
記第３の半導体領域との間に形成されたｐｎ接合が逆バ
イアスされる際、逆バイアス電圧の変化量に対する空乏
層幅の変化量、即ち、容量値の変化量を制御している。
それ故、前記逆バイアス電圧が小さいときには前記空乏
層は前記第２の半導体領域の内部にあってあまり広がら
ず、前記容量は比較的大きいが、前記逆バイアス電圧を
さらに大きくして前記空乏層が前記第１の半導体領域に
達すると、前記空乏層は急速に広がり始め、前記容量は
急激に低下していき、可変容量比が５以上という大きい
可変容量比が得られる。
ては、低不純物濃度を有する第２導電型の第１の半導体
領域には、中不純物濃度を有し厚さの小さい前記第２導
電型の第２の半導体領域が設けられ、前記第２の半導体
領域に高不純物濃度を有する第１導電型の第３の半導体
領域が設けられているので、前記第２の半導体領域と前
記第３の半導体領域との間に形成されたｐｎ接合が逆バ
イアスされる際、逆バイアス電圧の変化量に対する空乏
層幅の変化量、即ち、容量値の変化量を制御している。
それ故、前記逆バイアス電圧が小さいときには前記空乏
層は前記第２の半導体領域の内部にあってあまり広がら
ず、前記容量は比較的大きいが、前記逆バイアス電圧を
さらに大きくして前記空乏層が前記第１の半導体領域に
達すると、前記空乏層は急速に広がり始め、前記容量は
急激に低下していき、可変容量比が５以上という大きい
可変容量比が得られる。
【００２４】また、低不純物濃度を有するウエルに前記
中不純物濃度を有する前記第２の半導体領域を形成する
不純物の導入工程を追加するだけで前記可変容量ダイオ
ードをＣＭＯＳトランジスタと同時に形成することがで
きる。
中不純物濃度を有する前記第２の半導体領域を形成する
不純物の導入工程を追加するだけで前記可変容量ダイオ
ードをＣＭＯＳトランジスタと同時に形成することがで
きる。
【図１】本発明の実施例による可変容量ダイオードを示
す断面図である。
す断面図である。
【図２】可変容量ダイオードにおける半導体基板表面か
らの深さ（ミクロン）に対する不純物濃度分布（ｃｍ
−３）を示す図である。
らの深さ（ミクロン）に対する不純物濃度分布（ｃｍ
−３）を示す図である。
【図３】可変容量ダイオードの逆バイアス電圧（Ｖ）−
容量（Ｆ）特性を示す図である。
容量（Ｆ）特性を示す図である。
【図４】本発明による可変容量ダイオードとＣＭＯＳト
ランジスタとを同時に形成する第１の製造工程を示す図
である。
ランジスタとを同時に形成する第１の製造工程を示す図
である。
【図５】本発明による可変容量ダイオードとＣＭＯＳト
ランジスタとを同時に形成する第２の製造工程を示す図
である。
ランジスタとを同時に形成する第２の製造工程を示す図
である。
【図６】本発明による可変容量ダイオードとＣＭＯＳト
ランジスタとを同時に形成する第３の製造工程を示す図
である。
ランジスタとを同時に形成する第３の製造工程を示す図
である。
【図７】本発明による可変容量ダイオードとＣＭＯＳト
ランジスタとを同時に形成する第４の製造工程を示す図
である。
ランジスタとを同時に形成する第４の製造工程を示す図
である。
【図８】本発明による可変容量ダイオードとＣＭＯＳト
ランジスタとを同時に形成する第５の製造工程を示す図
である。
ランジスタとを同時に形成する第５の製造工程を示す図
である。
【図９】従来の可変容量ダイオードを模式的に示す断面
図である。
図である。
【図１０】可変容量ダイオードにおける可変容量比を示
す図である。
す図である。
１０…可変容量ダイオード、１１…ｎ型半導体基板、１
２…ｐ−型領域、１３…ｐ型領域、１４…ｐｎ接合、１
５…ｎ＋型領域、１６…絶縁膜、１７…コンタクト領
域、１８、１９…電極、２１…ｎ型シリコン基板、２
７、２８…ｐ−型ウエル、３４…ゲート酸化膜、３７、
３８…ｎ＋型ソース及びドレイン領域、３９…ｐ型領
域、４１…ｎ＋型領域、４５…層間絶縁膜
２…ｐ−型領域、１３…ｐ型領域、１４…ｐｎ接合、１
５…ｎ＋型領域、１６…絶縁膜、１７…コンタクト領
域、１８、１９…電極、２１…ｎ型シリコン基板、２
７、２８…ｐ−型ウエル、３４…ゲート酸化膜、３７、
３８…ｎ＋型ソース及びドレイン領域、３９…ｐ型領
域、４１…ｎ＋型領域、４５…層間絶縁膜
Claims (3)
- 【請求項１】 低不純物濃度を有する第１導電型の第１
の半導体領域と、前記第１の半導体領域中に設けられ、
中不純物濃度を有する前記第１導電型の第２の半導体領
域と、前記第２の半導体領域中に設けられ、高不純物濃
度を有する第２導電型の第３の半導体領域と、前記第１
の半導体領域と前記第３の半導体領域とにそれぞれ設け
られた電極とを具備し、前記第１の半導体領域と前記第
３の半導体領域との間に形成されたｐｎ接合が逆バイア
スされるように前記電極間に電圧を印加するようにした
半導体装置。 - 【請求項２】 前記第１の半導体領域、前記第２の半導
体領域及び前記第３の半導体領域の不純物濃度はそれぞ
れ１×１０１６ｃｍ−３以下、８×１０１６ｃｍ−３〜
３×１０１７ｃｍ−３及び１×１０２０ｃｍ−３以上で
あって、前記第２の半導体領域の前記ｐｎ接合からの深
さが０．５〜１．５ミクロンで与えられる請求項１記載
の半導体装置。 - 【請求項３】 第１導電型の半導体基板に第２導電型の
不純物を導入して低不純物濃度を有し、絶縁分離された
前記第２導電型の少なくとも第１及び第２のウエルを形
成する工程と、 前記第１のウエルに前記第２導電型の不純物を選択的に
導入して中不純物濃度を有する前記第２導電型の第１の
半導体領域を形成する工程と、 前記第１のウエル及び前記第１の半導体領域の表面上に
酸化膜を形成すると共に、前記第２のウエル上に前記酸
化膜を介してポリシリコンゲート層を形成する工程と、 前記第１のウエル及び前記第１の半導体領域に前記第１
導電型の不純物を導入して前記第１の半導体領域に高不
純物濃度を有する前記第１導電型の第２の半導体領域を
形成すると共に、前記第２のウエルに高不純物濃度を有
する前記第１導電型のソース及びドレイン領域を同時に
形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24025597A JPH1168124A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24025597A JPH1168124A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168124A true JPH1168124A (ja) | 1999-03-09 |
Family
ID=17056777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24025597A Pending JPH1168124A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168124A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246843A (ja) * | 2001-02-13 | 2002-08-30 | Nippon Precision Circuits Inc | 電圧制御発振器用集積回路 |
| JP2005268678A (ja) * | 2004-03-22 | 2005-09-29 | Citizen Watch Co Ltd | 半導体装置 |
| US7321158B2 (en) | 2003-12-15 | 2008-01-22 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing variable capacitance diode and variable capacitance diode |
| JP2009111112A (ja) * | 2007-10-30 | 2009-05-21 | Seiko Npc Corp | 可変容量ダイオード |
| WO2016080269A1 (ja) * | 2014-11-17 | 2016-05-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1997
- 1997-08-22 JP JP24025597A patent/JPH1168124A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246843A (ja) * | 2001-02-13 | 2002-08-30 | Nippon Precision Circuits Inc | 電圧制御発振器用集積回路 |
| JP4643838B2 (ja) * | 2001-02-13 | 2011-03-02 | セイコーＮｐｃ株式会社 | 電圧制御発振器用集積回路 |
| US7321158B2 (en) | 2003-12-15 | 2008-01-22 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing variable capacitance diode and variable capacitance diode |
| CN100442542C (zh) * | 2003-12-15 | 2008-12-10 | 松下电器产业株式会社 | 制造可变电容二极管的方法及可变电容二极管 |
| JP2005268678A (ja) * | 2004-03-22 | 2005-09-29 | Citizen Watch Co Ltd | 半導体装置 |
| JP2009111112A (ja) * | 2007-10-30 | 2009-05-21 | Seiko Npc Corp | 可変容量ダイオード |
| WO2016080269A1 (ja) * | 2014-11-17 | 2016-05-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN106463504A (zh) * | 2014-11-17 | 2017-02-22 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| JPWO2016080269A1 (ja) * | 2014-11-17 | 2017-04-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US9911733B2 (en) | 2014-11-17 | 2018-03-06 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| CN106463504B (zh) * | 2014-11-17 | 2019-11-29 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7400016B2 (en) | Semiconductor device realizing characteristics like a SOI MOSFET | |
| US5897363A (en) | Shallow junction formation using multiple implant sources | |
| KR930008018B1 (ko) | 바이씨모스장치 및 그 제조방법 | |
| US5354699A (en) | Method of manufacturing semiconductor integrated circuit device | |
| US5170232A (en) | MOS field-effect transistor with sidewall spacers | |
| US5622887A (en) | Process for fabricating BiCMOS devices including passive devices | |
| JPH08250728A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JP5762687B2 (ja) | 所望のドーパント濃度を実現するためのイオン注入法 | |
| KR100223600B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH08172187A (ja) | 半導体装置及びその製造方法 | |
| KR20020034870A (ko) | 기판 커패시턴스가 감소된 집적 회로 | |
| KR890004797B1 (ko) | 우물영역을 갖는 반도체기판상에 형성되는 mis형 반도체장치 | |
| US5424226A (en) | Method of fabricating NMOS and PMOS FET's in a CMOS process | |
| US5057894A (en) | Semiconductor integrated circuit device | |
| JPH1168124A (ja) | 半導体装置及びその製造方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS62149163A (ja) | 相補型ｍｏｓ集積回路の製造方法 | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2569171B2 (ja) | 半導体装置 | |
| JP2947816B2 (ja) | 半導体装置の製造方法 | |
| JP3127951B2 (ja) | 半導体装置及びその製造方法 | |
| US6337252B1 (en) | Semiconductor device manufacturing method | |
| US6933564B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP3400234B2 (ja) | 半導体装置 | |
| JP2735285B2 (ja) | 半導体装置 |