JP4643838B2 - 電圧制御発振器用集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は電圧制御発振器用集積回路に関するものであり、特にCMOSインバータ等の発振増幅部とともにバリキャップダイオードを1チップに集積化した電圧制御発振器用集積回路に関するものである。
【0002】
【従来の技術】
現在、電圧制御発振器としては、1チップに集積化された発振増幅部に水晶振動子等の圧電振動子と可変容量ダイオード、いわゆるバリキャップダイオードとを外付けして用いるものがある。これは、図7に示すようなものである。CMOSインバータiv1の入力端子in、出力端子out間に帰還抵抗rfを接続し、入力端子inと電源端子VDD(例えば、3V)との間に負荷容量としてのキャパシタcgを接続してある。入力端子inとキャパシタcgとの接続点には圧電振動子としての水晶振動子xlの一方の端子を外付けするため端子xinが接続されている。出力端子outと抵抗rfとの接続点には、水晶振動子xlに流れる電流を制限するための抵抗rdの一方の端子が接続され、この抵抗rdの他方の端子には直流成分遮断用のキャパシタccの一方の端子が接続され、このキャパシタccの一方の端子と電源端子VDDとの間に出力端子out側の負荷容量となるキャパシタcdを接続してある。また、このキャパシタccの他方の端子にはバリキャップダイオードcvのアノードを外付けするための端子voutが接続されている。また、バリキャップダイオードcvのカソードと水晶振動子xlの他方の端子とを外付け接続するための端子xoutが設けられる。端子xoutには抵抗rb1を介してバリキャップダイオードcvに制御電圧を与える制御端子ctlが接続されており、端子voutにはバリキャップダイオードcvのアノードは抵抗rb2を介して電源端子VSS(0V)が接続されている。端子xinと端子xoutとの間に水晶振動子xlを外付け接続し、端子vout、端子xoutとの間にバリキャップダイオードcvを外付け接続することにより、発振増幅部として機能するCMOSインバータiv1の入力端子inと出力端子outとの間に水晶振動子xlとバリキャップダイオードcvとの直列回路が接続され、電圧制御発振器が構成される。図示しない制御回路より端子ctlに与えられる制御電圧によってバリキャップダイオードcvの容量値は変化され、発振周波数が制御される。
【0003】
また、外付け用の端子xin、端子xout及び端子voutにはESD(Electrostatic Discharge)保護回路として保護ダイオードd1〜d6を接続してある。
【0004】
【発明が解決しようとする課題】
図7に示したものでは、外付け用の端子xin、端子xout及び端子voutにはESD保護回路として保護ダイオードd1〜d6を設けてあるが、保護ダイオードd1〜d4の寄生容量が電源端子とバリキャップダイオードcvとの間に存在する。この寄生容量により、バリキャップダイオードcvに不要な容量成分が並列に接続されたとみなせる。このため、制御電圧によるバリキャップダイオードcvの両端の容量変化が制限される。
【0005】
また、バリキャップダイオードのcvのアノードが接続される端子voutと電源端子VSSとの間に接続される保護ダイオードd2、d4に関しては、これによる電圧クリップの問題がある。例えば保護ダイオードd4を例に説明すると、発振動作時における保護ダイオードd4の両端の電圧、すなわちカソード電圧、アノード電圧は図8に示されるようになり、カソード電圧はアノード電圧(VSS)から特定電圧Vth以下ではクリップされる。このため、時間平均でみるとカソード電圧は+側に電圧Vbだけバイアスされた状態にある。このようなダイオードd2に接続されたバリキャップダイオードcvのアノードも同様に+側に電圧Vb分だけバイアスされた状態となる。このため、図9に示すバリキャップダイオードcvの容量−逆方向電圧(制御電圧)特性に示すように、カソードに与えられる制御電圧VCTLによる容量の可変範囲はバイアス電圧Vbによって減じられる。すなわち、本来の特性曲線Aが特性曲線Bのように電圧Vbの分だけ+側にシフトされることによって減じられる。
【0006】
また、バリキャップダイオードの外付けのための端子の占める面積、負荷容量となるキャパシタcg、cdの占める面積等の制約から、この種の電圧制御発振器用集積回路の回路規模の縮小を進めることも限界があった。
【0007】
そこで本発明の目的は、バリキャップダイオードの容量変化効率を向上させ、周波数調整幅が大きく、かつ回路規模の縮小を進めることが可能な電圧制御発振器用集積回路を提供することにある。
【0008】
【課題を解決するための手段】
本発明の電圧制御発振器用集積回路では、インバータと、上記インバータの入力端子と出力端子との間に接続された帰還抵抗と、上記インバータの入力端子と電源端子との間に接続された第1の負荷容量と、上記インバータの出力端子と上記電源端子との間に接続された第2の負荷容量と、アノードが抵抗を介して接地され、当該アノードが上記インバータの入力端子側および/または上記出力端子側に接続されるバリキャップダイオードと、互いの間に圧電振動子を接続することにより、当該圧電振動子が上記バリキャップダイオードのカソードに接続されるとともに上記インバータの入力端子と出力端子との間で上記圧電振動子と上記バリキャップダイオードとが直列接続される第1及び第2の端子とを備えてあり、上記圧電振動子を除く上記構成要素が1チップに集積化されていることを特徴とする。
【0009】
また、上記バリキャップダイオードのアノードは直流成分を遮断する容量を介して上記インバータの入力端子側または上記出力端子側に接続されることが好ましい。
【0010】
また、上記バリキャップダイオードは、N型半導体基板上の低不純物濃度のP型領域内にアノード電極となる高不純物濃度のP型領域と、カソード電極となる高不純物濃度のN型領域とを形成してなるものであることも好ましく、上記バリキャップダイオードは、低不純物濃度のP型領域内に上記N型領域と接合する中不純物濃度のP型領域を有することが好ましい。
【0011】
また、上記インバータの入力端子側、出力端子側にそれぞれ接続された2つの上記バリキャップダイオードを備えることも好ましい。
【0012】
また、上記インバータの出力端子と上記帰還抵抗との接続点と上記圧電振動子との間に接続され、上記圧電振動子に流れる電流を抑える抵抗を備えることもこのましい。
【0013】
また、上記圧電振動子は水晶振動子であることも好ましい。
【0014】
また、上記インバータはCMOSインバータであることも好ましい。
【0015】
また、本発明の電圧制御発振器用集積回路では、CMOSインバータと、上記CMOSインバータの入力端子と出力端子との間に接続された帰還抵抗と、アノードが抵抗を介して接地され、当該アノードが直流成分を遮断する容量を介して上記CMOSインバータの出力端子に接続され、カソードに電圧制御端子が接続されるバリキャップダイオードと、上記CMOSインバータの入力端子と電源端子との間に接続された第1の負荷容量と、上記バリキャップダイオードのアノードと上記容量との接続点と上記電源端子との間に接続された第2の負荷容量と、上記CMOSインバータの入力端子に接続された第1の端子と、上記バリキャップダイオードのカソードに接続された第2の端子とを備えてあり、上記各構成要素が1チップに集積化され、上記バリキャップダイオードは、N型半導体基板上の低不純物濃度のP型領域内にアノード電極となる高不純物濃度のP型領域と、カソード電極となる高不純物濃度のN型領域と、上記N型領域と接合する中不純物濃度のP型領域とを形成してなるものであり、上記第1の端子と上記第2の端子との間に圧電振動子を外付することによって電圧制御発振器を構成可能とするものであることも好ましい。
【0016】
また、本発明の電圧制御発振器用集積回路では、CMOSインバータと、上記CMOSインバータの入力端子と出力端子との間に接続された帰還抵抗と、アノードが抵抗を介して接地され、当該アノードが直流成分を遮断する容量を介して上記CMOSインバータの入力端子に接続され、カソードに電圧制御端子が接続されるバリキャップダイオードと、上記バリキャップダイオードのアノードと上記容量との接続点と上記電源端子との間に接続された第1の負荷容量と、上記CMOSインバータの出力端子と電源端子との間に接続された第2の負荷容量と、上記バリキャップダイオードのカソードに接続された第1の端子と上記CMOSインバータの出力端子側に接続された第2の端子とを備えてあり、上記各構成要素が1チップに集積化され、上記バリキャップダイオードは、N型半導体基板上の低不純物濃度のP型領域内にアノード電極となる高不純物濃度のP型領域と、カソード電極となる高不純物濃度のN型領域と、上記N型領域と接合する中不純物濃度のP型領域とを形成してなるものであり、上記第1の端子と上記第2の端子との間に圧電振動子を外付することによって電圧制御発振器を構成可能とするものであることも好ましい。
【0017】
また、上記CMOSインバータの出力端子と上記帰還抵抗との接続点と上記圧電振動子との間に接続され、上記圧電振動子に流れる電流を抑える抵抗を備えることも好ましい。
【0018】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を実施例に基づき詳細に説明する。
【0019】
図1は本発明の第1の実施例の電圧制御発振器用集積回路の構成を説明する電気回路図であり、まず、本例の回路構成について説明する。インバータとしてのCMOSインバータIV1の入力端子IN、出力端子OUT間に帰還抵抗Rfを接続してある。CMOSインバータIV1の入力端子INと電源端子VDD(例えば、3V)との間に負荷容量としてのキャパシタCGを接続してある。入力端子INとキャパシタCGとの接続点には圧電振動子としての水晶振動子XLの一方の端子を外付けするため端子XINが接続されている。端子XINと電源端子VDD、VSS(0V)との間にはそれぞれESD(Electrostatic Discharge)保護のため保護ダイオードD1、D2が接続されている。
【0020】
CMOSインバータIV1の出力端子OUTと抵抗Rfとの接続点には、抵抗RDの一方の端子が接続される。この抵抗RDは水晶電流を抑え、最適な値に調整するために設けてある。これにより発振条件を維持しながら周波数調整幅を大きくできる。また、他の圧電振動子においても同様のことが言える。この抵抗RDの他方の端子には直流成分遮断用のキャパシタCCの一方の端子が接続される。キャパシタCCの他方の端子と電源端子VDDとの間に出力端子OUT側の負荷容量となるキャパシタCDを接続してある。また、キャパシタCCの他方の端子にはバリキャップダイオードCVのアノードが接続されている。また、詳しくは後述するようにバリキャップダイオードの寄生容量DPがキャパシタCDと並列に接続されている。バリキャップダイオードCVのカソードには抵抗RB1を介してバリキャップダイオードCVに制御電圧を与える電圧制御端子CTLが接続される。バリキャップダイオードCVのアノードは抵抗RB2を介して電源端子VSSに接続される。また、バリキャップダイオードCVのカソードには水晶振動子XLの他方の端子を外付け接続するための端子XOUTが設けられる。なお、キャパシタCCは、CMOSインバータIV1の出力端子とを直流的に切り離すものである。これにより、CMOSインバータIV1の出力端子が抵抗RB2を介して固定されることはない。
【0021】
以上の各構成要素は、水晶振動子XLを除いて1チップに集積化されている。端子XINと端子XOUTとの間に水晶振動子XLを外付け接続することにより、発振増幅部のCMOSインバータIV1の入力端子INと出力端子OUTとの間に水晶振動子XLとバリキャップダイオードCVとの直列回路が形成され、電圧制御発振器が構成される。図示しない制御回路より電圧制御端子CTLに印加される逆方向の制御電圧によってバリキャップダイオードCVの容量値は可変され、発振周波数が制御される。
【0022】
次に本例のバリキャップダイオードCVの構成を示し、本例の作用について述べる。本例のバリキャップダイオードCVは図2のように構成される。バリキャップダイオードCVは、N型半導体基板1に設けられた低不純物濃度のP型領域2内にアノード電極となる高不純物濃度のP型領域3と、カソード電極となる高不純物濃度のN型領域4と、高不純物濃度のN型領域4の直下にこれと接合するように中不純物濃度のP型領域5とを形成してある。言うまでもないが、アノード電極、カソード電極にはそれぞれ図1の回路図のバリキャップダイオードCVのアノード、カソードに対応して配線が施される。
【0023】
本例では、バリキャップダイオードCVを低不純物濃度のP型領域2内に形成してあるので、アノード、カソードは電源端子VDD、VSSのいずれの電位にも固定されることはなく、CMOSインバータIV1等とともにバリキャップダイオードCVを1チップに集積化しても、電圧制御端子CTLに与える制御電圧によりバリキャップダイオードの容量制御が可能である。
【0024】
また、N型半導体基板1と低不純物濃度のP型領域2とのPN接合による寄生ダイオードDPが存在する。N型半導体基板1は電源端子VDDに接続されており、寄生ダイオードDPは負荷容量CDと並列に接続されており、この寄生ダイオードDPの容量値を負荷容量の一部として扱うことができる。従って、バリキャップダイオードCVに対して並列に接続される寄生容量を極力抑えることができ、バリキャップダイオードCV容量変化に対する寄生ダイオードDPの容量による悪影響を無くしている。このため、制御電圧を効率的に用いて容量調整が可能となり、従来と同じ制御電圧の可変幅であれば、容量可変幅を拡大することが可能となる。
【0025】
また、寄生ダイオードDPの容量値を負荷容量として扱うことができるので、寄生ダイオードDP、キャパシタCDの容量値の総和を必要な負荷容量の値に設定することとすれば、キャパシタCDのサイズを小さくすることも可能となる。
【0026】
また、バリキャップダイオードCVを集積化することにより、外付け端子を削減することができるため、回路規模の縮小を進めることが可能となる。同時にESD保護回路としての保護ダイオードを削減することができ、特にバリキャップダイオードのアノード側の保護ダイオードによるバリキャップダイオードCVの容量変化に対する悪影響をなくすことが可能となる。また、バリキャップダイオードCVを接続した側の端子XOUTにあっては、バリキャップダイオードCVのみでESD保護回路としてあり、カソード側の寄生容量の影響をも抑えてある。
【0027】
以上のように本例では、バリキャップダイオードCVをN型半導体基板1の低不純物濃度のP型領域2に形成してアノードをCMOSインバータIVの出力端子OUTに接続された負荷容量としてのキャパシタCDに接続し、カソードに水晶振動子XLの外付け用の端子XOUTを接続することにより、発振増幅部とともにバリキャップダイオードCVを1チップに集積化したので、アノードに保護ダイオードを設ける必要はなく、保護ダイオードの寄生容量による容量変化への悪影響をなくすことができ、加えてバリキャップダイオードCVそれ自体の寄生容量を負荷容量として扱うことができ、バリキャップダイオードの容量変化に悪影響を及ぼす不要な寄生容量を極力抑えることができ、バリキャップダイオードの容量変化効率を向上させ、周波数調整幅を大きくすることが可能となる。また、外付け用の端子を削減することができ、キャパシタCDのサイズを小さくすることが可能となり、回路規模の縮小が可能となる。
【0028】
上述の第1の実施例では、バリキャップダイオードCVをCMOSインバータIV1の出力端子OUT側に設けることとしたが、本発明はこれに限るものではなく、入力端子INの側に設けても良い。
【0029】
第2の実施例はCMOSインバータIV1の入力端子IN側にバリキャップダイオードを設けたものであり、本例の構成は図3に示すようになる。同図において図1に示したものと同じ符号は同じ構成要素を示してあり、以降に述べる各図においても同様のこととする。図3に示すようにバリキャップダイオードCVは端子XINにカソードを接続し、アノードを直流成分遮断用のキャパシタCCを介してCMOSインバータIV1の入力端子INに接続するとともに、負荷容量としてのキャパシタCGに接続してある。カソードは抵抗RB1を介して電圧制御端子CTLに接続され、アノードは抵抗RB2を介して電源端子VSSに接続される。本例においてもバリキャップダイオードのCVのアノードに保護ダイオードを設ける必要はなく、それによる寄生容量の悪影響もなく、バリキャップダイオードのCVの寄生ダイオードDPはキャパシタCGと並列に接続され、負荷容量として扱うことができるので、バリキャップダイオードCVに対して並列に接続される寄生容量を極力抑えることができる。従って本例も上記第1の実施例と同様の作用、効果を奏する。
【0030】
なお、上記第1及び第2の実施例ではそれぞれCMOSインバータIV1の出力端子OUT、入力端子INの側に1つのバリキャップダイオードCVを設けることとしたが、本発明はこれに限るものではない。
【0031】
図4に示す第3の実施例ではCMOSインバータIV1の出力端子OUT、入力端子IN側にそれぞれバリキャップダイオードCV、CV’を設けてある。バリキャップダイオードCV、CV’のカソードはそれぞれ抵抗RB1、RB1’を介して電圧制御端子CTL、CTL’に接続され、アノードはそれぞれ抵抗RB2、RB2’を介して電源端子VSSに接続される。また、出力端子OUT、入力端子IN側にそれぞれ直流遮断用のキャパシタCC、CC’を設けてある。すなわち、本例は第1、第2の実施例を組み合わせた構成であり、上記各実施例と同様の作用、効果を奏する。
【0032】
なお、上記各実施例では、バリキャップダイオードCVのアノードを負荷容量としてのキャパシタCDまたはキャパシタCGと接続したが、本発明はこれに限るものではない。
【0033】
図5に示す第4の実施例では直流成分遮断用のキャパシタCCに接続してある。負荷容量としてのキャパシタCG、CDの一方の端子はそれぞれCMOSインバータIV1の入力端子IN、出力端子OUTに直接接続され、他方の端子は電源端子VSSに接続される。本例では、バリキャップダイオードCVの寄生ダイオードの寄生容量を負荷容量に含むことはできないが、従来のようにアノード側にも外付け端子を設けてこれに保護ダイオードを接続されるものと比較すると、アノード側の保護ダイオードを不要とすることによってその寄生容量による容量変化への悪影響をなくすことができる。このように外付け端子を削減できることによる保護ダイオードによる悪影響を減ずることや回路規模の縮小化が進むという効果については上記各実施例と同様に奏する。
【0034】
なお、上記各実施例ではインバータとしてCMOSインバータを用いることとしたが、本発明はこれに限るものではない。例えば、図6の(a)、(b)に示すようにPチャネルMOSトランジスタP1、NチャネルMOSトランジスタN1の互いのドレイン同士の接続点を出力端子OUTとして一方のゲートを入力端子INとし、他方のゲートにバイアス電圧を与えるものであってもよく、特に図示しないが、ゲートをバイアスしたMOSトランジスタの代わりに抵抗を用いても良く。ゲートを入力端子INとしたMOSトランジスタのドレインにこれとは逆導電型の複数のMOSトランジスタのドレインを接続してこれら複数のMOSトランジスタのゲートのバイアス電圧を制御してインバータの出力を制御するものでも良い。また、図6の(c)、(d)に示すようにCMOSインバータIV1の電源端子VDD側、VSS側のいずれか一方または両方に制御用のMOSトランジスタP1、N1を設けてCMOSインバータIV1の出力を制御しても良い。
【0035】
なお、上述の各実施例では圧電振動子として水晶振動子を用いることとしたが、本発明はこれに限るものではない。例えば、SAW(弾性表面波)振動子等を用いても良い。
【0036】
なお、上記第1乃至第3の実施例では負荷容量としてのキャパシタCG、CDは電源端子VDDに接続することとしたが、これに限らず、上記第4の実施例のように電源端子VSSに接続しても良い。上記第4の実施例でのキャパシタCG、CDについても電源端子VDDに接続することとしても良い。また、キャパシタCG、CDを直接電源に接続するのではなく発振振幅制限用の抵抗を介して接続しても良いし、負荷容量を電源端子VDD、VSS、両方の側に設けることとしても良い。
【0037】
【発明の効果】
本発明では、バリキャップダイオードを発振増幅部とともに1チップに集積化し、そのアノードを発振増幅部のインバータの入力端子または出力端子側に接続するため、バリキャップダイオードを外付けする従来のものと比較すれば、バリキャップダイオードのアノード側の外付け端子をなくすことができ、この外付け端子のESD保護回路としての保護ダイオードの寄生容量によるバリキャップダイオードの容量変化に及ぼす悪影響をなくすことができ、バリキャップダイオードの容量変化効率を向上させ、周波数の調整幅を大きくすることが可能となる。また、外付け端子を削減することができるので回路規模を縮小することが可能となる。
【0038】
また、バリキャップダイオードをN型半導体基板の低不純物濃度のP型領域内に形成し、アノードをインバータの入力端子側、出力端子側の何れかの負荷容量に接続すれば、バリキャップダイオードの寄生ダイオードの寄生容量を負荷容量として有効に用いることができ、バリキャップダイオードそれ自体の寄生容量による悪影響を極力抑えることができる。さらに別途形成される第1または第2の負荷容量のサイズを縮小することができ、この点からも回路規模の縮小が可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の電圧制御発振器用集積回路の回路構成を説明する電気回路図。
【図2】図1のバリキャップダイオードの構成を説明する断面図。
【図3】本発明の第2の実施例の電圧制御発振器用集積回路の回路構成を説明する電気回路図。
【図4】本発明の第3の実施例の電圧制御発振器用集積回路の回路構成を説明する電気回路図。
【図5】本発明の第4の実施例の電圧制御発振器用集積回路の回路構成を説明する電気回路図。
【図6】本発明のインバータの変更例を示す説明図。
【図7】従来の電圧制御発振器用集積回路を構成を示す電気回路図。
【図8】保護ダイオードのカソード電圧、アノード電圧を示す波形図。
【図9】バリキャップダイオードの容量−逆方向電圧(制御電圧)特性図。
【符号の説明】
IV1 インバータ(CMOSインバータ)
Rf 帰還抵抗
CG 第1の負荷容量(キャパシタ)
CD 第2の負荷容量(キャパシタ)
CV バリキャップダイオード
XIN 第1の端子
XOUT 第2の端子
CC キャパシタ(直流成分遮断用)
RD 抵抗(圧電振動子電流抑制用)
RB2 抵抗(バリキャップダイオードのアノード接地用)
CTL 電圧制御端子
1 N型半導体基板
2 低不純物濃度のP型領域
3 高不純物濃度のP型領域
4 高不純物濃度のN型領域
5 中不純物濃度のP型領域
Claims (6)
- インバータと、
上記インバータの入力端子と出力端子との間に接続された帰還抵抗と、上記インバータの入力端子とVDD電源端子との間に接続された第1の負荷容量と、上記インバータの出力端子と上記VDD電源端子との間に接続された第2の負荷容量と、
アノードが抵抗を介して接地され、当該アノードが上記インバータの入力端子側および/または上記出力端子側に接続されるバリキャップダイオードと、
互いの間に圧電振動子を接続することにより、当該圧電振動子が上記バリキャップダイオードのカソードに接続されるとともに上記インバータの入力端子と出力端子との間で上記圧電振動子と上記バリキャップダイオードとが直列接続される第1及び第2の端子とを備えてあり、
上記圧電振動子を除く上記構成要素が1チップに集積化され、
上記バリキャップダイオードは、上記VDD電源端子に接続されたN型半導体基板上の低不純物濃度のP型領域内に形成されたアノード電極となる高不純物濃度のP型領域と、カソード電極となる高不純物濃度のN型領域とを形成してなり、上記N型半導体基板と上記低濃度P型領域とで形成される寄生ダイオードとを有する電圧制御発振器用集積回路であって、
上記N型半導体基板を上記VDD電源端子に接続することによって生じる上記寄生ダイオードの容量値を負荷容量の一部として扱い上記電圧制御発振器用集積回路の必要な負荷容量値を設定されることを特徴とする電圧制御発振器用集積回路。 - 上記バリキャップダイオードのアノードは直流成分を遮断する容量を介して上記インバータの入力端子側または上記出力端子側に接続されることを特徴とする請求項1に記載の電圧制御発振器用集積回路。
- 上記バリキャップダイオードは、低不純物濃度のP型領域内に上記N型領域と接合する中不純物濃度のP型領域を有することを特徴とする請求項1に記載の電圧制御発振器用集積回路。
- 上記インバータの入力端子側、出力端子側にそれぞれ接続された2つの上記バリキャップダイオードを備えることを特徴とする請求項1に記載の電圧制御発振器用集積回路。
- MOSインバータと、
上記MOSインバータの入力端子と出力端子との間に接続された帰還抵抗と、
アノードが抵抗を介して接地され、当該アノードが直流成分を遮断する容量を介して上記インバータの出力端子に接続され、カソードに電圧制御端子が接続されるバリキャップダイオードと、
上記MOSインバータの入力端子とVDD電源端子との間に接続された第1の負荷容量と、
上記バリキャップダイオードのアノードと上記容量との接続点と上記VDD電源端子との間に接続された第2の負荷容量と、
上記MOSインバータの入力端子に接続された第1の端子と、
上記バリキャップダイオードのカソードに接続された第2の端子とを備えてあり、
上記各構成要素が1チップに集積化され、
上記バリキャップダイオードは、上記VDD電源端子に接続されたN型半導体基板上の低不純物濃度のP型領域内に形成されたアノード電極となる高不純物濃度のP型領域と、カソード電極となる高不純物濃度のN型領域と、上記N型領域と接合する中不純物濃度のP型領域とを形成してなるものであって、上記N型半導体基板と上記低濃度P型領域とで形成される寄生ダイオードを有し、
上記N型半導体基板を上記VDD電源端子に電源に接続することによって生じる上記寄生ダイオードの容量値を負荷容量の一部として扱うことで、上記MOSインバータ出力端子側の必要な負荷容量値を上記第2の負荷容量と上記寄生ダイオードによる容量との総和として設定し、
上記第1の端子と上記第2の端子との間に圧電振動子を外付することによって電圧制御発振器が構成されることを特徴とする電圧制御発振器用集積回路。 - CMOSインバータと、
上記CMOSインバータの入力端子と出力端子との間に接続された帰還抵抗と、
アノードが抵抗を介して接地され、当該アノードが直流成分を遮断する容量を介して上記CMOSインバータの入力端子に接続され、カソードに電圧制御端子が接続されるバリキャップダイオードと、
上記バリキャップダイオードのアノードと上記容量との接続点とVDD電源端子との間に接続された第1の負荷容量と、
上記CMOSインバータの出力端子と上記VDD電源端子との間に接続された第2の負荷容量と、
上記バリキャップダイオードのカソードに接続された第1の端子と、
上記CMOSインバータの出力端子側に接続された第2の端子とを備えてあり、
上記各構成要素が1チップに集積化され、
上記バリキャップダイオードは、上記VDD電源端子に接続されたN型半導体基板上の低不純物濃度のP型領域内に形成されたアノード電極となる高不純物濃度のP型領域と、カソード電極となる高不純物濃度のN型領域と、上記N型領域と接合する中不純物濃度のP型領域とを形成してなるものであって上記N型半導体基板と上記低濃度P型領域とで形成される寄生ダイオードを有し、
上記N型半導体基板を上記VDD電源端子に接続することによって生じる上記寄生ダイオードの容量値を負荷容量の一部として扱うことで、上記MOSインバータ入力端子側の必要な負荷容量値を上記第1の負荷容量と上記寄生ダイオードによる容量との総和として設定し、
上記第1の端子と上記第2の端子との間に圧電振動子を外付することによって電圧制御発振器が構成されることを特徴とする電圧制御発振器用集積回路。
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