JPH08102620A - 圧電発振回路 - Google Patents
圧電発振回路Info
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- JPH08102620A JPH08102620A JP26201894A JP26201894A JPH08102620A JP H08102620 A JPH08102620 A JP H08102620A JP 26201894 A JP26201894 A JP 26201894A JP 26201894 A JP26201894 A JP 26201894A JP H08102620 A JPH08102620 A JP H08102620A
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Abstract
(57)【要約】
【目的】 本発明の目的は、発振開始時間の短い圧電発
振回路を得ることである。 【構成】 図１に本発明の圧電発振回路図を示す。イン
バータの出力側のコンデンサＣＤをほぼ１／２づつに分
割して、コンデンサＣＤ１、ＣＤ２としその一端をイン
バータの出力端子に接続し、他の端子をＶｄｄとＧＮＤ
にそれぞれ接続することで目的が達成できた。
振回路を得ることである。 【構成】 図１に本発明の圧電発振回路図を示す。イン
バータの出力側のコンデンサＣＤをほぼ１／２づつに分
割して、コンデンサＣＤ１、ＣＤ２としその一端をイン
バータの出力端子に接続し、他の端子をＶｄｄとＧＮＤ
にそれぞれ接続することで目的が達成できた。
Description
【０００１】
【産業上の利用分野】発振開始時間を短縮した圧電発振
回路に関する。
回路に関する。
【０００２】
【従来の技術】図５（ａ）、（ｂ）、（ｃ）に従来技術
の圧電発振回路図を示す。インバータ２の入力と出力の
間に、圧電振動子１と帰還抵抗Ｒｆが並列に接続され、
さらに圧電振動子１の両端のコンデンサＣＧ、ＣＤの片
側がＶｄｄ又はＧＮＤに接続されている。図５（ａ）
は、コンデンサＣＧ、ＣＤの片側をＧＮＤに接続した従
来技術の圧電発振回路図を示し、図５（ｂ）は、コンデ
ンサＣＧ、ＣＤの片側をＶｄｄに接続した従来技術の圧
電発振回路図を示し、さらに図５（ｃ）は、コンデンサ
ＣＧの片側をＧＮＤに接続し、コンデンサＣＤの片側を
Ｖｄｄに接続した従来技術の圧電発振回路図を示してい
る。
の圧電発振回路図を示す。インバータ２の入力と出力の
間に、圧電振動子１と帰還抵抗Ｒｆが並列に接続され、
さらに圧電振動子１の両端のコンデンサＣＧ、ＣＤの片
側がＶｄｄ又はＧＮＤに接続されている。図５（ａ）
は、コンデンサＣＧ、ＣＤの片側をＧＮＤに接続した従
来技術の圧電発振回路図を示し、図５（ｂ）は、コンデ
ンサＣＧ、ＣＤの片側をＶｄｄに接続した従来技術の圧
電発振回路図を示し、さらに図５（ｃ）は、コンデンサ
ＣＧの片側をＧＮＤに接続し、コンデンサＣＤの片側を
Ｖｄｄに接続した従来技術の圧電発振回路図を示してい
る。
【０００３】
【発明が解決しようとする課題】従来技術では、何れも
発振開始時間が遅いという課題があった。
発振開始時間が遅いという課題があった。
【０００４】
【課題を解決するための手段】図１に本発明の圧電発振
回路図を示す。インバータ２の出力側のコンデンサＣＤ
をほぼ１／２づつに分割して、コンデンサＣＤ１、ＣＤ
２としその一端をインバータ２の出力端子に接続し、他
の端子をＶｄｄとＧＮＤにそれぞれ接続することで課題
が解決できた。
回路図を示す。インバータ２の出力側のコンデンサＣＤ
をほぼ１／２づつに分割して、コンデンサＣＤ１、ＣＤ
２としその一端をインバータ２の出力端子に接続し、他
の端子をＶｄｄとＧＮＤにそれぞれ接続することで課題
が解決できた。
【０００５】
【作用】図２（ａ）に本発明の発振回路図を示す。発振
回路に電源が供給されるとインバータ２の出力電圧は、
インバータ２の入力と出力を帰還抵抗Ｒｆで接続して増
幅器を形成しているので、インバータ２に供給された電
圧Ｖｄｄのほぼ１／２になる。従って、コンデンサＣＤ
１、ＣＤ２の両端にはそれぞれＶｄｄ／２の電圧にチャ
ージされる。次に発振の開始であるが、周囲で発生した
微小信号を増幅しその周波数成分の中から圧電振動子１
を通過して再び増幅器の入力へ伝達される。これが繰り
返されて徐々に発振が立ち上がり圧電振動子１の固有共
振周波数で発振するに至る。インバータ２の出力Ａ点を
考察すれば、出力電圧Ｖｄｄ／２からＶｘ１だけ上がっ
たと仮定すれば、ＣＤ１の電圧はＶｄｄ／２−Ｖｘ１と
なり，ＣＤ２の電圧は、Ｖｄｄ／２＋Ｖｘ１となる。こ
れな伴って、ＣＤ１の電圧がＶｄｄ／２からＶｄｄ／２
−Ｖｘ１となるとＶｘ１分だけ放電することになり、こ
の放電電流はインバータ２に流入する方向に作用する。
一方ＣＤ２について考察すればＣＤ２の電圧もＶｄｄ／
２からＶｄｄ／２＋Ｖｘ１となりＶｘ１分だけ充電する
ことになり、この充電電流はインバータ２から流出する
方向に作用する。しかもこのインバータ２への流入電流
と流出電流の値はほぼ等しい。
回路に電源が供給されるとインバータ２の出力電圧は、
インバータ２の入力と出力を帰還抵抗Ｒｆで接続して増
幅器を形成しているので、インバータ２に供給された電
圧Ｖｄｄのほぼ１／２になる。従って、コンデンサＣＤ
１、ＣＤ２の両端にはそれぞれＶｄｄ／２の電圧にチャ
ージされる。次に発振の開始であるが、周囲で発生した
微小信号を増幅しその周波数成分の中から圧電振動子１
を通過して再び増幅器の入力へ伝達される。これが繰り
返されて徐々に発振が立ち上がり圧電振動子１の固有共
振周波数で発振するに至る。インバータ２の出力Ａ点を
考察すれば、出力電圧Ｖｄｄ／２からＶｘ１だけ上がっ
たと仮定すれば、ＣＤ１の電圧はＶｄｄ／２−Ｖｘ１と
なり，ＣＤ２の電圧は、Ｖｄｄ／２＋Ｖｘ１となる。こ
れな伴って、ＣＤ１の電圧がＶｄｄ／２からＶｄｄ／２
−Ｖｘ１となるとＶｘ１分だけ放電することになり、こ
の放電電流はインバータ２に流入する方向に作用する。
一方ＣＤ２について考察すればＣＤ２の電圧もＶｄｄ／
２からＶｄｄ／２＋Ｖｘ１となりＶｘ１分だけ充電する
ことになり、この充電電流はインバータ２から流出する
方向に作用する。しかもこのインバータ２への流入電流
と流出電流の値はほぼ等しい。
【０００６】このことを考察すれば、インバータ２の出
力電圧は変化してもインバータ２からの電流の流入と流
出は無いことになり、インバータ２の出力端子で見れば
出力電圧が変化しても出力電流が流れないので出力端子
に負荷が無いのに等しく見えていることになる。一般的
に、インバータの動作スピードは負荷（特に容量性の場
合）に依存しており、負荷が小さい程スピードが早くな
る傾向がある。このスピードの早くなることが、発振開
始時間を早くしている要因である。図３に以上のことを
立証する実験結果のグラフを示す。実験に使用したのは
図２（ａ）の回路である。このグラフはＣＤ１を１５ｐ
Ｆに固定してＣＤ２を０ｐＦ〜５０ｐＦ変化させたとき
の発振開始時間と消費電流の推移を示したものである。
図３によれば、ＣＤ２を０ｐＦ〜５０ｐＦ変化させる
と、徐々に圧電発振回路の発振開始時間が短縮されると
ともに消費電流も減少し、ＣＤ２＝ＣＤ１のとき圧電発
振回路の発振開始時間も消費電流も最小になり、ＣＤ２
＝ＣＤ１を過ぎてＣＤ２が増大するに従って圧電発振器
の発振開始時間も消費電流も増大している。ＣＤ２＝Ｃ
Ｄ１が理想であるが、実用的にはＣＤ２／ＣＤ１の比は
０．５〜２の範囲ならば使用できる。
力電圧は変化してもインバータ２からの電流の流入と流
出は無いことになり、インバータ２の出力端子で見れば
出力電圧が変化しても出力電流が流れないので出力端子
に負荷が無いのに等しく見えていることになる。一般的
に、インバータの動作スピードは負荷（特に容量性の場
合）に依存しており、負荷が小さい程スピードが早くな
る傾向がある。このスピードの早くなることが、発振開
始時間を早くしている要因である。図３に以上のことを
立証する実験結果のグラフを示す。実験に使用したのは
図２（ａ）の回路である。このグラフはＣＤ１を１５ｐ
Ｆに固定してＣＤ２を０ｐＦ〜５０ｐＦ変化させたとき
の発振開始時間と消費電流の推移を示したものである。
図３によれば、ＣＤ２を０ｐＦ〜５０ｐＦ変化させる
と、徐々に圧電発振回路の発振開始時間が短縮されると
ともに消費電流も減少し、ＣＤ２＝ＣＤ１のとき圧電発
振回路の発振開始時間も消費電流も最小になり、ＣＤ２
＝ＣＤ１を過ぎてＣＤ２が増大するに従って圧電発振器
の発振開始時間も消費電流も増大している。ＣＤ２＝Ｃ
Ｄ１が理想であるが、実用的にはＣＤ２／ＣＤ１の比は
０．５〜２の範囲ならば使用できる。
【０００７】
【実施例】図２に、４８ＭＨｚ３次オーバトーンの実施
例を示す。図２（ａ）に発振回路図を示す。インバータ
の入力と出力の間に、水晶振動子と帰還抵抗Ｒｆ２．７
ｋΩが並列に接続され、さらに水晶振動子の両端のコン
デンサについて、インバータ２の入力側のコンデンサＣ
Ｇ、インバータの出力側のコンデンサＣＤが接続されて
いる。コンデンサＣＧの片側がＶｄｄに接続され、コン
デンサＣＤをＣＤ１とＣＤ２に分割して、ＣＤ１の片側
をＶｄｄへＣＤ２の片側をＧＮＤへ接続する。ＣＧ＝１
２ｐＦ、ＣＤ１＝１５ｐＦ、としてＣＤ２を０〜５０ｐ
Ｆと変化させたときの発振開始時間、消費電流を測定し
た結果を図３に示す。ＣＤ２を０ｐＦからだんだん容量
を増してゆくと、発振開始時間もだんだん短縮してゆく
し、消費電流もだんだん減少してゆく、ＣＤ１＝ＣＤ２
即ちこの例ではＣＤ１が１５ｐＦなのでＣＤ２が１５ｐ
Ｆのところで、発振開始時間も最短になり消費電流も最
小になり、更にＣＤ２の容量を増してゆくと徐々に発振
開始時間が遅くなり、消費電流も徐々に増加する。ＣＤ
２が５０ｐＦになった時にほぼＣＤ２が０ｐＦの時と等
しくなっている。ＣＤ２＝ＣＤ１が理想であるが、実用
的にはＣＤ２対ＣＤ１の比は０．５〜２の範囲ならば使
用できる。ＣＤ２が０ｐＦのときは、従来技術の圧電発
振回路の図５（ｂ）に相当し、ＣＤ２が５０ｐＦのとき
は、従来技術の圧電発振回路の図５（ｃ）に相当する。
また従来技術の圧電発振回路の図５（ａ）はコンデンサ
の他端がＶｄｄとＧＮＤの違いだけで基本的には従来技
術の圧電発振回路の図５（ｂ）に等しい。
例を示す。図２（ａ）に発振回路図を示す。インバータ
の入力と出力の間に、水晶振動子と帰還抵抗Ｒｆ２．７
ｋΩが並列に接続され、さらに水晶振動子の両端のコン
デンサについて、インバータ２の入力側のコンデンサＣ
Ｇ、インバータの出力側のコンデンサＣＤが接続されて
いる。コンデンサＣＧの片側がＶｄｄに接続され、コン
デンサＣＤをＣＤ１とＣＤ２に分割して、ＣＤ１の片側
をＶｄｄへＣＤ２の片側をＧＮＤへ接続する。ＣＧ＝１
２ｐＦ、ＣＤ１＝１５ｐＦ、としてＣＤ２を０〜５０ｐ
Ｆと変化させたときの発振開始時間、消費電流を測定し
た結果を図３に示す。ＣＤ２を０ｐＦからだんだん容量
を増してゆくと、発振開始時間もだんだん短縮してゆく
し、消費電流もだんだん減少してゆく、ＣＤ１＝ＣＤ２
即ちこの例ではＣＤ１が１５ｐＦなのでＣＤ２が１５ｐ
Ｆのところで、発振開始時間も最短になり消費電流も最
小になり、更にＣＤ２の容量を増してゆくと徐々に発振
開始時間が遅くなり、消費電流も徐々に増加する。ＣＤ
２が５０ｐＦになった時にほぼＣＤ２が０ｐＦの時と等
しくなっている。ＣＤ２＝ＣＤ１が理想であるが、実用
的にはＣＤ２対ＣＤ１の比は０．５〜２の範囲ならば使
用できる。ＣＤ２が０ｐＦのときは、従来技術の圧電発
振回路の図５（ｂ）に相当し、ＣＤ２が５０ｐＦのとき
は、従来技術の圧電発振回路の図５（ｃ）に相当する。
また従来技術の圧電発振回路の図５（ａ）はコンデンサ
の他端がＶｄｄとＧＮＤの違いだけで基本的には従来技
術の圧電発振回路の図５（ｂ）に等しい。
【０００８】図２（ｂ）、（ｃ）に発振開始時間につい
て説明する。図２（ｂ）は、図２（ａ）のＣＤ２＝０ｐ
Ｆのときを示している。図３から発振開始時間は約５．
８ｎｓである。図２（ｃ）は、図２（ａ）のＣＤ２＝１
５ｐＦの場合で発振開始時間は約３．７ｎｓであり、図
２（ｂ）に比べて約３５％に短縮されている。グラフに
は示されていないが、発振開始時間は繰返動作を行うと
時間にバラツキを生ずる。この繰返動作の時間的精度
は、図２（ｂ）では約１０％程度であるのに対して、図
２（ｃ）では約３％に改善されている。消費電流につい
ては、図２（ｂ）は、図２（ａ）のＣＤ２＝０ｐＦのと
きを示している。図３から消費電流は約２４ｍＡであ
る。図２（ｃ）は、図２（ａ）のＣＤ２＝１５ｐＦの場
合で消費電流は約１９ｍＡであり、図２（ｂ）に比べて
約８０％に減少している。
て説明する。図２（ｂ）は、図２（ａ）のＣＤ２＝０ｐ
Ｆのときを示している。図３から発振開始時間は約５．
８ｎｓである。図２（ｃ）は、図２（ａ）のＣＤ２＝１
５ｐＦの場合で発振開始時間は約３．７ｎｓであり、図
２（ｂ）に比べて約３５％に短縮されている。グラフに
は示されていないが、発振開始時間は繰返動作を行うと
時間にバラツキを生ずる。この繰返動作の時間的精度
は、図２（ｂ）では約１０％程度であるのに対して、図
２（ｃ）では約３％に改善されている。消費電流につい
ては、図２（ｂ）は、図２（ａ）のＣＤ２＝０ｐＦのと
きを示している。図３から消費電流は約２４ｍＡであ
る。図２（ｃ）は、図２（ａ）のＣＤ２＝１５ｐＦの場
合で消費電流は約１９ｍＡであり、図２（ｂ）に比べて
約８０％に減少している。
【０００９】図４（ａ）は、図２（ａ）のＣＤ１とＣＤ
２を相互に入れ換えた形の実施例である。ＣＤ１とＣＤ
２を相互に入れ換えても、図３の結果は変わらない。図
４（ｂ）は、図２（ａ）のＣＧをＣＧ１とＣＧ２に分割
して出来るだけ同じにして、バランスさせた形の実施例
である。ＣＧも圧電振動子を介して幾分かはＣＤに関わ
りをもつので、できればバランスさせることが望まし
い。図４（ｃ）は、図４（ａ）のインバータの出力側に
安定抵抗を、又インバータの出力側と圧電振動子の間に
位相抵抗を入れた実施例を示している。安定抵抗、位相
抵抗は全然入れて無い場合でも、それぞれを単独に入れ
た場合でも、両方入れた場合でも本発明の効果は発揮さ
れる。
２を相互に入れ換えた形の実施例である。ＣＤ１とＣＤ
２を相互に入れ換えても、図３の結果は変わらない。図
４（ｂ）は、図２（ａ）のＣＧをＣＧ１とＣＧ２に分割
して出来るだけ同じにして、バランスさせた形の実施例
である。ＣＧも圧電振動子を介して幾分かはＣＤに関わ
りをもつので、できればバランスさせることが望まし
い。図４（ｃ）は、図４（ａ）のインバータの出力側に
安定抵抗を、又インバータの出力側と圧電振動子の間に
位相抵抗を入れた実施例を示している。安定抵抗、位相
抵抗は全然入れて無い場合でも、それぞれを単独に入れ
た場合でも、両方入れた場合でも本発明の効果は発揮さ
れる。
【００１０】圧電振動子の素子は、水晶、セラミックそ
の他圧電振動子素子一般に適応できる。
の他圧電振動子素子一般に適応できる。
【００１１】
【発明の効果】本発明により、圧電発振回路の起動時間
が短縮され、圧電発振器の起動時間の繰り返し精度が向
上し、圧電発振器の消費電流が削減されて圧電発振器の
品質が著しく向上した。
が短縮され、圧電発振器の起動時間の繰り返し精度が向
上し、圧電発振器の消費電流が削減されて圧電発振器の
品質が著しく向上した。
【図１】図１は、本発明の圧電発振回路の接続図であ
る。
る。
【図２】図２（ａ）は，本発明の実施例の圧電発振回路
図である。図２（ｂ）は，本発明の実施例のＣＤ２＝０
ｐＦの場合の発振開始時間を説明したグラフである。図
２（ｃ）は，本発明の実施例のＣＤ１＝ＣＤ２＝１５ｐ
Ｆの場合の発振開始時間を説明したグラフである。
図である。図２（ｂ）は，本発明の実施例のＣＤ２＝０
ｐＦの場合の発振開始時間を説明したグラフである。図
２（ｃ）は，本発明の実施例のＣＤ１＝ＣＤ２＝１５ｐ
Ｆの場合の発振開始時間を説明したグラフである。
【図３】図３は，本発明の実施例のＣＤ２の変化に対す
る発振開始時間、消費電流の推移を示すグラフである。
る発振開始時間、消費電流の推移を示すグラフである。
【図４】図４（ａ）は，本発明の応用例を示した回路図
である。図４（ｂ）は，本発明の応用例を示した回路図
である。図４（ｃ）は，本発明の応用例を示した回路図
である。
である。図４（ｂ）は，本発明の応用例を示した回路図
である。図４（ｃ）は，本発明の応用例を示した回路図
である。
【図５】図５（ａ）は，従来技術のコンデンサＣＧ、Ｃ
Ｄの片側をＧＮＤに接続した例を示した回路図である。
図５（ｂ）は，従来技術のコンデンサＣＧ、ＣＤの片側
をＶｄｄに接続した例を示した回路図である。図５
（ｃ）は，従来技術のコンデンサＣＧの片側をＧＮＤ
に、ＣＤの片側をＶｄｄに接続した例を示した回路図で
ある。
Ｄの片側をＧＮＤに接続した例を示した回路図である。
図５（ｂ）は，従来技術のコンデンサＣＧ、ＣＤの片側
をＶｄｄに接続した例を示した回路図である。図５
（ｃ）は，従来技術のコンデンサＣＧの片側をＧＮＤ
に、ＣＤの片側をＶｄｄに接続した例を示した回路図で
ある。
１ 圧電振動子 ２ インバータ ＣＧ インバータ入力側コンデンサ ＣＤ インバータ出力側コンデンサ ＣＤ１ インバータ出力側コンデンサ１ ＣＤ２ インバータ出力側コンデンサ２ Ｒｆ 帰還抵抗
Claims (2)
- 【請求項１】 インバータの入力と出力の間に、圧電振
動子と帰還抵抗が並列に接続されて成る圧電発振回路に
おいて、該インバータの出力側に接続された圧電振動子
端のコンデンサＣＤがＣＤ１、ＣＤ２に分割され、それ
ぞれの他の端子がＶｄｄとＧＮＤに接続されていること
を特徴とする圧電発振回路。 - 【請求項２】 該圧電振動子端に接続されたコンデンサ
ＣＤ１、ＣＤ２の容量比が、ＣＤ２／ＣＤ１＝０．５〜
２であることを特徴とする特許請求の範囲第１項記載の
圧電発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26201894A JP3299055B2 (ja) | 1994-09-30 | 1994-09-30 | 圧電発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26201894A JP3299055B2 (ja) | 1994-09-30 | 1994-09-30 | 圧電発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102620A true JPH08102620A (ja) | 1996-04-16 |
| JP3299055B2 JP3299055B2 (ja) | 2002-07-08 |
Family
ID=17369881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26201894A Expired - Fee Related JP3299055B2 (ja) | 1994-09-30 | 1994-09-30 | 圧電発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3299055B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411172B2 (en) | 1997-10-30 | 2002-06-25 | Nippon Precision Circuits, Inc. | Oscillator circuit with reduced capacity for AC coupling capacitor |
| JP2002246843A (ja) * | 2001-02-13 | 2002-08-30 | Nippon Precision Circuits Inc | 電圧制御発振器用集積回路 |
-
1994
- 1994-09-30 JP JP26201894A patent/JP3299055B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411172B2 (en) | 1997-10-30 | 2002-06-25 | Nippon Precision Circuits, Inc. | Oscillator circuit with reduced capacity for AC coupling capacitor |
| JP2002246843A (ja) * | 2001-02-13 | 2002-08-30 | Nippon Precision Circuits Inc | 電圧制御発振器用集積回路 |
| JP4643838B2 (ja) * | 2001-02-13 | 2011-03-02 | セイコーＮｐｃ株式会社 | 電圧制御発振器用集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3299055B2 (ja) | 2002-07-08 |
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| Date | Code | Title | Description |
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