JP2002246843A - 電圧制御発振器用集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 バリキャップダイオードの容量変化効率を向
上させ、周波数調整幅が大きく、かつ回路規模の小さな
電圧制御発振器用集積回路を提供する。 【解決手段】 バリキャップダイオードＣＶをＮ型半導
体基板１の低不純物濃度のＰ型領域２に形成し、アノー
ドをＣＭＯＳインバータＩＶの出力端子ＯＵＴに接続さ
れた負荷容量としてのキャパシタＣＤに接続し、カソー
ドに水晶振動子ＸＬの外付け用の端子ＸＯＵＴを接続す
ることにより、バリキャップダイオードの容量変化に悪
影響を及ぼす不要な寄生容量を極力抑え、バリキャップ
ダイオードの容量変化効率を向上させ、周波数調整幅を
大きくする。また、外付け用の端子を削減して回路規模
の縮小する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電圧制御発振器用集
積回路に関するものであり、特にＣＭＯＳインバータ等
の発振増幅部とともにバリキャップダイオードを１チッ
プに集積化した電圧制御発振器用集積回路に関するもの
である。

【０００２】

【従来の技術】現在、電圧制御発振器としては、１チッ
プに集積化された発振増幅部に水晶振動子等の圧電振動
子と可変容量ダイオード、いわゆるバリキャップダイオ
ードとを外付けして用いるものがある。これは、図７に
示すようなものである。ＣＭＯＳインバータｉｖ１の入
力端子ｉｎ、出力端子ｏｕｔ間に帰還抵抗ｒｆを接続
し、入力端子ｉｎと電源端子ＶＤＤ（例えば、３Ｖ）と
の間に負荷容量としてのキャパシタｃｇを接続してあ
る。入力端子ｉｎとキャパシタｃｇとの接続点には圧電
振動子としての水晶振動子ｘｌの一方の端子を外付けす
るため端子ｘｉｎが接続されている。出力端子ｏｕｔと
抵抗ｒｆとの接続点には、水晶振動子ｘｌに流れる電流
を制限するための抵抗ｒｄの一方の端子が接続され、こ
の抵抗ｒｄの他方の端子には直流成分遮断用のキャパシ
タｃｃの一方の端子が接続され、このキャパシタｃｃの
一方の端子と電源端子ＶＤＤとの間に出力端子ｏｕｔ側
の負荷容量となるキャパシタｃｄを接続してある。ま
た、このキャパシタｃｃの他方の端子にはバリキャップ
ダイオードｃｖのアノードを外付けするための端子ｖｏ
ｕｔが接続されている。また、バリキャップダイオード
ｃｖのカソードと水晶振動子ｘｌの他方の端子とを外付
け接続するための端子ｘｏｕｔが設けられる。端子ｘｏ
ｕｔには抵抗ｒｂ１を介してバリキャップダイオードｃ
ｖに制御電圧を与える制御端子ｃｔｌが接続されてお
り、端子ｖｏｕｔにはバリキャップダイオードｃｖのア
ノードは抵抗ｒｂ２を介して電源端子ＶＳＳ（０Ｖ）が
接続されている。端子ｘｉｎと端子ｘｏｕｔとの間に水
晶振動子ｘｌを外付け接続し、端子ｖｏｕｔ、端子ｘｏ
ｕｔとの間にバリキャップダイオードｃｖを外付け接続
することにより、発振増幅部として機能するＣＭＯＳイ
ンバータｉｖ１の入力端子ｉｎと出力端子ｏｕｔとの間
に水晶振動子ｘｌとバリキャップダイオードｃｖとの直
列回路が接続され、電圧制御発振器が構成される。図示
しない制御回路より端子ｃｔｌに与えられる制御電圧に
よってバリキャップダイオードｃｖの容量値は変化さ
れ、発振周波数が制御される。

【０００３】また、外付け用の端子ｘｉｎ、端子ｘｏｕ
ｔ及び端子ｖｏｕｔにはＥＳＤ（Electrostatic Discha
rge）保護回路として保護ダイオードｄ１〜ｄ６を接続
してある。

【０００４】

【発明が解決しようとする課題】図７に示したもので
は、外付け用の端子ｘｉｎ、端子ｘｏｕｔ及び端子ｖｏ
ｕｔにはＥＳＤ保護回路として保護ダイオードｄ１〜ｄ
６を設けてあるが、保護ダイオードｄ１〜ｄ４の寄生容
量が電源端子とバリキャップダイオードｃｖとの間に存
在する。この寄生容量により、バリキャップダイオード
ｃｖに不要な容量成分が並列に接続されたとみなせる。
このため、制御電圧によるバリキャップダイオードｃｖ
の両端の容量変化が制限される。

【０００５】また、バリキャップダイオードのｃｖのア
ノードが接続される端子ｖｏｕｔと電源端子ＶＳＳとの
間に接続される保護ダイオードｄ２、ｄ４に関しては、
これによる電圧クリップの問題がある。例えば保護ダイ
オードｄ４を例に説明すると、発振動作時における保護
ダイオードｄ4の両端の電圧、すなわちカソード電圧、
アノード電圧は図８に示されるようになり、カソード電
圧はアノード電圧（ＶＳＳ）から特定電圧Ｖｔｈ以下で
はクリップされる。このため、時間平均でみるとカソー
ド電圧は＋側に電圧Ｖｂだけバイアスされた状態にあ
る。このようなダイオードｄ２に接続されたバリキャッ
プダイオードｃｖのアノードも同様に＋側に電圧Ｖｂ分
だけバイアスされた状態となる。このため、図９に示す
バリキャップダイオードｃｖの容量−逆方向電圧（制御
電圧）特性に示すように、カソードに与えられる制御電
圧ＶＣＴＬによる容量の可変範囲はバイアス電圧Ｖｂに
よって減じられる。すなわち、本来の特性曲線Ａが特性
曲線Ｂのように電圧Ｖｂの分だけ＋側にシフトされるこ
とによって減じられる。

【０００６】また、バリキャップダイオードの外付けの
ための端子の占める面積、負荷容量となるキャパシタｃ
ｇ、ｃｄの占める面積等の制約から、この種の電圧制御
発振器用集積回路の回路規模の縮小を進めることも限界
があった。

【０００７】そこで本発明の目的は、バリキャップダイ
オードの容量変化効率を向上させ、周波数調整幅が大き
く、かつ回路規模の縮小を進めることが可能な電圧制御
発振器用集積回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明の電圧制御発振器
用集積回路では、インバータと、上記インバータの入力
端子と出力端子との間に接続された帰還抵抗と、上記イ
ンバータの入力端子と電源端子との間に接続された第１
の負荷容量と、上記インバータの出力端子と上記電源端
子との間に接続された第２の負荷容量と、アノードが抵
抗を介して接地され、当該アノードが上記インバータの
入力端子側および／または上記出力端子側に接続される
バリキャップダイオードと、互いの間に圧電振動子を接
続することにより、当該圧電振動子が上記バリキャップ
ダイオードのカソードに接続されるとともに上記インバ
ータの入力端子と出力端子との間で上記圧電振動子と上
記バリキャップダイオードとが直列接続される第１及び
第２の端子とを備えてあり、上記圧電振動子を除く上記
構成要素が１チップに集積化されていることを特徴とす
る。

【０００９】また、上記バリキャップダイオードのアノ
ードは直流成分を遮断する容量を介して上記インバータ
の入力端子側または上記出力端子側に接続されることが
好ましい。

【００１０】また、上記バリキャップダイオードは、Ｎ
型半導体基板上の低不純物濃度のＰ型領域内にアノード
電極となる高不純物濃度のＰ型領域と、カソード電極と
なる高不純物濃度のＮ型領域とを形成してなるものであ
ることも好ましく、上記バリキャップダイオードは、低
不純物濃度のＰ型領域内に上記Ｎ型領域と接合する中不
純物濃度のＰ型領域を有することが好ましい。

【００１１】また、上記インバータの入力端子側、出力
端子側にそれぞれ接続された２つの上記バリキャップダ
イオードを備えることも好ましい。

【００１２】また、上記インバータの出力端子と上記帰
還抵抗との接続点と上記圧電振動子との間に接続され、
上記圧電振動子に流れる電流を抑える抵抗を備えること
もこのましい。

【００１３】また、上記圧電振動子は水晶振動子である
ことも好ましい。

【００１４】また、上記インバータはＣＭＯＳインバー
タであることも好ましい。

【００１５】また、本発明の電圧制御発振器用集積回路
では、ＣＭＯＳインバータと、上記ＣＭＯＳインバータ
の入力端子と出力端子との間に接続された帰還抵抗と、
アノードが抵抗を介して接地され、当該アノードが直流
成分を遮断する容量を介して上記ＣＭＯＳインバータの
出力端子に接続され、カソードに電圧制御端子が接続さ
れるバリキャップダイオードと、上記ＣＭＯＳインバー
タの入力端子と電源端子との間に接続された第１の負荷
容量と、上記バリキャップダイオードのアノードと上記
容量との接続点と上記電源端子との間に接続された第２
の負荷容量と、上記ＣＭＯＳインバータの入力端子に接
続された第１の端子と、上記バリキャップダイオードの
カソードに接続された第２の端子とを備えてあり、上記
各構成要素が１チップに集積化され、上記バリキャップ
ダイオードは、Ｎ型半導体基板上の低不純物濃度のＰ型
領域内にアノード電極となる高不純物濃度のＰ型領域
と、カソード電極となる高不純物濃度のＮ型領域と、上
記Ｎ型領域と接合する中不純物濃度のＰ型領域とを形成
してなるものであり、上記第１の端子と上記第２の端子
との間に圧電振動子を外付することによって電圧制御発
振器を構成可能とするものであることも好ましい。

【００１６】また、本発明の電圧制御発振器用集積回路
では、ＣＭＯＳインバータと、上記ＣＭＯＳインバータ
の入力端子と出力端子との間に接続された帰還抵抗と、
アノードが抵抗を介して接地され、当該アノードが直流
成分を遮断する容量を介して上記ＣＭＯＳインバータの
入力端子に接続され、カソードに電圧制御端子が接続さ
れるバリキャップダイオードと、上記バリキャップダイ
オードのアノードと上記容量との接続点と上記電源端子
との間に接続された第１の負荷容量と、上記ＣＭＯＳイ
ンバータの出力端子と電源端子との間に接続された第２
の負荷容量と、上記バリキャップダイオードのカソード
に接続された第１の端子と上記ＣＭＯＳインバータの出
力端子側に接続された第２の端子とを備えてあり、上記
各構成要素が１チップに集積化され、上記バリキャップ
ダイオードは、Ｎ型半導体基板上の低不純物濃度のＰ型
領域内にアノード電極となる高不純物濃度のＰ型領域
と、カソード電極となる高不純物濃度のＮ型領域と、上
記Ｎ型領域と接合する中不純物濃度のＰ型領域とを形成
してなるものであり、上記第１の端子と上記第２の端子
との間に圧電振動子を外付することによって電圧制御発
振器を構成可能とするものであることも好ましい。

【００１７】また、上記ＣＭＯＳインバータの出力端子
と上記帰還抵抗との接続点と上記圧電振動子との間に接
続され、上記圧電振動子に流れる電流を抑える抵抗を備
えることも好ましい。

【００１８】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を実施例に基づき詳細に説明する。

【００１９】図１は本発明の第１の実施例の電圧制御発
振器用集積回路の構成を説明する電気回路図であり、ま
ず、本例の回路構成について説明する。インバータとし
てのＣＭＯＳインバータＩＶ１の入力端子ＩＮ、出力端
子ＯＵＴ間に帰還抵抗Ｒｆを接続してある。ＣＭＯＳイ
ンバータＩＶ１の入力端子ＩＮと電源端子ＶＤＤ（例え
ば、３Ｖ）との間に負荷容量としてのキャパシタＣＧを
接続してある。入力端子ＩＮとキャパシタＣＧとの接続
点には圧電振動子としての水晶振動子ＸＬの一方の端子
を外付けするため端子ＸＩＮが接続されている。端子Ｘ
ＩＮと電源端子ＶＤＤ、ＶＳＳ（０Ｖ）との間にはそれ
ぞれＥＳＤ（Electrostatic Discharge）保護のため保
護ダイオードＤ１、Ｄ２が接続されている。

【００２０】ＣＭＯＳインバータＩＶ１の出力端子ＯＵ
Ｔと抵抗Ｒｆとの接続点には、抵抗ＲＤの一方の端子が
接続される。この抵抗ＲＤは水晶電流を抑え、最適な値
に調整するために設けてある。これにより発振条件を維
持しながら周波数調整幅を大きくできる。また、他の圧
電振動子においても同様のことが言える。この抵抗ＲＤ
の他方の端子には直流成分遮断用のキャパシタＣＣの一
方の端子が接続される。キャパシタＣＣの他方の端子と
電源端子ＶＤＤとの間に出力端子ＯＵＴ側の負荷容量と
なるキャパシタＣＤを接続してある。また、キャパシタ
ＣＣの他方の端子にはバリキャップダイオードＣＶのア
ノードが接続されている。また、詳しくは後述するよう
にバリキャップダイオードの寄生容量ＤＰがキャパシタ
ＣＤと並列に接続されている。バリキャップダイオード
ＣＶのカソードには抵抗ＲＢ１を介してバリキャップダ
イオードＣＶに制御電圧を与える電圧制御端子ＣＴＬが
接続される。バリキャップダイオードＣＶのアノードは
抵抗ＲＢ２を介して電源端子ＶＳＳに接続される。ま
た、バリキャップダイオードＣＶのカソードには水晶振
動子ＸＬの他方の端子を外付け接続するための端子ＸＯ
ＵＴが設けられる。なお、キャパシタＣＣは、ＣＭＯＳ
インバータＩＶ１の出力端子とを直流的に切り離すもの
である。これにより、ＣＭＯＳインバータＩＶ１の出力
端子が抵抗ＲＢ２を介して固定されることはない。

【００２１】以上の各構成要素は、水晶振動子ＸＬを除
いて１チップに集積化されている。端子ＸＩＮと端子Ｘ
ＯＵＴとの間に水晶振動子ＸＬを外付け接続することに
より、発振増幅部のＣＭＯＳインバータＩＶ１の入力端
子ＩＮと出力端子ＯＵＴとの間に水晶振動子ＸＬとバリ
キャップダイオードＣＶとの直列回路が形成され、電圧
制御発振器が構成される。図示しない制御回路より電圧
制御端子ＣＴＬに印加される逆方向の制御電圧によって
バリキャップダイオードＣＶの容量値は可変され、発振
周波数が制御される。

【００２２】次に本例のバリキャップダイオードＣＶの
構成を示し、本例の作用について述べる。本例のバリキ
ャップダイオードＣＶは図２のように構成される。バリ
キャップダイオードＣＶは、Ｎ型半導体基板１に設けら
れた低不純物濃度のＰ型領域２内にアノード電極となる
高不純物濃度のＰ型領域３と、カソード電極となる高不
純物濃度のＮ型領域４と、高不純物濃度のＮ型領域４の
直下にこれと接合するように中不純物濃度のＰ型領域５
とを形成してある。言うまでもないが、アノード電極、
カソード電極にはそれぞれ図１の回路図のバリキャップ
ダイオードＣＶのアノード、カソードに対応して配線が
施される。

【００２３】本例では、バリキャップダイオードＣＶを
低不純物濃度のＰ型領域２内に形成してあるので、アノ
ード、カソードは電源端子ＶＤＤ、ＶＳＳのいずれの電
位にも固定されることはなく、ＣＭＯＳインバータＩＶ
１等とともにバリキャップダイオードＣＶを１チップに
集積化しても、電圧制御端子ＣＴＬに与える制御電圧に
よりバリキャップダイオードの容量制御が可能である。

【００２４】また、Ｎ型半導体基板１と低不純物濃度の
Ｐ型領域２とのＰＮ接合による寄生ダイオードＤＰが存
在する。Ｎ型半導体基板１は電源端子ＶＤＤに接続され
ており、寄生ダイオードＤＰは負荷容量ＣＤと並列に接
続されており、この寄生ダイオードＤＰの容量値を負荷
容量の一部として扱うことができる。従って、バリキャ
ップダイオードＣＶに対して並列に接続される寄生容量
を極力抑えることができ、バリキャップダイオードＣＶ
容量変化に対する寄生ダイオードＤＰの容量による悪影
響を無くしている。このため、制御電圧を効率的に用い
て容量調整が可能となり、従来と同じ制御電圧の可変幅
であれば、容量可変幅を拡大することが可能となる。

【００２５】また、寄生ダイオードＤＰの容量値を負荷
容量として扱うことができるので、寄生ダイオードＤ
Ｐ、キャパシタＣＤの容量値の総和を必要な負荷容量の
値に設定することとすれば、キャパシタＣＤのサイズを
小さくすることも可能となる。

【００２６】また、バリキャップダイオードＣＶを集積
化することにより、外付け端子を削減することができる
ため、回路規模の縮小を進めることが可能となる。同時
にＥＳＤ保護回路としての保護ダイオードを削減するこ
とができ、特にバリキャップダイオードのアノード側の
保護ダイオードによるバリキャップダイオードＣＶの容
量変化に対する悪影響をなくすことが可能となる。ま
た、バリキャップダイオードＣＶを接続した側の端子Ｘ
ＯＵＴにあっては、バリキャップダイオードＣＶのみで
ＥＳＤ保護回路としてあり、カソード側の寄生容量の影
響をも抑えてある。

【００２７】以上のように本例では、バリキャップダイ
オードＣＶをＮ型半導体基板１の低不純物濃度のＰ型領
域２に形成してアノードをＣＭＯＳインバータＩＶの出
力端子ＯＵＴに接続された負荷容量としてのキャパシタ
ＣＤに接続し、カソードに水晶振動子ＸＬの外付け用の
端子ＸＯＵＴを接続することにより、発振増幅部ととも
にバリキャップダイオードＣＶを１チップに集積化した
ので、アノードに保護ダイオードを設ける必要はなく、
保護ダイオードの寄生容量による容量変化への悪影響を
なくすことができ、加えてバリキャップダイオードＣＶ
それ自体の寄生容量を負荷容量として扱うことができ、
バリキャップダイオードの容量変化に悪影響を及ぼす不
要な寄生容量を極力抑えることができ、バリキャップダ
イオードの容量変化効率を向上させ、周波数調整幅を大
きくすることが可能となる。また、外付け用の端子を削
減することができ、キャパシタＣＤのサイズを小さくす
ることが可能となり、回路規模の縮小が可能となる。

【００２８】上述の第１の実施例では、バリキャップダ
イオードＣＶをＣＭＯＳインバータＩＶ１の出力端子Ｏ
ＵＴ側に設けることとしたが、本発明はこれに限るもの
ではなく、入力端子ＩＮの側に設けても良い。

【００２９】第２の実施例はＣＭＯＳインバータＩＶ１
の入力端子ＩＮ側にバリキャップダイオードを設けたも
のであり、本例の構成は図３に示すようになる。同図に
おいて図１に示したものと同じ符号は同じ構成要素を示
してあり、以降に述べる各図においても同様のこととす
る。図３に示すようにバリキャップダイオードＣＶは端
子ＸＩＮにカソードを接続し、アノードを直流成分遮断
用のキャパシタＣＣを介してＣＭＯＳインバータＩＶ１
の入力端子ＩＮに接続するとともに、負荷容量としての
キャパシタＣＧに接続してある。カソードは抵抗ＲＢ１
を介して電圧制御端子ＣＴＬに接続され、アノードは抵
抗ＲＢ２を介して電源端子ＶＳＳに接続される。本例に
おいてもバリキャップダイオードのＣＶのアノードに保
護ダイオードを設ける必要はなく、それによる寄生容量
の悪影響もなく、バリキャップダイオードのＣＶの寄生
ダイオードＤＰはキャパシタＣＧと並列に接続され、負
荷容量として扱うことができるので、バリキャップダイ
オードＣＶに対して並列に接続される寄生容量を極力抑
えることができる。従って本例も上記第１の実施例と同
様の作用、効果を奏する。

【００３０】なお、上記第１及び第２の実施例ではそれ
ぞれＣＭＯＳインバータＩＶ１の出力端子ＯＵＴ、入力
端子ＩＮの側に１つのバリキャップダイオードＣＶを設
けることとしたが、本発明はこれに限るものではない。

【００３１】図４に示す第３の実施例ではＣＭＯＳイン
バータＩＶ１の出力端子ＯＵＴ、入力端子ＩＮ側にそれ
ぞれバリキャップダイオードＣＶ、ＣＶ’を設けてあ
る。バリキャップダイオードＣＶ、ＣＶ’のカソードは
それぞれ抵抗ＲＢ１、ＲＢ１’を介して電圧制御端子Ｃ
ＴＬ、ＣＴＬ’に接続され、アノードはそれぞれ抵抗Ｒ
Ｂ２、ＲＢ２’を介して電源端子ＶＳＳに接続される。
また、出力端子ＯＵＴ、入力端子ＩＮ側にそれぞれ直流
遮断用のキャパシタＣＣ、ＣＣ’を設けてある。すなわ
ち、本例は第１、第２の実施例を組み合わせた構成であ
り、上記各実施例と同様の作用、効果を奏する。

【００３２】なお、上記各実施例では、バリキャップダ
イオードＣＶのアノードを負荷容量としてのキャパシタ
ＣＤまたはキャパシタＣＧと接続したが、本発明はこれ
に限るものではない。

【００３３】図５に示す第４の実施例では直流成分遮断
用のキャパシタＣＣに接続してある。負荷容量としての
キャパシタＣＧ、ＣＤの一方の端子はそれぞれＣＭＯＳ
インバータＩＶ１の入力端子ＩＮ、出力端子ＯＵＴに直
接接続され、他方の端子は電源端子ＶＳＳに接続され
る。本例では、バリキャップダイオードＣＶの寄生ダイ
オードの寄生容量を負荷容量に含むことはできないが、
従来のようにアノード側にも外付け端子を設けてこれに
保護ダイオードを接続されるものと比較すると、アノー
ド側の保護ダイオードを不要とすることによってその寄
生容量による容量変化への悪影響をなくすことができ
る。このように外付け端子を削減できることによる保護
ダイオードによる悪影響を減ずることや回路規模の縮小
化が進むという効果については上記各実施例と同様に奏
する。

【００３４】なお、上記各実施例ではインバータとして
ＣＭＯＳインバータを用いることとしたが、本発明はこ
れに限るものではない。例えば、図６の（ａ）、（ｂ）
に示すようにＰチャネルＭＯＳトランジスタＰ１、Ｎチ
ャネルＭＯＳトランジスタＮ１の互いのドレイン同士の
接続点を出力端子ＯＵＴとして一方のゲートを入力端子
ＩＮとし、他方のゲートにバイアス電圧を与えるもので
あってもよく、特に図示しないが、ゲートをバイアスし
たＭＯＳトランジスタの代わりに抵抗を用いても良く。
ゲートを入力端子ＩＮとしたＭＯＳトランジスタのドレ
インにこれとは逆導電型の複数のＭＯＳトランジスタの
ドレインを接続してこれら複数のＭＯＳトランジスタの
ゲートのバイアス電圧を制御してインバータの出力を制
御するものでも良い。また、図６の（ｃ）、（ｄ）に示
すようにＣＭＯＳインバータＩＶ１の電源端子ＶＤＤ
側、ＶＳＳ側のいずれか一方または両方に制御用のＭＯ
ＳトランジスタＰ１、Ｎ１を設けてＣＭＯＳインバータ
ＩＶ１の出力を制御しても良い。

【００３５】なお、上述の各実施例では圧電振動子とし
て水晶振動子を用いることとしたが、本発明はこれに限
るものではない。例えば、ＳＡＷ（弾性表面波）振動子
等を用いても良い。

【００３６】なお、上記第１乃至第３の実施例では負荷
容量としてのキャパシタＣＧ、ＣＤは電源端子ＶＤＤに
接続することとしたが、これに限らず、上記第４の実施
例のように電源端子ＶＳＳに接続しても良い。上記第４
の実施例でのキャパシタＣＧ、ＣＤについても電源端子
ＶＤＤに接続することとしても良い。また、キャパシタ
ＣＧ、ＣＤを直接電源に接続するのではなく発振振幅制
限用の抵抗を介して接続しても良いし、負荷容量を電源
端子ＶＤＤ、ＶＳＳ、両方の側に設けることとしても良
い。

【００３７】

【発明の効果】本発明では、バリキャップダイオードを
発振増幅部とともに１チップに集積化し、そのアノード
を発振増幅部のインバータの入力端子または出力端子側
に接続するため、バリキャップダイオードを外付けする
従来のものと比較すれば、バリキャップダイオードのア
ノード側の外付け端子をなくすことができ、この外付け
端子のＥＳＤ保護回路としての保護ダイオードの寄生容
量によるバリキャップダイオードの容量変化に及ぼす悪
影響をなくすことができ、バリキャップダイオードの容
量変化効率を向上させ、周波数の調整幅を大きくするこ
とが可能となる。また、外付け端子を削減することがで
きるので回路規模を縮小することが可能となる。

【００３８】また、バリキャップダイオードをＮ型半導
体基板の低不純物濃度のＰ型領域内に形成し、アノード
をインバータの入力端子側、出力端子側の何れかの負荷
容量に接続すれば、バリキャップダイオードの寄生ダイ
オードの寄生容量を負荷容量として有効に用いることが
でき、バリキャップダイオードそれ自体の寄生容量によ
る悪影響を極力抑えることができる。さらに別途形成さ
れる第１または第２の負荷容量のサイズを縮小すること
ができ、この点からも回路規模の縮小が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の電圧制御発振器用集積
回路の回路構成を説明する電気回路図。

【図２】図１のバリキャップダイオードの構成を説明す
る断面図。

【図３】本発明の第２の実施例の電圧制御発振器用集積
回路の回路構成を説明する電気回路図。

【図４】本発明の第３の実施例の電圧制御発振器用集積
回路の回路構成を説明する電気回路図。

【図５】本発明の第４の実施例の電圧制御発振器用集積
回路の回路構成を説明する電気回路図。

【図６】本発明のインバータの変更例を示す説明図。

【図７】従来の電圧制御発振器用集積回路を構成を示す
電気回路図。

【図８】保護ダイオードのカソード電圧、アノード電圧
を示す波形図。

【図９】バリキャップダイオードの容量−逆方向電圧
（制御電圧）特性図。

【符号の説明】 ＩＶ１ インバータ（ＣＭＯＳインバータ） Ｒｆ 帰還抵抗 ＣＧ 第１の負荷容量（キャパシタ） ＣＤ 第２の負荷容量（キャパシタ） ＣＶ バリキャップダイオード ＸＩＮ 第１の端子 ＸＯＵＴ 第２の端子 ＣＣ キャパシタ（直流成分遮断用） ＲＤ 抵抗（圧電振動子電流抑制用） ＲＢ２ 抵抗（バリキャップダイオードのアノード接
地用） ＣＴＬ 電圧制御端子 １ Ｎ型半導体基板 ２ 低不純物濃度のＰ型領域 ３ 高不純物濃度のＰ型領域 ４ 高不純物濃度のＮ型領域 ５ 中不純物濃度のＰ型領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 罍 昇 栃木県那須郡塩原町大字下田野531−１ 日本プレシジョン ・サーキッツ株式会社 内 (72)発明者 菱沼 邦之 栃木県那須郡塩原町大字下田野531−１ 日本プレシジョン ・サーキッツ株式会社 内 Ｆターム(参考） 5F038 AC12 AV06 AZ02 DF01 DF06 EZ20 5J079 AA04 BA12 BA44 DA13 FA05 FB03 GA04

Claims (11)

【特許請求の範囲】
1. 【請求項１】 インバータと、 上記インバータの入力端子と出力端子との間に接続され
   た帰還抵抗と、上記インバータの入力端子と電源端子と
   の間に接続された第１の負荷容量と、上記インバータの
   出力端子と上記電源端子との間に接続された第２の負荷
   容量と、 アノードが抵抗を介して接地され、当該アノードが上記
   インバータの入力端子側および／または上記出力端子側
   に接続されるバリキャップダイオードと、 互いの間に圧電振動子を接続することにより、当該圧電
   振動子が上記バリキャップダイオードのカソードに接続
   されるとともに上記インバータの入力端子と出力端子と
   の間で上記圧電振動子と上記バリキャップダイオードと
   が直列接続される第１及び第２の端子とを備えてあり、 上記圧電振動子を除く上記構成要素が１チップに集積化
   されていることを特徴とする電圧制御発振器用集積回
   路。
2. 【請求項２】 上記バリキャップダイオードのアノード
   は直流成分を遮断する容量を介して上記インバータの入
   力端子側または上記出力端子側に接続されることを特徴
   とする請求項１に記載の電圧制御発振器用集積回路。
3. 【請求項３】 上記バリキャップダイオードは、Ｎ型半
   導体基板上の低不純物濃度のＰ型領域内にアノード電極
   となる高不純物濃度のＰ型領域と、カソード電極となる
   高不純物濃度のＮ型領域とを形成してなるものであるこ
   とを特徴とする請求項１または２に記載の電圧制御発振
   器用集積回路。
4. 【請求項４】 上記バリキャップダイオードは、低不純
   物濃度のＰ型領域内に上記Ｎ型領域と接合する中不純物
   濃度のＰ型領域を有することを特徴とする請求項３に記
   載の電圧制御発振器用集積回路。
5. 【請求項５】 上記インバータの入力端子側、出力端子
   側にそれぞれ接続された２つの上記バリキャップダイオ
   ードを備えることを特徴とする請求項１乃至４の何れか
   に記載の電圧制御発振器用集積回路。
6. 【請求項６】 上記インバータの出力端子と上記帰還抵
   抗との接続点と上記圧電振動子との間に接続され、上記
   圧電振動子に流れる電流を抑える抵抗を備えることを特
   徴とする請求項１乃至５の何れかに記載の電圧制御発振
   器用集積回路。
7. 【請求項７】 上記圧電振動子は水晶振動子であること
   を特徴とする請求項１乃至６の何れかに記載の電圧制御
   発振器用集積回路。
8. 【請求項８】 上記インバータはＣＭＯＳインバータで
   あることを特徴とする請求項１乃至７の何れかに記載の
   電圧制御発振器用集積回路。
9. 【請求項９】 ＣＭＯＳインバータと、 上記ＣＭＯＳインバータの入力端子と出力端子との間に
   接続された帰還抵抗と、 アノードが抵抗を介して接地され、当該アノードが直流
   成分を遮断する容量を介して上記ＣＭＯＳインバータの
   出力端子に接続され、カソードに電圧制御端子が接続さ
   れるバリキャップダイオードと、 上記ＣＭＯＳインバータの入力端子と電源端子との間に
   接続された第１の負荷容量と、 上記バリキャップダイオードのアノードと上記容量との
   接続点と上記電源端子との間に接続された第２の負荷容
   量と、 上記ＣＭＯＳインバータの入力端子に接続された第１の
   端子と、 上記バリキャップダイオードのカソードに接続された第
   ２の端子とを備えてあり、 上記各構成要素が１チップに集積化され、 上記バリキャップダイオードは、Ｎ型半導体基板上の低
   不純物濃度のＰ型領域内にアノード電極となる高不純物
   濃度のＰ型領域と、カソード電極となる高不純物濃度の
   Ｎ型領域と、上記Ｎ型領域と接合する中不純物濃度のＰ
   型領域とを形成してなるものであり、 上記第１の端子と上記第２の端子との間に圧電振動子を
   外付することによって電圧制御発振器が構成されること
   を特徴とする電圧制御発振器用集積回路。
10. 【請求項１０】 ＣＭＯＳインバータと、 上記ＣＭＯＳインバータの入力端子と出力端子との間に
    接続された帰還抵抗と、 アノードが抵抗を介して接地され、当該アノードが直流
    成分を遮断する容量を介して上記ＣＭＯＳインバータの
    入力端子に接続され、カソードに電圧制御端子が接続さ
    れるバリキャップダイオードと、 上記バリキャップダイオードのアノードと上記容量との
    接続点と上記電源端子との間に接続された第１の負荷容
    量と、 上記ＣＭＯＳインバータの出力端子と電源端子との間に
    接続された第２の負荷容量と、 上記バリキャップダイオードのカソードに接続された第
    １の端子と、 上記ＣＭＯＳインバータの出力端子側に接続された第２
    の端子とを備えてあり、 上記各構成要素が１チップに集積化され、 上記バリキャップダイオードは、Ｎ型半導体基板上の低
    不純物濃度のＰ型領域内にアノード電極となる高不純物
    濃度のＰ型領域と、カソード電極となる高不純物濃度の
    Ｎ型領域と、上記Ｎ型領域と接合する中不純物濃度のＰ
    型領域とを形成してなるものであり、 上記第１の端子と上記第２の端子との間に圧電振動子を
    外付することによって電圧制御発振器が構成されること
    を特徴とする電圧制御発振器用集積回路。
11. 【請求項１１】 上記ＣＭＯＳインバータの出力端子と
    上記帰還抵抗との接続点と上記圧電振動子との間に接続
    され、上記圧電振動子に流れる電流を抑える抵抗を備え
    ること特徴とする請求項１０または１１に記載の電圧制
    御発振器用集積回路。