JP2000269742A - 発振増幅用インバータ、発振回路および分周器 - Google Patents
発振増幅用インバータ、発振回路および分周器Info
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- JP2000269742A JP2000269742A JP11067979A JP6797999A JP2000269742A JP 2000269742 A JP2000269742 A JP 2000269742A JP 11067979 A JP11067979 A JP 11067979A JP 6797999 A JP6797999 A JP 6797999A JP 2000269742 A JP2000269742 A JP 2000269742A
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Abstract
(57)【要約】
【課題】 水晶発振子を用いた発振回路において、ひず
みのない安定した発振波形を得る。 【解決手段】 抵抗素子２５，２６の抵抗値を同一と
し、且つ、ｐＭＯＳトランジスタ２３のゲート長Ｌ1 お
よびゲート幅Ｗ1 と、ｎＭＯＳトランジスタ２４のゲー
ト長Ｌ2 およびゲート幅Ｗ2 と、ｎＭＯＳトランジスタ
２４に対するｐＭＯＳトランジスタ２３のオン抵抗の比
ｎとの関係がＷ1 ／Ｌ1 ＝ｎ（Ｗ2 ／Ｌ2 ）となるよう
に発振増幅用インバータ２０を構成する。
みのない安定した発振波形を得る。 【解決手段】 抵抗素子２５，２６の抵抗値を同一と
し、且つ、ｐＭＯＳトランジスタ２３のゲート長Ｌ1 お
よびゲート幅Ｗ1 と、ｎＭＯＳトランジスタ２４のゲー
ト長Ｌ2 およびゲート幅Ｗ2 と、ｎＭＯＳトランジスタ
２４に対するｐＭＯＳトランジスタ２３のオン抵抗の比
ｎとの関係がＷ1 ／Ｌ1 ＝ｎ（Ｗ2 ／Ｌ2 ）となるよう
に発振増幅用インバータ２０を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、発振増幅用イン
バータ、発振回路および分周器に関するものであり、よ
り詳細には、放射ノイズの低減を図った発振増幅用イン
バータ、発振回路および分周器に関するものである。
バータ、発振回路および分周器に関するものであり、よ
り詳細には、放射ノイズの低減を図った発振増幅用イン
バータ、発振回路および分周器に関するものである。
【０００２】
【従来の技術】従来より、例えば分周器等に供給する基
準クロックを生成する手段として、発振回路が知られて
いる。この発振回路としては、水晶発振子等の発振手段
と、この発振手段で生成された発振周波数を増幅して出
力する発振増幅用インバータとを備えているものが知ら
れている。
準クロックを生成する手段として、発振回路が知られて
いる。この発振回路としては、水晶発振子等の発振手段
と、この発振手段で生成された発振周波数を増幅して出
力する発振増幅用インバータとを備えているものが知ら
れている。
【０００３】かかる発振回路においては、発振手段や発
振増幅用インバータから発生する放射ノイズを低減させ
る必要がある。これは、この放射ノイズが、その発振増
幅用インバータを形成したＩＣチップや、このＩＣチッ
プの周辺に実装された他のＩＣチップ等に悪影響を与え
る場合があるからである。
振増幅用インバータから発生する放射ノイズを低減させ
る必要がある。これは、この放射ノイズが、その発振増
幅用インバータを形成したＩＣチップや、このＩＣチッ
プの周辺に実装された他のＩＣチップ等に悪影響を与え
る場合があるからである。
【０００４】このため、従来は、発振回路やその周辺の
ＩＣチップをシールドすることや、他のＩＣチップが放
射ノイズを受け難いように各素子の基板配置を工夫する
ことなどに加えて、放射ノイズを発生し難いように発振
増幅用インバータを設計することが望まれていた。
ＩＣチップをシールドすることや、他のＩＣチップが放
射ノイズを受け難いように各素子の基板配置を工夫する
ことなどに加えて、放射ノイズを発生し難いように発振
増幅用インバータを設計することが望まれていた。
【０００５】
【発明が解決しようとする課題】放射ノイズを発生し難
い発振増幅用インバータとしては、例えば、特開平４−
２６７６０７号公報で開示されたものが知られている。
い発振増幅用インバータとしては、例えば、特開平４−
２６７６０７号公報で開示されたものが知られている。
【０００６】この公報に開示された技術では、使用され
る水晶発振子の発振周波数に応じて発振増幅用インバー
タを切り換えることにより、放射ノイズの低減を図って
いる。すなわち、この技術は、放射ノイズの発生量は発
振手段の発振周波数のみならず発振増幅用インバータの
発振増幅率にも依存することに着目し、発振周波数に応
じて発振増幅率を制御することによって、放射ノイズの
低減を図ったものである。
る水晶発振子の発振周波数に応じて発振増幅用インバー
タを切り換えることにより、放射ノイズの低減を図って
いる。すなわち、この技術は、放射ノイズの発生量は発
振手段の発振周波数のみならず発振増幅用インバータの
発振増幅率にも依存することに着目し、発振周波数に応
じて発振増幅率を制御することによって、放射ノイズの
低減を図ったものである。
【０００７】しかしながら、特開平４−２６７６０７号
公報で開示された発振増幅用インバータでは、発振増幅
率を切り換えるために、ゲートサイズが異なるトランジ
スタで構成した発振増幅用インバータを複数種類設けな
ければならず、さらには発振増幅用インバータを切り換
えるための回路も必要となるので、素子数の増大を招く
という欠点があった。ここで、素子数の増大は、消費電
力の増大や、発振回路の故障率の増加、製造コストの上
昇などの原因となる。
公報で開示された発振増幅用インバータでは、発振増幅
率を切り換えるために、ゲートサイズが異なるトランジ
スタで構成した発振増幅用インバータを複数種類設けな
ければならず、さらには発振増幅用インバータを切り換
えるための回路も必要となるので、素子数の増大を招く
という欠点があった。ここで、素子数の増大は、消費電
力の増大や、発振回路の故障率の増加、製造コストの上
昇などの原因となる。
【０００８】このため、少ない素子数で放射ノイズを低
減させることができる発振回路が嘱望されていた。
減させることができる発振回路が嘱望されていた。
【０００９】
【課題を解決するための手段】（１）第１の発明に係る
発振増幅用インバータは、第１の信号端子と第２の信号
端子との間に接続された発振手段を所定の周波数で発振
させる発振増幅用インバータに関するものである。
発振増幅用インバータは、第１の信号端子と第２の信号
端子との間に接続された発振手段を所定の周波数で発振
させる発振増幅用インバータに関するものである。
【００１０】この発振増幅用インバータには、第１の信
号端子に制御電極が接続され、第１の電源に第１の主電
極が接続され、且つ、第２の信号端子に第２の主電極が
接続された第１のトランジスタ回路と、第１の信号端子
に制御電極が接続され、第２の電源に第１の主電極が接
続され、且つ、第２の信号端子に第２の主電極が接続さ
れた第２のトランジスタ回路とが設けられる。
号端子に制御電極が接続され、第１の電源に第１の主電
極が接続され、且つ、第２の信号端子に第２の主電極が
接続された第１のトランジスタ回路と、第１の信号端子
に制御電極が接続され、第２の電源に第１の主電極が接
続され、且つ、第２の信号端子に第２の主電極が接続さ
れた第２のトランジスタ回路とが設けられる。
【００１１】そして、この発振増幅用インバータのスレ
ッショルド電圧が第１の電源の出力電圧と第２の電源の
出力電圧との実質的に中央の値をとるように、第１のト
ランジスタ回路のオン抵抗と第２のトランジスタ回路の
オン抵抗との比が定められる。
ッショルド電圧が第１の電源の出力電圧と第２の電源の
出力電圧との実質的に中央の値をとるように、第１のト
ランジスタ回路のオン抵抗と第２のトランジスタ回路の
オン抵抗との比が定められる。
【００１２】（２）第２の発明に係る発振回路には、第
１の信号端子と第２の信号端子との間に接続された発振
手段と、第１の信号端子に制御電極が接続され、第１の
電源に第１の主電極が接続され、且つ、第２の信号端子
に第２の主電極が接続された第１のトランジスタ回路
と、第１の信号端子に制御電極が接続され、第２の電源
に第１の主電極が接続され、且つ、第２の信号端子に第
２の主電極が接続された第２のトランジスタ回路とが設
けられる。
１の信号端子と第２の信号端子との間に接続された発振
手段と、第１の信号端子に制御電極が接続され、第１の
電源に第１の主電極が接続され、且つ、第２の信号端子
に第２の主電極が接続された第１のトランジスタ回路
と、第１の信号端子に制御電極が接続され、第２の電源
に第１の主電極が接続され、且つ、第２の信号端子に第
２の主電極が接続された第２のトランジスタ回路とが設
けられる。
【００１３】そして、第１のトランジスタ回路および第
２のトランジスタ回路からなる発振増幅用インバータの
スレッショルド電圧が第１の電源の出力電圧と第２の電
源の出力電圧との実質的に中央の値をとるように、第１
のトランジスタ回路のオン抵抗と第２のトランジスタ回
路のオン抵抗との比が定められる。
２のトランジスタ回路からなる発振増幅用インバータの
スレッショルド電圧が第１の電源の出力電圧と第２の電
源の出力電圧との実質的に中央の値をとるように、第１
のトランジスタ回路のオン抵抗と第２のトランジスタ回
路のオン抵抗との比が定められる。
【００１４】（３）第３の発明に係る分周器は、第１の
信号端子と第２の信号端子との間に接続された発振手段
を所定の周波数で発振させる発振増幅用インバータを用
いた分周器に関するものである。
信号端子と第２の信号端子との間に接続された発振手段
を所定の周波数で発振させる発振増幅用インバータを用
いた分周器に関するものである。
【００１５】この分周器には、第１の信号端子に制御電
極が接続され、第１の電源に第１の主電極が接続され、
且つ、第２の信号端子に第２の主電極が接続された第１
のトランジスタ回路と、第１の信号端子に制御電極が接
続され、第２の電源に第１の主電極が接続され、且つ、
第２の信号端子に第２の主電極が接続された第２のトラ
ンジスタ回路とが設けられる。
極が接続され、第１の電源に第１の主電極が接続され、
且つ、第２の信号端子に第２の主電極が接続された第１
のトランジスタ回路と、第１の信号端子に制御電極が接
続され、第２の電源に第１の主電極が接続され、且つ、
第２の信号端子に第２の主電極が接続された第２のトラ
ンジスタ回路とが設けられる。
【００１６】そして、この発振増幅用インバータのスレ
ッショルド電圧が第１の電源の出力電圧と第２の電源の
出力電圧との実質的に中央の値をとるように、第１のト
ランジスタ回路のオン抵抗と第２のトランジスタ回路の
オン抵抗との比が定められる。
ッショルド電圧が第１の電源の出力電圧と第２の電源の
出力電圧との実質的に中央の値をとるように、第１のト
ランジスタ回路のオン抵抗と第２のトランジスタ回路の
オン抵抗との比が定められる。
【００１７】（４）第１〜第３の発明の構成によれば、
発振増幅用インバータのスレッショルド電圧を第１の電
源の供給電圧と第２の電源の供給電圧との実質的に中央
にするので、ひずみのない安定した発振波形を得ること
ができ、これにより発振増幅用インバータで生成される
放射ノイズを低減させることができる。
発振増幅用インバータのスレッショルド電圧を第１の電
源の供給電圧と第２の電源の供給電圧との実質的に中央
にするので、ひずみのない安定した発振波形を得ること
ができ、これにより発振増幅用インバータで生成される
放射ノイズを低減させることができる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００１９】第１の実施の形態 まず、第１の実施の形態として、第１の発明および第２
の発明の実施の形態について、図１〜図３を用いて説明
する。
の発明の実施の形態について、図１〜図３を用いて説明
する。
【００２０】図１は、この実施の形態に係る発振回路の
構成を示す回路図である。
構成を示す回路図である。
【００２１】同図に示したように、この発振回路は、所
定の周波数で発振する発振手段としての水晶発振子１０
と、ＩＣチップ内の集積回路の一部として形成された発
振増幅用インバータ２０とを備えている。
定の周波数で発振する発振手段としての水晶発振子１０
と、ＩＣチップ内の集積回路の一部として形成された発
振増幅用インバータ２０とを備えている。
【００２２】水晶発振子１０は、一方の端子が、ＩＣチ
ップの外部入力端子２１に接続されるとともに、コンデ
ンサ１１を介してグランドＧＮＤに接続されている。同
様に、この水晶発振子１０の他方の端子は、外部入力端
子２２に接続されるとともに、コンデンサ１２を介して
グランドＧＮＤに接続されている。
ップの外部入力端子２１に接続されるとともに、コンデ
ンサ１１を介してグランドＧＮＤに接続されている。同
様に、この水晶発振子１０の他方の端子は、外部入力端
子２２に接続されるとともに、コンデンサ１２を介して
グランドＧＮＤに接続されている。
【００２３】一方、発振増幅用インバータ２０は、ｐ型
ＭＯＳトランジスタ２３と抵抗素子２５とからなる第１
のトランジスタ回路と、ｎ型ＭＯＳトランジスタ２４と
抵抗素子２６とからなる第２のトランジスタ回路とを備
えている。そして、ｐ型ＭＯＳトランジスタ２３は、外
部入力端子２１にゲート電極が接続され、抵抗素子２５
を介して電源ＶDDにソース電極が接続され、且つ、外部
入力端子２２にドレイン電極が接続されている。また、
ｎ型ＭＯＳトランジスタ２４は、外部入力端子２１にゲ
ート電極が接続され、抵抗素子２６を介してグランドＧ
ＮＤにソース電極が接続され、且つ、外部入力端子２２
にドレイン電極が接続されている。そして、これらのＭ
ＯＳトランジスタ２３，２４の各ドレイン電極が互いに
接続されて、信号出力端となる。さらに、外部入力端子
２１と外部入力端子２２との間には帰還抵抗２７が設け
られており、これにより水晶発振子１０の発振周波数が
高い領域での動作で消費電力を低減させることができ
る。
ＭＯＳトランジスタ２３と抵抗素子２５とからなる第１
のトランジスタ回路と、ｎ型ＭＯＳトランジスタ２４と
抵抗素子２６とからなる第２のトランジスタ回路とを備
えている。そして、ｐ型ＭＯＳトランジスタ２３は、外
部入力端子２１にゲート電極が接続され、抵抗素子２５
を介して電源ＶDDにソース電極が接続され、且つ、外部
入力端子２２にドレイン電極が接続されている。また、
ｎ型ＭＯＳトランジスタ２４は、外部入力端子２１にゲ
ート電極が接続され、抵抗素子２６を介してグランドＧ
ＮＤにソース電極が接続され、且つ、外部入力端子２２
にドレイン電極が接続されている。そして、これらのＭ
ＯＳトランジスタ２３，２４の各ドレイン電極が互いに
接続されて、信号出力端となる。さらに、外部入力端子
２１と外部入力端子２２との間には帰還抵抗２７が設け
られており、これにより水晶発振子１０の発振周波数が
高い領域での動作で消費電力を低減させることができ
る。
【００２４】このような構成によれば、水晶発振子１０
で生成された周波数信号を、発振増幅用インバータ２０
で増幅して出力させることができる。
で生成された周波数信号を、発振増幅用インバータ２０
で増幅して出力させることができる。
【００２５】この発振増幅用インバータ２０では、スレ
ッショルド電圧Ｖthが（１／２）ＶDDとなるように、ｐ
型ＭＯＳトランジスタ２３のオン抵抗ｒ1 、ｎ型ＭＯＳ
トランジスタ２４のオン抵抗ｒ2 、抵抗素子２５の抵抗
値ｒ3 および抵抗素子２６の抵抗値ｒ4 が設定されてい
る。
ッショルド電圧Ｖthが（１／２）ＶDDとなるように、ｐ
型ＭＯＳトランジスタ２３のオン抵抗ｒ1 、ｎ型ＭＯＳ
トランジスタ２４のオン抵抗ｒ2 、抵抗素子２５の抵抗
値ｒ3 および抵抗素子２６の抵抗値ｒ4 が設定されてい
る。
【００２６】例えば、抵抗素子２５の抵抗値ｒ3 と抵抗
素子２６の抵抗値ｒ4 とが同一である場合（すなわちｒ
3 ＝ｒ4 の場合）であれば、ｐ型ＭＯＳトランジスタ２
３のゲート長Ｌ1 およびゲート幅Ｗ1 と、ｎ型ＭＯＳト
ランジスタ２４のゲート長Ｌ2 およびゲート幅Ｗ2 と、
ｎ型ＭＯＳトランジスタ２４に対するｐ型ＭＯＳトラン
ジスタ２３のオン抵抗の比ｎ（すなわちｎ＝ｒ1 ／ｒ
2 ）との関係が下記の式（１）を満たすように各設計値
Ｌ1 ，Ｗ1 ，Ｌ2 ，Ｗ2 ，ｎを設定することにより、ス
レッショルド電圧Ｖthを（１／２）ＶDDとすることがで
きる。
素子２６の抵抗値ｒ4 とが同一である場合（すなわちｒ
3 ＝ｒ4 の場合）であれば、ｐ型ＭＯＳトランジスタ２
３のゲート長Ｌ1 およびゲート幅Ｗ1 と、ｎ型ＭＯＳト
ランジスタ２４のゲート長Ｌ2 およびゲート幅Ｗ2 と、
ｎ型ＭＯＳトランジスタ２４に対するｐ型ＭＯＳトラン
ジスタ２３のオン抵抗の比ｎ（すなわちｎ＝ｒ1 ／ｒ
2 ）との関係が下記の式（１）を満たすように各設計値
Ｌ1 ，Ｗ1 ，Ｌ2 ，Ｗ2 ，ｎを設定することにより、ス
レッショルド電圧Ｖthを（１／２）ＶDDとすることがで
きる。
【００２７】 Ｗ1 ／Ｌ1 ＝ｎ（Ｗ2 ／Ｌ2 ） ・・・（１） すなわち、この実施の形態は、素子数の少ない回路を用
い、この回路の各定数を最適化することによって、放射
ノイズが少ない安定した発振増幅用インバータを得るも
のである。
い、この回路の各定数を最適化することによって、放射
ノイズが少ない安定した発振増幅用インバータを得るも
のである。
【００２８】図２は、図１に示した発振増幅用インバー
タ２０の入出力特性を示すグラフである。このグラフに
おいて、横軸はＭＯＳトランジスタ２３，２４からなる
ＣＭＯＳ回路の入力電圧Ｖinであり、また、縦軸はかか
るＣＭＯＳ回路の出力電圧Ｖout である（図１参照）。
タ２０の入出力特性を示すグラフである。このグラフに
おいて、横軸はＭＯＳトランジスタ２３，２４からなる
ＣＭＯＳ回路の入力電圧Ｖinであり、また、縦軸はかか
るＣＭＯＳ回路の出力電圧Ｖout である（図１参照）。
【００２９】このグラフからわかるように、この実施の
形態の発振増幅用インバータ２０では、Ｖin＝（１／
２）ＶDDのときにＶout ＝Ｖinとなる。すなわち、この
発振増幅用インバータ２０では、出力電圧をＶout を、
入力電圧Ｖinに対して均等な値にすることができる。
形態の発振増幅用インバータ２０では、Ｖin＝（１／
２）ＶDDのときにＶout ＝Ｖinとなる。すなわち、この
発振増幅用インバータ２０では、出力電圧をＶout を、
入力電圧Ｖinに対して均等な値にすることができる。
【００３０】このように、この実施の形態では、発振増
幅用インバータ２０の入出力特性を均一なものとするこ
とができる。そして、これにより、発振回路の出力波形
として、ひずみのない安定した正弦波を得ることができ
る。
幅用インバータ２０の入出力特性を均一なものとするこ
とができる。そして、これにより、発振回路の出力波形
として、ひずみのない安定した正弦波を得ることができ
る。
【００３１】図３は、図１に示した発振回路の出力波形
を示すグラフである。このグラフにおいて、横軸は時
間、縦軸は出力電圧Ｖout を示している。
を示すグラフである。このグラフにおいて、横軸は時
間、縦軸は出力電圧Ｖout を示している。
【００３２】このグラフからわかるように、この実施の
形態の発振回路によれば、スレッショルド電圧が（１／
２）ＶDDとなっているので、上述のように発振回路の出
力波形としてひずみのない安定した正弦波を得ることが
できる。
形態の発振回路によれば、スレッショルド電圧が（１／
２）ＶDDとなっているので、上述のように発振回路の出
力波形としてひずみのない安定した正弦波を得ることが
できる。
【００３３】このような理由により、この実施の形態に
よれば、放射ノイズを低減させることが可能となる。
よれば、放射ノイズを低減させることが可能となる。
【００３４】また、複数種類の発振増幅用インバータを
設ける必要がないので、素子数を少なくすることができ
る。
設ける必要がないので、素子数を少なくすることができ
る。
【００３５】第２の実施の形態 次に、第２の実施の形態として、第３の発明の実施の形
態について、図４を用いて説明する。
態について、図４を用いて説明する。
【００３６】図４は、この実施の形態に係る分周器の構
成を示す回路図である。なお、同図において、図１と同
じ符号を付した構成部は、それぞれ図１の場合と同じも
のを示している。
成を示す回路図である。なお、同図において、図１と同
じ符号を付した構成部は、それぞれ図１の場合と同じも
のを示している。
【００３７】図４に示したように、この実施の形態に係
る分周器は、第１の実施の形態と同じ構成の発振回路に
分周回路３０を接続することによって構成されている。
ここで、この実施の形態に係る発振増幅用インバータ２
０も、上述の第１の実施の形態の場合と同様、スレッシ
ョルド電圧Ｖthが（１／２）ＶDDとなるように、ｐ型Ｍ
ＯＳトランジスタ２３のオン抵抗ｒ1 、ｎ型ＭＯＳトラ
ンジスタ２４のオン抵抗ｒ2 、抵抗素子２５の抵抗値ｒ
3 および抵抗素子２６の抵抗値ｒ4 が設定されている。
また、分周回路３０は、発振増幅用インバータ２０と同
様、ＩＣチップ内の集積回路の一部として形成されてい
る。
る分周器は、第１の実施の形態と同じ構成の発振回路に
分周回路３０を接続することによって構成されている。
ここで、この実施の形態に係る発振増幅用インバータ２
０も、上述の第１の実施の形態の場合と同様、スレッシ
ョルド電圧Ｖthが（１／２）ＶDDとなるように、ｐ型Ｍ
ＯＳトランジスタ２３のオン抵抗ｒ1 、ｎ型ＭＯＳトラ
ンジスタ２４のオン抵抗ｒ2 、抵抗素子２５の抵抗値ｒ
3 および抵抗素子２６の抵抗値ｒ4 が設定されている。
また、分周回路３０は、発振増幅用インバータ２０と同
様、ＩＣチップ内の集積回路の一部として形成されてい
る。
【００３８】この分周回路３０において、ｐ型ＭＯＳト
ランジスタ３１は、発振増幅用インバータ２０が出力し
た電圧信号Ｖout をゲートから入力し、且つ、電源電圧
ＶDDをソースから入力する。また、ｎ型ＭＯＳトランジ
スタ３２は、電圧信号Ｖoutをゲートから入力し、且
つ、グランドＧＮＤの接地電位をソースから入力する。
そして、これらのＭＯＳトランジスタ３１，３２のドレ
インは、それぞれ、信号出力端子３６に接続されてい
る。
ランジスタ３１は、発振増幅用インバータ２０が出力し
た電圧信号Ｖout をゲートから入力し、且つ、電源電圧
ＶDDをソースから入力する。また、ｎ型ＭＯＳトランジ
スタ３２は、電圧信号Ｖoutをゲートから入力し、且
つ、グランドＧＮＤの接地電位をソースから入力する。
そして、これらのＭＯＳトランジスタ３１，３２のドレ
インは、それぞれ、信号出力端子３６に接続されてい
る。
【００３９】すなわち、ＭＯＳトランジスタ３１，３２
はＣＭＯＳの出力回路を構成しており、発振増幅用イン
バータ２０が出力した電圧信号Ｖout を同じ周波数のク
ロック信号ＣＬＫに変換して信号出力端子３６から出力
する。
はＣＭＯＳの出力回路を構成しており、発振増幅用イン
バータ２０が出力した電圧信号Ｖout を同じ周波数のク
ロック信号ＣＬＫに変換して信号出力端子３６から出力
する。
【００４０】一方、この電圧信号Ｖout は、Ｄフリップ
フロップ３３のクロック入力ＣＫにも入力される。そし
て、このＤフリップフロップ３３のＤ入力は、反転出力
／Ｑに接続されている。また、ｐ型ＭＯＳトランジスタ
３４は、ゲートがＤフリップフロップ３３の反転出力／
Ｑに接続され、且つ、ソースが電源ＶDDに接続されてい
る。さらに、ｎ型ＭＯＳトランジスタ３５は、ゲートが
Ｄフリップフロップ３３の反転出力／Ｑに接続され、且
つ、ソースがグランドＧＮＤに接続されている。そし
て、これらのＭＯＳトランジスタ３４，３５のドレイン
は、それぞれ、信号出力端子３７に接続されている。
フロップ３３のクロック入力ＣＫにも入力される。そし
て、このＤフリップフロップ３３のＤ入力は、反転出力
／Ｑに接続されている。また、ｐ型ＭＯＳトランジスタ
３４は、ゲートがＤフリップフロップ３３の反転出力／
Ｑに接続され、且つ、ソースが電源ＶDDに接続されてい
る。さらに、ｎ型ＭＯＳトランジスタ３５は、ゲートが
Ｄフリップフロップ３３の反転出力／Ｑに接続され、且
つ、ソースがグランドＧＮＤに接続されている。そし
て、これらのＭＯＳトランジスタ３４，３５のドレイン
は、それぞれ、信号出力端子３７に接続されている。
【００４１】このような構成によれば、発振増幅用イン
バータ２０から出力された電圧信号Ｖout が所定電位ま
で立ち上がる度に、Ｄフリップフロップ３３の反転出力
／Ｑの値が反転する。これにより、反転出力／Ｑの周波
数は、電圧信号Ｖout の１／２になる。そして、この反
転出力／Ｑは、ＭＯＳトランジスタ３４，３５からなる
ＣＭＯＳ出力回路で増幅されて、（１／２）ＣＬＫ信号
として信号出力端子３７から出力される。
バータ２０から出力された電圧信号Ｖout が所定電位ま
で立ち上がる度に、Ｄフリップフロップ３３の反転出力
／Ｑの値が反転する。これにより、反転出力／Ｑの周波
数は、電圧信号Ｖout の１／２になる。そして、この反
転出力／Ｑは、ＭＯＳトランジスタ３４，３５からなる
ＣＭＯＳ出力回路で増幅されて、（１／２）ＣＬＫ信号
として信号出力端子３７から出力される。
【００４２】このように、図４に示した分周器によれ
ば、水晶発振子１０で生成されて発振増幅用インバータ
２０で増幅された周波数信号を、同じ周波数のクロック
信号および１／２の周波数のクロック信号に変換して、
信号出力端子３６，３７から出力することができる。
ば、水晶発振子１０で生成されて発振増幅用インバータ
２０で増幅された周波数信号を、同じ周波数のクロック
信号および１／２の周波数のクロック信号に変換して、
信号出力端子３６，３７から出力することができる。
【００４３】そして、この分周器によれば、第１の実施
の形態と同じ構成の発振増幅用インバータ２０を使用し
ていることにより、分周回路３０が発振増幅用インバー
タ２０から受ける放射ノイズを非常に少なくすることが
できる。したがって、この実施の形態によれば、誤動作
の少ない安定した分周器を得ることができる。
の形態と同じ構成の発振増幅用インバータ２０を使用し
ていることにより、分周回路３０が発振増幅用インバー
タ２０から受ける放射ノイズを非常に少なくすることが
できる。したがって、この実施の形態によれば、誤動作
の少ない安定した分周器を得ることができる。
【００４４】また、集積回路の設計段階で発振増幅用イ
ンバータ２０と分周回路３０との配置関係を検討する際
に、放射ノイズを受け難いように両者の位置関係を決定
する必要がないので、集積回路の設計を容易にすること
ができるとともに、ＩＣチップの小面積化を図ることが
できる。
ンバータ２０と分周回路３０との配置関係を検討する際
に、放射ノイズを受け難いように両者の位置関係を決定
する必要がないので、集積回路の設計を容易にすること
ができるとともに、ＩＣチップの小面積化を図ることが
できる。
【００４５】
【発明の効果】以上詳細に説明したように、第１の発明
に係る発振増幅用インバータおよび第２の発明に係る発
振回路によれば、ひずみのない安定した発振波形を得る
ことができ、これにより発振増幅用インバータで生成さ
れる放射ノイズを低減させることができる。
に係る発振増幅用インバータおよび第２の発明に係る発
振回路によれば、ひずみのない安定した発振波形を得る
ことができ、これにより発振増幅用インバータで生成さ
れる放射ノイズを低減させることができる。
【００４６】また、少ない素子数で発振増幅用インバー
タ（したがって発振回路）を構成することができるの
で、消費電力の低減、故障率の減少および製造コストの
低減を図ることができる。
タ（したがって発振回路）を構成することができるの
で、消費電力の低減、故障率の減少および製造コストの
低減を図ることができる。
【００４７】一方、第３の発明によれば、誤動作の少な
い安定した分周器を得ることができるとともに、集積回
路の設計を容易にし、ＩＣチップの小面積化を図ること
ができる。
い安定した分周器を得ることができるとともに、集積回
路の設計を容易にし、ＩＣチップの小面積化を図ること
ができる。
【図１】第１の実施の形態に係る発振回路を示す回路図
である。
である。
【図２】図１に示した発振増幅用インバータの入出力特
性を示すグラフである。
性を示すグラフである。
【図３】図１に示した発振回路の出力波形を示すグラフ
である。
である。
【図４】第２の実施の形態に係る発振回路を示す回路図
である。
である。
１０ 水晶発振子 １１，１２ コンデンサ ２０ 発振増幅用インバータ ２１，２２ 外部入力端子 ２３，３１，３４ ｐ型ＭＯＳトランジスタ ２４，３２，３５ ｎ型ＭＯＳトランジスタ ２５，２６，２７ 抵抗素子 ３０ 分周回路 ３６，３７ 信号出力端子
フロントページの続き Ｆターム(参考） 5J079 AA04 BA34 FA06 FA14 FA21 FB03 FB35 GA04 GA09 5J091 AA01 AA17 AA46 CA21 CA36 CA51 CA62 CA65 CA85 FA12 FA15 FP09 HA10 HA16 HA17 HA25 HA29 KA04 KA32 KA36 KA47 MA21 TA01 TA02 TA06
Claims (9)
- 【請求項１】 第１の信号端子と第２の信号端子との間
に接続された発振手段を所定の周波数で発振させる発振
増幅用インバータにおいて、 前記第１の信号端子に制御電極が接続され、第１の電源
に第１の主電極が接続され、且つ、前記第２の信号端子
に第２の主電極が接続された第１のトランジスタ回路
と、 前記第１の信号端子に制御電極が接続され、第２の電源
に第１の主電極が接続され、且つ、前記第２の信号端子
に第２の主電極が接続された第２のトランジスタ回路
と、 を有し、且つ、この発振増幅用インバータのスレッショ
ルド電圧が前記第１の電源の出力電圧と前記第２の電源
の出力電圧との実質的に中央の値をとるように、前記第
１のトランジスタ回路のオン抵抗と前記第２のトランジ
スタ回路のオン抵抗とが定められたことを特徴とする発
振増幅用インバータ。 - 【請求項２】 前記第１のトランジスタ回路が、前記第
１の信号端子に制御電極が接続され且つ前記第２の信号
端子に第２の主電極が接続された第１のトランジスタ素
子と、この第１のトランジスタ素子の第１の主電極と前
記第１の電源との間に設けられた第１の抵抗素子とを有
し、 前記第２のトランジスタ回路が、前記第１の信号端子に
制御電極が接続され且つ前記第２の信号端子に第２の主
電極が接続された第２のトランジスタ素子と、この第２
のトランジスタ素子の第１の主電極と前記第２の電源と
の間に設けられた第２の抵抗素子とを有する、 ことを特徴とする請求項１に記載の発振増幅用インバー
タ。 - 【請求項３】 前記第１の抵抗素子の抵抗値と前記第２
の抵抗素子の抵抗値とが同一であり、且つ、前記第１の
ＭＯＳトランジスタのゲート長Ｌ1 およびゲート幅Ｗ1
と、前記第２のＭＯＳトランジスタのゲート長Ｌ2 およ
びゲート幅Ｗ2 と、前記第２のＭＯＳトランジスタに対
する前記第１のＭＯＳトランジスタのオン抵抗の比ｎと
の関係が、Ｗ1 ／Ｌ1 ＝ｎ（Ｗ2 ／Ｌ2 ）であることを
特徴とする請求項２に記載の発振増幅用インバータ。 - 【請求項４】 第１の信号端子と第２の信号端子との間
に接続された発振手段と、 この発振手段の第１の信号端子に制御電極が接続され、
第１の電源に第１の主電極が接続され、且つ、前記発振
手段の第２の信号端子に第２の主電極が接続された第１
のトランジスタ回路と、 前記発振手段の前記第１の信号端子に制御電極が接続さ
れ、第２の電源に第１の主電極が接続され、且つ、前記
発振手段の前記第２の信号端子に第２の主電極が接続さ
れた第２のトランジスタ回路と、 を有し、且つ、前記第１のトランジスタ回路および前記
第２のトランジスタ回路からなる発振増幅用インバータ
のスレッショルド電圧が前記第１の電源の出力電圧と前
記第２の電源の出力電圧との実質的に中央の値をとるよ
うに、前記第１のトランジスタ回路のオン抵抗と前記第
２のトランジスタ回路のオン抵抗とが定められたことを
特徴とする発振回路。 - 【請求項５】 前記第１のトランジスタ回路が、前記第
１の信号端子に制御電極が接続され且つ前記第２の信号
端子に第２の主電極が接続された第１のトランジスタ素
子と、この第１のトランジスタ素子の第１の主電極と前
記第１の電源との間に設けられた第１の抵抗素子とを有
し、 前記第２のトランジスタ回路が、前記第１の信号端子に
制御電極が接続され且つ前記第２の信号端子に第２の主
電極が接続された第２のトランジスタ素子と、この第２
のトランジスタ素子の第１の主電極と前記第２の電源と
の間に設けられた第２の抵抗素子とを有する、 ことを特徴とする請求項４に記載の発振回路。 - 【請求項６】 前記第１の抵抗素子の抵抗値と前記第２
の抵抗素子の抵抗値とが同一であり、且つ、前記第１の
ＭＯＳトランジスタのゲート長Ｌ1 およびゲート幅Ｗ1
と、前記第２のＭＯＳトランジスタのゲート長Ｌ2 およ
びゲート幅Ｗ2 と、前記第２のＭＯＳトランジスタに対
する前記第１のＭＯＳトランジスタのオン抵抗の比ｎと
の関係が、Ｗ1 ／Ｌ1 ＝ｎ（Ｗ2 ／Ｌ2 ）であることを
特徴とする請求項５に記載の発振回路。 - 【請求項７】 第１の信号端子と第２の信号端子との間
に接続された発振手段を所定の周波数で発振させる発振
増幅用インバータを用いた分周器において、前記第１の
信号端子に制御電極が接続され、第１の電源に第１の主
電極が接続され、且つ、前記第２の信号端子に第２の主
電極が接続された第１のトランジスタ回路と、 前記第１の信号端子に制御電極が接続され、第２の電源
に第１の主電極が接続され、且つ、前記第２の信号端子
に第２の主電極が接続された第２のトランジスタ回路
と、 を有し、且つ、この発振増幅用インバータのスレッショ
ルド電圧が前記第１の電源の出力電圧と前記第２の電源
の出力電圧との実質的に中央の値をとるように、前記第
１のトランジスタ回路のオン抵抗と前記第２のトランジ
スタ回路のオン抵抗とが定められたことを特徴とする分
周器。 - 【請求項８】 前記第１のトランジスタ回路が、前記第
１の信号端子に制御電極が接続され且つ前記第２の信号
端子に第２の主電極が接続された第１のトランジスタ素
子と、この第１のトランジスタ素子の第１の主電極と前
記第１の電源との間に設けられた第１の抵抗素子とを有
し、 前記第２のトランジスタ回路が、前記第１の信号端子に
制御電極が接続され且つ前記第２の信号端子に第２の主
電極が接続された第２のトランジスタ素子と、この第２
のトランジスタ素子の第１の主電極と前記第２の電源と
の間に設けられた第２の抵抗素子とを有する、 ことを特徴とする請求項７に記載の分周器。 - 【請求項９】 前記第１の抵抗素子の抵抗値と前記第２
の抵抗素子の抵抗値とが同一であり、且つ、前記第１の
ＭＯＳトランジスタのゲート長Ｌ1 およびゲート幅Ｗ1
と、前記第２のＭＯＳトランジスタのゲート長Ｌ2 およ
びゲート幅Ｗ2 と、前記第２のＭＯＳトランジスタに対
する前記第１のＭＯＳトランジスタのオン抵抗の比ｎと
の関係が、Ｗ1 ／Ｌ1 ＝ｎ（Ｗ2 ／Ｌ2 ）であることを
特徴とする請求項８に記載の分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067979A JP2000269742A (ja) | 1999-03-15 | 1999-03-15 | 発振増幅用インバータ、発振回路および分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067979A JP2000269742A (ja) | 1999-03-15 | 1999-03-15 | 発振増幅用インバータ、発振回路および分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269742A true JP2000269742A (ja) | 2000-09-29 |
Family
ID=13360626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11067979A Withdrawn JP2000269742A (ja) | 1999-03-15 | 1999-03-15 | 発振増幅用インバータ、発振回路および分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100347950C (zh) * | 2002-12-04 | 2007-11-07 | 联华电子股份有限公司 | 包含有一动作模组以提升负电阻值的栓锁器系统 |
| JP2011205181A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 電力増幅器及び半導体集積回路 |
-
1999
- 1999-03-15 JP JP11067979A patent/JP2000269742A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100347950C (zh) * | 2002-12-04 | 2007-11-07 | 联华电子股份有限公司 | 包含有一动作模组以提升负电阻值的栓锁器系统 |
| JP2011205181A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 電力増幅器及び半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |