JP5035017B2

JP5035017B2 - 発振回路

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Inventors: 英樹加納
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Description

本発明は、発振回路に関する。

半導体チップ（ＬＳＩ）のパッド数削減、モジュールレイアウト縮小のためには、水晶振動子と半導体チップの接続を１端子にすることが有効である。水晶振動子を使用するためのＬＳＩ内蔵の発振回路には、「コルピッツ型」と「インバータ型」の２つのタイプが主に使用されている。

図３は、コルピッツ型水晶発振回路の構成例を示す回路図である。ボード上には、半導体チップ３００及び水晶振動子３０１が搭載される。半導体チップ３００は、１個の端子ＩＮ、並びにｎチャネルＭＯＳ電界効果トランジスタ３０２，３０３、容量３０４，３０５及び抵抗３０６を有する。コルピッツ型半導体チップ３００は、水晶振動子３０１に対して１端子ＩＮで接続されるが、出力波形が正弦波であるため、ＣＭＯＳ論理回路へ接続するためには、バッファ（シュミットトリガ等）が必要となる。このバッファの設計には注意が必要で、デューティ比及びジッタの劣化を引き起こす可能性がある。

図２は、インバータ型水晶発振回路の構成例を示す回路図である。ボード上には、半導体チップ２００、水晶振動子２０１、容量２０２，２０３、及び抵抗２０４が搭載される。半導体チップ２００は、２個の端子ＩＮ及びＯＵＴ、並びにインバータ２０５を有する。インバータ型半導体チップ２００は、出力波形が矩形波であるが、水晶振動子２０１に対して２端子ＩＮ及びＯＵＴで接続するため、レイアウト・ペナルティがあり、半導体チップ２００のパッド数が増加してしまい、レイアウト縮小が困難である。

データクロック発振器において、AC出力信号を発生する発振手段であって、所与の動作周波数にて共振するためのタンク回路手段と、発振を持続するため前記タンク回路手段に再生フィードバックを提供する帰還増幅器とを含み、更にバイアス信号を受けるための入力手段と第１のデューティサイクルを有しかつ前記バイアス信号により定められる平均DC値を有する前記AC出力信号を提供するための出力手段とを有する発振手段、前記AC出力信号を増幅するためのバッファ手段であって、前記AC出力信号を受けるため、前記発振手段の出力手段と結合された入力手段を含んでおり、該バッファの入力手段は所与のスイッチングしきい値を有しており、更に前記バッファ手段は前記第１のデューティサイクルと前記AC出力信号の平均DC値と前記所与のスイッチングしきい値とに基づき定められる第２のデューティサイクルを有する発振器出力信号を提供するための出力手段を含んでいるバッファ手段、および前記発振手段の入力手段に結合され、前記バイアス信号を提供するためのバイアス手段であって、前記バッファ手段の装置パラメータの変化を追跡するよう構成されかつ、前記AC出力信号の前記平均DC値が、温度、供給電圧および製造工程の変化に際して前記所定のスイッチングしきい値に追従するように前記バイアス信号を変化させることにより、精密なデューティサイクルを示す発振器出力を提供するバイアス手段、を具備することを特徴とするデータクロック発振器が知られている。

また、エンハンスメント型の電界効果トランジスタを用いたコルピッツ型の水晶発振回路において、電源とゲートの間に逆方向に介挿したダイオードと、電源とトランジスタのゲートとの間に介挿した発振出力の立ち上がり時間を短縮する高抵抗と、を具備したことを特徴とする水晶発振回路が知られている。

特許第２６５１９２０号公報特開平１１−１８６８４７号公報

本発明の目的は、水晶振動子等のＬＣ共振器に対して１端子で接続可能であり、ＣＭＯＳ論理ゲートで受けられるように矩形波を出力することができる発振回路を提供することである。

本発明の発振回路は、信号を発振するためのＬＣ共振器と、正入力端子が前記ＬＣ共振器に接続され、負入力端子が参照電圧ノードに接続され、前記正入力端子と前記負入力端子との間の電圧差を電流に変換して出力端子から出力する電圧電流変換回路と、前記電圧電流変換回路の前記出力端子と前記正入力端子との間に接続される容量と、前記電圧電流変換回路の前記正入力端子と前記負入力端子との間に接続されるインピーダンス素子とを有することを特徴とする。

ＬＣ共振器と接続する端子を１端子にすることができるので、半導体チップのパッド数を削減でき、レイアウトを縮小できる。また、出力波形を矩形波にできるため、レベル変換回路が不要で、ＣＭＯＳ論理ゲートに直接接続することができる。

（第１の実施形態）
図１は、本発明の第１の実施形態による発振回路の構成例を示す回路図である。発振回路は、半導体チップ１００及び水晶振動子１０１を有する。半導体チップ１００及び水晶振動子１０１は、ボード上に搭載される。半導体チップ１００は、外部端子ＩＮ、電圧電流変換回路１０２、抵抗１０３及び容量１０４を有する。水晶振動子１０１は、ＬＣ共振器の一種であり、半導体チップ１００の外部端子ＩＮ及びグランド電位ノードＧＮＤ間に接続され、信号を発振する。電圧電流変換回路１０２は、ＯＴＡ（Operetional Transconductance Amplifier）であり、正入力端子（＋入力端子）が外部端子ＩＮに接続され、負入力端子（−入力端子）が参照電圧ノードＶｒｅｆに接続され、正入力端子及び負入力端子の電圧差を電流に変換して出力端子（＋出力端子）から出力する。容量１０４は、電圧電流変換回路１０２の出力端子及び正入力端子間に接続される。抵抗（インピーダンス素子）１０３は、電圧電流変換回路１０２の正入力端子及び負入力端子間に接続される。出力端子ＯＵＴは、電圧電流変換回路１０２の出力端子に接続され、発振信号を出力する。

電圧電流変換回路１０２の出力端子の出力電流を、容量１０４を介して電圧電流変換回路１０２の正入力端子にフィードバックすることにより、正帰還をかけ、負性抵抗回路を構成する。容量１０４を介しているため、直流（ＤＣ）でラッチすることがなく、高い周波数でのみ正帰還がかかる。

ここで、電圧電流変換回路１０２の相互コンダクタンスをｇｍとし、正入力端子の電圧をＶｐとし、負入力端子の電圧をＶｎとする。高い周波数でフィードバック容量１０４はショートとして考えると、正入力端子が負入力端子より高い電圧になった時、正入力端子を介して水晶振動子１０１にｇｍ×（Ｖｐ−Ｖｎ）の電流が流れ出る。この特性が負性抵抗回路の特徴である。正帰還をかけた回路は一般的に負性抵抗回路となる。

電圧電流変換回路１０２の負入力端子には参照電圧ノードＶｒｅｆから参照電圧を与えて、正入力端子には抵抗等の高インピーダンス素子１０３を介して参照電圧を与える。ＤＣバイアス点は参照電圧となるが、高インピーダンスのため、電圧が変動し易く、電源投入時などに、電圧電流変換回路１０２の正入力端子と負入力端子の電圧差が生じて、発振が開始する。

この負性抵抗回路と水晶振動子１０１を接続して、水晶発振回路を実現する。この構成の半導体チップ１００は、水晶振動子１０１に対して１端子ＩＮで接続され、出力端子ＯＵＴの出力波形は矩形波となる。

図４は、図１の電圧電流変換回路１０２の構成例を示す回路図である。電圧電流変換回路１０２は、ｎチャネルＭＯＳ電界効果トランジスタ４０１，４０２及び電流源４０３，４０４を有する。ｎチャネルＭＯＳ電界効果トランジスタ４０１は、ゲートが正入力端子（電圧Ｖｐ）に接続され、ドレインが電源電圧ノードＶＤＤに接続され、ソースが電流源４０３に接続される。ｎチャネルＭＯＳ電界効果トランジスタ４０２は、ゲートが負入力端子（電圧Ｖｎ）に接続され、ドレインが出力端子ＯＵＴに接続され、ソースが電流源４０３に接続される。電流源４０３は、ｎチャネルＭＯＳ電界効果トランジスタ４０１及び４０２のソースとグランド電位ノードＧＮＤ間に接続される。電流源４０４は、電源電圧ノードＶＤＤ及び出力端子ＯＵＴ間に接続される。以上のように、電圧電流変換回路１０２は、ｎチャネルＭＯＳ電界効果トランジスタの差動対４０１及び４０２で構成される。電流源４０３は、差動対４０１及び４０２に電流を流すための電流源である。電流源４０４は、電流源４０３に対して１／２のＤＣバイアス電流を流す。

上記の特許文献１（特許第２６５１９２０号公報）は、１端子接続のコルピッツ型であり、振幅制限回路とデューティ５０％の矩形波を出力するためのバッファを備えており、コルピッツ型発振回路の欠点を解決している。ただし、発振トランジスタのゲートだけでなく、ソースも発振ノードであるため、ゲートのＤＣバイアス点を１／２×ＶＤＤ（ＶＤＤは電源電圧）とすると、ゲート−ソース間電圧Ｖｇｓは約閾値電圧Ｖｔｈであることから、ソースの電位は１／２×ＶＤＤ−Ｖｔｈ−Ｖｏｓｃ（Ｖｏｓｃは発振振幅）となり、これが電流源トランジスタの飽和ドレイン電圧Ｖｄｓａｔ以上であることが必要なため、次式のようになり、低電圧化に向かないという問題がある。

１／２×ＶＤＤ−Ｖｔｈ−Ｖｏｓｃ＝Ｖｄｓａｔ
ＶＤＤ＝２×（Ｖｄｓａｔ＋Ｖｔｈ＋Ｖｏｓｃ）

この欠点も解決する回路が、差動対４０１及び４０２で負性抵抗回路を構成した本実施形態の発振回路である。差動対４０１及び４０２のソースは小信号等価回路では接地点であり、発振ノードではないため、差動対４０１及び４０２のソースの電位は１／２×ＶＤＤ−Ｖｔｈとなり、この電位が電流源４０３の飽和ドレイン電圧Ｖｄｓａｔ以上であれば良いため、次式のようになり、コルピッツ型発振回路より低電圧化に適している。

ＶＤＤ＝２×（Ｖｄｓａｔ＋Ｖｔｈ）

本実施形態によれば、現在最も使用されている半導体テクノロジのＣＭＯＳを使用しているため、適用範囲が広くなる。また、半導体チップ１００が水晶振動子１０１と接続する端子が１端子ＩＮのみであり、半導体チップ１００のパッド数を削減し、レイアウト及び外付け回路パターンの縮小ができる。また、本実施形態は、出力端子ＯＵＴの出力波形が矩形波であるため、レベル変換回路が不要であり、出力端子ＯＵＴにＣＭＯＳ論理ゲートを直接接続することができる。また、本実施形態は、コルピッツ型発振回路と比べて低電圧での動作が可能である。

（第２の実施形態）
図５は、本発明の第２の実施形態による電圧電流変換回路１０２（図１）の構成例を示す回路図である。本実施形態は、第１の実施形態に対して、図１の電圧電流変換回路１０２の内部構成が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。電圧電流変換回路１０２は、ｐチャネルＭＯＳ電界効果トランジスタ５０１，５０２及び電流源５０３，５０４を有する。ｐチャネルＭＯＳ電界効果トランジスタ５０１は、ゲートが正入力端子（電圧Ｖｐ）に接続され、ドレインがグランド電位ノードＧＮＤに接続され、ソースが電流源５０３に接続される。ｐチャネルＭＯＳ電界効果トランジスタ５０２は、ゲートが負入力端子（電圧Ｖｎ）に接続され、ドレインが出力端子ＯＵＴに接続され、ソースが電流源５０３に接続される。電流源５０３は、ｐチャネルＭＯＳ電界効果トランジスタ５０１及び５０２のソースと電源電圧ノードＶＤＤ間に接続される。電流源５０４は、出力端子ＯＵＴ及びグランド電位ノードＧＮＤ間に接続される。以上のように、電圧電流変換回路１０２は、ｐチャネルＭＯＳ電界効果トランジスタの差動対５０１及び５０２で構成される。電流源５０３は、差動対５０１及び５０２に電流を流すための電流源である。電流源５０４は、電流源５０３に対して１／２のＤＣバイアス電流を流す。本実施形態は、第１の実施形態と同様の効果を有する。

（第３の実施形態）
図６は、本発明の第３の実施形態による電圧電流変換回路１０２（図１）の構成例を示す回路図である。本実施形態は、第１の実施形態に対して、図１の電圧電流変換回路１０２の内部構成が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。電圧電流変換回路１０２は、ｎチャネルＭＯＳ電界効果トランジスタ４０１，４０２、ｐチャネルＭＯＳ電界効果トランジスタ５０１，５０２、及び電流源４０３，５０３を有する。電流源４０３及び５０３の電流値は同じである。

ｎチャネルＭＯＳ電界効果トランジスタ４０１は、ゲートが正入力端子（電圧Ｖｐ）に接続され、ドレインが電源電圧ノードＶＤＤに接続され、ソースが電流源４０３に接続される。ｎチャネルＭＯＳ電界効果トランジスタ４０２は、ゲートが負入力端子（電圧Ｖｎ）に接続され、ドレインが出力端子ＯＵＴに接続され、ソースが電流源４０３に接続される。電流源４０３は、ｎチャネルＭＯＳ電界効果トランジスタ４０１及び４０２のソースとグランド電位ノードＧＮＤ間に接続される。

ｐチャネルＭＯＳ電界効果トランジスタ５０１は、ゲートが正入力端子（電圧Ｖｐ）に接続され、ドレインがグランド電位ノードＧＮＤに接続され、ソースが電流源５０３に接続される。ｐチャネルＭＯＳ電界効果トランジスタ５０２は、ゲートが負入力端子（電圧Ｖｎ）に接続され、ドレインが出力端子ＯＵＴに接続され、ソースが電流源５０３に接続される。電流源５０３は、ｐチャネルＭＯＳ電界効果トランジスタ５０１及び５０２のソースと電源電圧ノードＶＤＤ間に接続される。

以上のように、電圧電流変換回路１０２は、ｎチャネルＭＯＳ電界効果トランジスタの差動対４０１及び４０２とｐチャネルＭＯＳ電界効果トランジスタの差動対５０１及び５０２を組み合わせて相補型回路で構成される。２つの差動対の正入力端子同士、＋出力端子同士は接続される。参照電圧ノードＶｒｅｆの電圧は、電源電圧ノードＶＤＤの電圧の１／２であることが最適である。ｎチャネルＭＯＳ電界効果トランジスタの差動対４０１，４０２とｐチャネルＭＯＳ電界効果トランジスタの差動対５０１，５０２に流す電流は同じにすることが最適の条件である。

図７は、図６の発振回路の動作波形を示す図である。電源電圧ノードＶＤＤの電源電圧が１．２Ｖである場合の外部端子ＩＮ及び出力端子ＯＵＴの電圧を示す。外部端子ＩＮの電圧波形は正弦波であり、出力端子ＯＵＴの電圧波形が矩形波になっている。本実施形態の発振回路は、出力端子ＯＵＴから矩形波の発振信号を出力することができるので、レベル変換回路が不要であり、出力端子ＯＵＴにＣＭＯＳ論理ゲートを直接接続することができる。第１及び第２の実施形態も、同様に、矩形波の発振信号を出力することができる。

（第４の実施形態）
図８は、本発明の第４の実施形態による電圧電流変換回路１０２（図１）の構成例を示す回路図である。以下、本実施形態が第１〜第３の実施形態と異なる点を説明する。

第１〜第３の実施形態の抵抗（インピーダンス素子）１０３は、インダクタ８０１に置き換えてもよい。すなわち、インピーダンス素子（抵抗１０３又はインダクタ８０１）が電圧電流変換回路１０２の正入力端子及び負入力端子間に接続される。

また、第１の実施形態の電流源４０４は、インダクタ８０２及び電圧源８０３の直列接続回路に置き換えてもよい。インダクタ８０２及び電圧源８０３の直列回路は、出力端子ＯＵＴ及びグランド電位ノードＧＮＤ間に接続される。電圧源８０３は、電源電圧ノードＶＤＤの１／２の電圧を供給する。同様に、第２の実施形態の電流源５０４は、インダクタ及び電圧源の直列回路に置き換えてもよい。

また、第１〜第３の実施形態の水晶振動子１０１は、水晶振動子以外のＬＣ共振器に置き換えてもよい。ＬＣ共振器は、半導体チップ１００の外部に設けても内部に設けてもよい。

また、第１〜第３の実施形態において、ｎチャネルＭＯＳ電界効果トランジスタ４０１及び４０２のサイズが同じであり、ｐチャネルＭＯＳ電界効果トランジスタ５０１及び５０２のサイズが同じである。なお、ゲートが正入力端子に接続されるｎチャネルＭＯＳ電界効果トランジスタ４０１は、ゲートが負入力端子に接続されるｎチャネルＭＯＳ電界効果トランジスタ４０２よりサイズを大きくしてもよい。ゲートが正入力端子に接続されるトランジスタ４０１に流す電流を、ゲートが負入力端子に接続されるトランジスタ４０２に流す電流より大きくなるので、負性抵抗値を大きくすることができる。同様に、ゲートが正入力端子に接続されるｐチャネルＭＯＳ電界効果トランジスタ５０１は、ゲートが負入力端子に接続されるｐチャネルＭＯＳ電界効果トランジスタ５０２よりサイズを大きくしてもよい。

例えば、図４のｎチャネルトランジスタ４０２のサイズをｎチャネルトランジスタ４０１のサイズに対して１／２にする場合、電流源４０４は、電流源４０３に対して１／４のＤＣバイアス電流を流すように設定する。同様に、図５のｐチャネルトランジスタ５０２のサイズをｐチャネルトランジスタ５０１のサイズに対して１／２にする場合、電流源５０４は、電流源５０３に対して１／３のＤＣバイアス電流を流すように設定する。

また、第１〜第３の実施形態のＭＯＳ電界効果トランジスタは、ＭＯＳ電界効果トランジスタ以外の電界効果トランジスタでもよい。

以上のように、第１〜第４の実施形態によれば、現在最も使用されている半導体テクノロジのＣＭＯＳを使用しているため、適用範囲が広くなる。また、半導体チップ１００がＬＣ共振器（水晶振動子）１０１と接続する端子が１端子ＩＮのみであり、半導体チップ１００のパッド数を削減し、レイアウト及び外付け回路パターンの縮小ができる。また、上記実施形態は、出力端子ＯＵＴの出力波形が矩形波であるため、レベル変換回路が不要であり、出力端子ＯＵＴにＣＭＯＳ論理ゲートを直接接続することができる。また、上記実施形態は、コルピッツ型発振回路と比べて低電圧での動作が可能である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
信号を発振するためのＬＣ共振器と、
正入力端子が前記ＬＣ共振器に接続され、負入力端子が参照電圧ノードに接続され、前記正入力端子と前記負入力端子との間の電圧差を電流に変換して出力端子から出力する電圧電流変換回路と、
前記電圧電流変換回路の前記出力端子と前記正入力端子との間に接続される容量と、
前記電圧電流変換回路の前記正入力端子と前記負入力端子との間に接続されるインピーダンス素子と
を有することを特徴とする発振回路。
（付記２）
前記電圧電流変換回路は、
第１のゲートが前記正入力端子に接続され、第１のドレインが電源電圧ノードに接続される第１のｎチャネル電界効果トランジスタと、
第２のゲートが前記負入力端子に接続され、第２のドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
前記第１のｎチャネル電界効果トランジスタの第１のソース及び前記第２のｎチャネル電界効果トランジスタの第２のソースと、グランド電位ノード間に接続される第１の電流源とを有することを特徴とする付記１記載の発振回路。
（付記３）
前記電圧電流変換回路は、
第１のゲートが前記正入力端子に接続され、第１のドレインがグランド電位ノードに接続される第１のｐチャネル電界効果トランジスタと、
第２のゲートが前記負入力端子に接続され、第２のドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタの第１のソース及び第２のｐチャネル電界効果トランジスタの第２のソースと、電源電圧ノード間に接続される第１の電流源とを有することを特徴とする付記１記載の発振回路。
（付記４）
前記電圧電流変換回路は、
第１のゲートが前記正入力端子に接続され、第１のドレインが電源電圧ノードに接続される第１のｎチャネル電界効果トランジスタと、
第２のゲートが前記負入力端子に接続され、第２のドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
前記第１のｎチャネル電界効果トランジスタの第１のソース及び前記第２のｎチャネル電界効果トランジスタの第２のソースと、グランド電位ノード間に接続される第１の電流源と、
第３のゲートが前記正入力端子に接続され、第３のドレインがグランド電位ノードに接続される第１のｐチャネル電界効果トランジスタと、
第４のゲートが前記負入力端子に接続され、第４のドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタの第３のソース及び前記第２のｐチャネル電界効果トランジスタの第４のソースと、電源電圧ノード間に接続される第２の電流源とを有することを特徴とする付記１記載の発振回路。
（付記５）
前記インピーダンス素子は、抵抗又はインダクタであることを特徴とする付記１〜４のいずれか１項に記載の発振回路。
（付記６）
前記参照電圧ノードの電圧は、前記電源電圧ノードの電圧の１／２であることを特徴とする付記４記載の発振回路。
（付記７）
前記第１及び第２の電流源の電流値は同じであることを特徴とする付記４記載の発振回路。
（付記８）
前記ＬＣ共振器は、水晶振動子であることを特徴とする付記１〜７のいずれか１項に記載の発振回路。
（付記９）
前記ゲートが前記正入力端子に接続される電界効果トランジスタは、前記ゲートが前記負入力端子に接続される電界効果トランジスタよりサイズが大きいことを特徴とする付記２〜４のいずれか１項に記載の発振回路。
（付記１０）
前記電界効果トランジスタは、ＭＯＳ電界効果トランジスタであることを特徴とする付記２〜４のいずれか１項に記載の発振回路。

本発明の第１の実施形態による発振回路の構成例を示す回路図である。インバータ型水晶発振回路の構成例を示す回路図である。コルピッツ型水晶発振回路の構成例を示す回路図である。図１の電圧電流変換回路の構成例を示す回路図である。本発明の第２の実施形態による電圧電流変換回路の構成例を示す回路図である。本発明の第３の実施形態による電圧電流変換回路の構成例を示す回路図である。図６の発振回路の動作波形を示す図である。本発明の第４の実施形態による電圧電流変換回路の構成例を示す回路図である。

符号の説明

１００半導体チップ
１０１水晶振動子
１０２電圧電流変換回路
１０３抵抗
１０４容量

Claims

信号を発振するためのＬＣ共振器と、
正入力端子が前記ＬＣ共振器に接続され、負入力端子が参照電圧ノードに接続され、前記正入力端子と前記負入力端子との間の電圧差を電流に変換して出力端子から出力する電圧電流変換回路と、
前記電圧電流変換回路の前記出力端子と前記正入力端子との間に接続される容量と、
前記電圧電流変換回路の前記正入力端子と前記負入力端子との間に接続されるインピーダンス素子と
を有することを特徴とする発振回路。
前記電圧電流変換回路は、
第１のゲートが前記正入力端子に接続され、第１のドレインが電源電圧ノードに接続される第１のｎチャネル電界効果トランジスタと、
第２のゲートが前記負入力端子に接続され、第２のドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
前記第１のｎチャネル電界効果トランジスタの第１のソース及び前記第２のｎチャネル電界効果トランジスタの第２のソースと、グランド電位ノード間に接続される第１の電流源とを有することを特徴とする請求項１記載の発振回路。
前記電圧電流変換回路は、
第１のゲートが前記正入力端子に接続され、第１のドレインがグランド電位ノードに接続される第１のｐチャネル電界効果トランジスタと、
第２のゲートが前記負入力端子に接続され、第２のドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタの第１のソース及び第２のｐチャネル電界効果トランジスタの第２のソースと、電源電圧ノード間に接続される第１の電流源とを有することを特徴とする請求項１記載の発振回路。
前記電圧電流変換回路は、
第１のゲートが前記正入力端子に接続され、第１のドレインが電源電圧ノードに接続される第１のｎチャネル電界効果トランジスタと、
第２のゲートが前記負入力端子に接続され、第２のドレインが前記出力端子に接続される第２のｎチャネル電界効果トランジスタと、
前記第１のｎチャネル電界効果トランジスタの第１のソース及び前記第２のｎチャネル電界効果トランジスタの第２のソースと、グランド電位ノード間に接続される第１の電流源と、
第３のゲートが前記正入力端子に接続され、第３のドレインがグランド電位ノードに接続される第１のｐチャネル電界効果トランジスタと、
第４のゲートが前記負入力端子に接続され、第４のドレインが前記出力端子に接続される第２のｐチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタの第３のソース及び前記第２のｐチャネル電界効果トランジスタの第４のソースと、電源電圧ノード間に接続される第２の電流源とを有することを特徴とする請求項１記載の発振回路。