JP6611007B2

JP6611007B2 - レベルシフト回路

Info

Publication number: JP6611007B2
Application number: JP2016016129A
Authority: JP
Inventors: 正敏佐藤
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2016-01-29
Filing date: 2016-01-29
Publication date: 2019-11-27
Anticipated expiration: 2036-01-29
Also published as: JP2017135657A

Description

本発明は、低位相ノイズと低消費電流を両立させることができる水晶発振器のレベルシフト回路に関するものである。

従来、デジタル温度補償型水晶発振器などのように、複数の定電圧発生回路を備えて実効的に多電源であるような機器がある。このような多電源機器において、低電圧側から高電圧側に信号を伝達するためには、その電圧差が僅かである場合を除き、レベルシフタが必要である。
図４は、特許文献１に記載された従来の交流信号用レベルシフタの一例を示している。これは、ＤＣカットコンデンサ１００の一方の端子に低電圧側の交流信号を入力し、直流成分を除去してＤＣカットコンデンサ１００の他方の端子を高電圧側の電源で動作するインバータ３００の入力に接続し、インバータ３００の増幅作用によって信号の振幅を高電圧側のレベルまで持ち上げる構成としている。効率よく信号を増幅するためには、増幅率の大きいところ、すなわちインバータ３００の反転動作領域の中点の位置に増幅器としての動作点がなければならないが、インバータ３００の出力とインバータ３００の入力とを帰還抵抗２００で接続することにより、インバータ３００の反転動作領域の中点付近に動作点を確保している。
特許文献１は、図４の従来例を改良したものであり、自励発振がなく、インバータの増幅率を必要最小限のマージンとすることにより低消費電力とした交流信号用レベルシフタが開示されている。

特開平７−１７０１６７号公報

ＭＨz帯のワンチップ化された水晶発振回路において、一般には水晶電流や消費電流を下げる目的で電源電圧よりも低い１Ｖ程度のレギュレータにより発振部を駆動するのが一般的である。ＣＭＯＳクロック出力の発振器の場合、水晶発振の波形を電源電圧の波形にレベルシフトする必要があり、一般的にはＡＣカップリングを利用したレベルシフタが使われている（図４参照）。
しかし、このレベルシフタの反転する付近の1/fノイズが水晶発振の出力に重畳してその位相ノイズが悪化してしまう。これを改善するにはレベルシフタのサイズを大きくする必要があるが、大きくすればするほど貫通電流が大きくなり、したがって、低位相ノイズと低消費電流の両立は困難であるという問題があった。
本発明は、このような事情によりなされたもので、低位相ノイズと低消費電流を両立させることができる水晶発振器のレベルシフト回路を提供する。

本発明のレベルシフト回路は、電源間に電流路が直列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタを有し、前記第１のＰＭＯＳトランジスタのゲートには入力発振信号が第１のＤＣカットコンデンサを介して入力され、前記第１のＮＭＯＳトランジスタのゲートには前記入力発振信号が第２のＤＣカットコンデンサを介して入力され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの接続あＺ節点を出力端子とするレベルシフタ部と、前記電源間に順に電流路が直列接続された第２のＰＭＯＳトランジスタと第１の抵抗素子と第２の抵抗素子と第２のＮＭＯＳトランジスタとを有し、前記第１の抵抗素子と前記第２の抵抗素子の接続節点をバイアス電圧端子とするバイアス電圧発生回路とを具備し、前記第１のＰＭＯＳトランジスタのゲート及び第２のＰＭＯＳトランジスタのゲートは、前記第２のＰＭＯＳトランジスタのドレイン電圧に基づいて接続され、前記第１のＮＭＯＳトランジスタのゲート及び第２のＮＭＯＳトランジスタのゲートは、前記第２のＮＭＯＳトランジスタのドレイン電圧に基づいて接続され、前記レベルシフタ部の前記出力端子は、前記バイアス電圧端子の電圧によってバイアスされるとともに、前記入力発振信号に対してレベルシフトされた出力発振信号を前記出力端子から得ることを特徴としている。

本発明のレベルシフト回路は、貫通電流を制限する回路を付加する事により低位相ノイズと低消費電流を両立させることができ、したがって、低位相ノイズを保ったまま、貫通電流を減らし位相ノイズに重畳する1/fノイズを低減することができる。

実施例１に係るレベルシフト回路を示す回路図。図１のレベルシフト回路を流れる信号の変化を説明する波形図。実施例２に係るレベルシフト回路を示す回路図。従来のレベルシフト回路を示す回路図。

本発明は、貫通電流を制限する回路を付加することにより低位相ノイズと低消費電流を両立させることができる水晶発振器のレベルシフト回路に特徴がある。
以下、実施例を参照して発明の実施の形態を説明する。

図１及び図２を参照して実施例１を説明する。
図１は、この実施例で説明するレベルシフト回路を備えた水晶発振器を示している。この水晶発振器は、発振部１とレベルシフト回路２とを有して半導体基板（図示しない）に形成され、水晶振動子１３は半導体基板に外付けされている。
発振部１は、外付けされた水晶振動子１３と、振動子駆動部とを備え、振動子駆動部が水晶振動子１３を駆動することによって発振信号をレベルシフト回路２に出力する。振動子駆動部は、振動子駆動回路として用いられるインバータ１１と、帰還抵抗１２とを備えている。インバータ１１にはレギュレータ（ＲＥＧ）１４から、例えば、１Ｖの一定電圧が供給されるように構成されている。インバータ１１の両端には帰還抵抗１２が並列に接続されると共に水晶振動子１３も並列に接続されている。そして、インバータ１１、帰還抵抗１２及び水晶振動子１３のそれぞれの両端は接地電源端子に接続され、それぞれに接地電圧Ｖssが供給される。インバータ１1の電源端子には、レギュレータ１４から所定の電圧が供給され、接地電源端子には接地電圧Ｖssが供給される。発振部１における発振信号は、インバータ１1の出力側から取り出され、レベルシフト回路２に入力される。レベルシフト回路２には、電源電圧Ｖddと、接地電圧Ｖssとが供給される。レベルシフト回路２は、発振部１からの発振信号の振幅レベルを変換して、発振信号に対応したパルス信号を出力信号として出力端子ＯＵＴから出力する。

以上のような構成を有する水晶発振器は、発振部１において、インバータ１１に所定電圧が与えられると、インバータ１１が増幅した発振信号により水晶振動子１３が駆動される。このとき、増幅された発振信号を帰還抵抗１２によりインバータ１１の入力に帰還させながら、所望の発振周波数で発振を継続するように構成されている。レベルシフト回路２は、発振信号から、例えば、レギュレータ１４から供給される電圧より高い電源電圧Ｖddと接地電圧Ｖssとの間の電圧に対応した振幅レベルを有するパルス信号に変換する。

レベルシフト回路２は、レベルシフタ部２１及びバイアス電圧発生回路２２を有している。レベルシフタ部２１は、第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１からなるＣＭＯＳインバータと、発振部１の出力端子と第１のＰＭＯＳトランジスタのゲートとの間に接続された第１のＤＣカットコンデンサＣ１と、発振部１の出力端子と第１のＮＭＯＳトランジスタのゲートとの間に接続された第２のＤＣカットコンデンサＣ２とから構成されている。バイアス発生回路２２は、第２のＰＭＯＳトランジスタＰ２と、第２のＮＭＯＳトランジスタＮ２と、第１の抵抗素子Ｒ１と、第２の抵抗素子Ｒ２とから構成されている。

レベルシフタ部２１は、図１に示すように、第１のＰＭＯＳトランジスタＰ１のソースが第１の電源電圧Ｖddに接続され、ドレインが第１のＮＭＯＳトランジスタＮ１のドレインに接続されている。第１のＮＭＯＳトランジスタＮ１のソースは、第２の電源電圧（接地電圧）Ｖssに接続されている。第１のＤＣカットコンデンサＣ１は、一方の電極が第１のＰＭＯＳトランジスタＰ１のゲートに接続され、他方の電極がレベルシフト回路２の入力端子（節点ａ）ＩＮに接続されている。第２のＤＣカットコンデンサＣ２は、一方の電極が第１のＮＭＯＳトランジスタＮ１のゲートに接続され、他方の電極がレベルシフト回路２の入力端子（節点ａ）ＩＮに接続されている。発振部１において生成された入力発振信号は、節点ａを介してレベルシフト回路２に入力される。

発振部１から入力した入力発振信号は、第１のＰＭＯＳトランジスタＰ１のゲートに第１のＤＣカットコンデンサＣ１を介して入力され、また、前記第１のＮＭＯＳトランジスタＮ１のゲートに第２のＤＣカットコンデンサＣ２を介して入力される。そして、第１のＰＭＯＳトランジスタＰ１と第１のＮＭＯＳトランジスタＮ１の接続節点をレベルシフタ部を構成する前記ＣＭＯＳインバータの出力端子ＯＵＴとして出力発振信号が出力される。

バイアス電圧発生回路２２は、第２のＰＭＯＳトランジスタＰ２のソースが第１の電源電圧Ｖddに接続され、ドレインが第１の抵抗素子Ｒ１の一端に接続され、第１の抵抗素子Ｒ１の他端が第２の抵抗素子Ｒ２の一端に接続され、第２の抵抗素子Ｒ２の他端が第２のＮＭＯＳトランジスタＮ２のドレインに接続されている。第２のＮＭＯＳトランジスタＮ２のソースは、第２の電源電圧（接地電圧）Ｖssに接続されている。第２のＰＭＯＳトランジスタＰ２及び第２のＮＭＯＳトランジスタの各ゲート及びドレインは、それぞれ接続されている。第２のＰＭＯＳトランジスタＰ２のゲートは、抵抗素子Ｒ３を介して第１のＰＭＯＳトランジスタＰ１のゲートに接続されている。第２のＮＭＯＳトランジスタＮ２のゲートは、抵抗素子Ｒ４を介して第１のＮＭＯＳトランジスタＮ１のゲートに接続されている。

レベルシフタ部２１を構成するＣＭＯＳインバータの前記出力端子は、バイアス電圧発生回路２２の前記バイアス電圧端子の電圧によってバイアスされると共に、前記入力発振信号に対してレベルシフトされた出力発振信号を前記出力端子ＯＵＴから得ることができる。
図２は、図１に記載された水晶発振器を構成するレベルシフト回路の各節点の波形を示す波形図である。
発振部から生成されて出力された１．０Ｖの振幅レベルを有する発振信号は、レベルシフト回路２の入力端子（節点ａ）ＩＮに入力されると、ＤＣカットコンデンサＣ１を介して発振信号の交流成分がＰＭＯＳトランジスタＰ１のゲート節点ｂに流れ、ＤＣカットコンデンサＣ２を介して発振信号の交流成分がＮＭＯＳトランジスタＮ１のゲート節点ｃに流れる。

同時に、ＰＭＯＳトランジスタＰ１の節点ｂには、バイアス電圧発生回路２２のＰＭＯＳトランジスタＰ２から、そのドレイン電圧に基づいたバイアス電圧が付加され、このバイアス電圧を中心とした発振信号が生じる（図２（ｂ）の実線波形）。また、ＮＭＯＳトランジスタＮ１の節点ｃには、バイアス電圧発生回路２２のＮＭＯＳトランジスタＮ２から、そのドレイン電圧に基づいたバイアス電圧が付加され、このバイアス電圧を中心とした発振信号が生じる（図２（ｂ）の破線波形）。したがって、節点ｂにおいては、例えば、約２．７Ｖを中心に振幅が０．６Ｖの信号が表れ、節点ｃには、約０．６Ｖを中心に振幅が０．６Ｖの信号が表れる。
そして、出力端子ＯＵＴは、レベルシフタ部２１における第１のＰＭＯＳトランジスタＰ１と第１のＮＭＯＳトランジスタＮ１の接続節点であると共に、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２の接続点の電圧に基づいてバイアスされているので、このバイアス電圧を中心とした出力信号が得られる（図２（ｃ）の波形）。本実施例においては、例えば、電源電圧Ｖddは、３．３Ｖであるから出力端子ＯＵＴからは３．３Ｖの振幅を有する信号が出力される。

また、この実施例では、第２のＰＭＯＳトランジスタＰ２のトランジスタサイズは、第１のＰＭＯＳトランジスタＰ１のトランジスタサイズより小さく、第２のＮＭＯＳトランジスタＮ２のトランジスタサイズは、第１のＮＭＯＳトランジスタＮ１のトランジスタサイズより小さく構成されている。
従来の水晶発振器に組み込まれるレベルシフト回路では反転する付近の1/fノイズが水晶発振の出力に重畳して位相ノイズが悪化してしまう。それを改善のためにレベルシフタのサイズを大きくする必要があるが、大きくすればするほど貫通電流が大きくなり低位相ノイズと低消費電流とその両立が困難であった。そこでこの実施例では、レベルシフト回路を構成するバイアス電圧発生回路のトランジスタサイズ（面積）をレベルシフタ部のトランジスタサイズより小さくする。
そして、レベルシフタ部がバイアス電圧発生回路に対してカレントミラーの関係となるよう構成され、レベルシフタ部の各トランジスタのゲートには、レベルシフタ部における貫通電流を制限するようなバイアス電圧がバイアス電圧発生回路から与えられている。このような構成によりバッファサイズを大きくしても貫通電流は減らすことができる。さらに、レベルシフタ部の出力節点（出力ＯＵＴ）が、通常のＡＣカップリングのように、電源電圧Ｖddの５０％付近にバイアスされるようバイアス電圧発生回路の出力節点から帰還をかけている。これにより、レベルシフタ部の出力節点（出力ＯＵＴ）からは、常にこのバイアス電圧を振幅中心とした発振信号を得ることができる。つまり、上記バイアスが無い場合には、トランジスタサイズの製造誤差などに起因して、出力ＯＵＴに表れる発振信号のデューティがずれたり、発振信号が得られずに電源電圧または接地電圧にはりついてしまう可能性があるが、本発明では、これを防止することができる。
また、この実施例では、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２の接続節点であるバイアス電圧端子に生じる電圧は、入力発振信号の中間電圧と同じ電圧である（図２参照）。

以上、実施例１は、貫通電流を制限する回路を付加する事により低位相ノイズと低消費電流を両立させることができ、したがって、低位相ノイズを保ったまま、貫通電流を減らし位相ノイズに重畳する1/fノイズを低減することができる。

次に、図３を参照して実施例２を説明する。この実施例では、実施例１の形態に対し、第１のＰＭＯＳトランジスタＰ１と第１のＮＭＯＳトランジスタＮ１の接続節点（出力端子）と、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２の接続節点（バイアス電圧端子）との間に抵抗を挿入したことに特徴がある。
実施例１の回路においても、出力端子である第１のＰＭＯＳトランジスタＰ１と第１のＮＭＯＳトランジスタＮ１の接続節点（出力端子）の電圧は、レベルシフト回路２の入力である節点ｂ及び節点ｃに帰還する経路を持つが、その帰還経路に抵抗素子Ｒ５が挿入されることになる。そして、この抵抗素子Ｒ５の大きさ、すなわちゲインを調整する（帰還量を減らす）ことにより、出力（ＯＵＴ）の電圧変化に対して入力バイアスの変化が鈍感になり、不要な発振を防ぐ共に回路を安定にすることができる。
以上、実施例２では、上記の作用効果に加え、貫通電流を制限する回路を付加する事により低位相ノイズと低消費電流を両立させることができ、したがって、低位相ノイズを保ったまま、貫通電流を減らし位相ノイズに重畳する1/fノイズを低減することができる。

１・・・発振部
２・・・レベルシフト回路
１１・・・インバータ
１２・・・帰還抵抗
１３・・・水晶振動子
１４・・・レギュレータ
２１・・・レベルシフタ部
２２・・・バイアス電圧発生回路

Claims

電源間に電流路が直列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタを有し、前記第１のＰＭＯＳトランジスタのゲートには入力発振信号が第１のＤＣカットコンデンサを介して入力され、前記第１のＮＭＯＳトランジスタのゲートには前記入力発振信号が第２のＤＣカットコンデンサを介して入力され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの接続節点を出力端子とするレベルシフタ部と、前記電源間に順に電流路が直列接続された第２のＰＭＯＳトランジスタと第１の抵抗素子と第２の抵抗素子と第２のＮＭＯＳトランジスタとを有し、前記第１の抵抗素子と前記第２の抵抗素子の接続節点をバイアス電圧端子とするバイアス電圧発生回路とを具備し、前記第１のＰＭＯＳトランジスタのゲート及び第２のＰＭＯＳトランジスタのゲートは、前記第２のＰＭＯＳトランジスタのドレイン電圧に基づいてバイアスされ、前記第１のＮＭＯＳトランジスタのゲート及び第２のＮＭＯＳトランジスタのゲートは、前記第２のＮＭＯＳトランジスタのドレイン電圧に基づいてバイアスされ、前記前記出力端子は、前記バイアス電圧端子の電圧によってバイアスされるとともに、前記入力発振信号に対してレベルシフトされた出力発振信号を前記出力端子から得ることを特徴とするレベルシフト回路。
前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの前記接続節点と、前記第１の抵抗素子と前記第２の抵抗素子の前記接続節点との間に抵抗を挿入したことを特徴とする請求項１に記載のレベルシフト回路。