JP5534314B2 - レベルシフト回路及びそれを用いた発振器用集積回路 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 14
- 230000010355 oscillation Effects 0.000 claims description 11
- 239000013078 crystal Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 230000007257 malfunction Effects 0.000 description 6
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 3
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 3
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000006880 cross-coupling reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
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Description
特許文献2には、低電圧、低消費電力動作を行うCMOSインバータが開示されている。CMOSインバータは、例えば、レベルシフト回路に用いられる。図5は、この従来のレベルシフト回路を用いた水晶発振器である。
発振器は、水晶振動子300及び発振アンプ100を備えており、発振器は、レベルシフト回路200を介して出力される。レベルシフト回路200は、正弦波を入力し、出力振幅をVDDレベルまで持ち上げ、矩形波に整形して出力する。
本発明は、このような事情によりなされたもので、出力波形の割れや抜けを無くし、回路の誤動作が防止される低電圧動作のレベルシフト回路を提供する。
さらに、本発明の発振器用集積回路は、振動子が並列に接続される発振回路と、当該発振回路の出力信号が入力され、その出力振幅を電源電圧まで持ち上げ、その出力波形を矩形波に整形して出力する前記レベルシフト回路とを具備したことを特徴としている。
以下、実施例を参照して発明の実施の形態を説明する。
図1は、この実施例に係るレベルシフト回路の回路図、図3は、図2に係るレベルシフト回路を流れる信号波形を示す波形図、図7は、出力波形の抜け対策を説明する図2及び図5のレベルシフト回路の出力波形図である。図3(c)は、本発明の目的の1つである出力波形の割れ対策を施した後の状態を示し、図7(b)は、同じく、抜け対策を施した後の状態を示している。
レベルシフト回路は、電源端子VDDにソースを接続した第1のPMOSトランジスタP1と、接地端子GNDにソースを接続したNMOSトランジスタN1と、第1のPMOSトランジスタP1のドレインとNMOSトランジスタN1のドレインとの接続点に接続された出力端子OUTと、NMOSトランジスタN1のゲートに接続された入力端子INと、電源端子VDDにソースを接続し、第1のPMOSトランジスタP1のゲートにドレイン及びゲートを接続し、このドレインを第2の抵抗R2を介して接地端子GNDに接続した第2のPMOSトランジスタP2とを有している。そして、第1のPMOSトランジスタP1及び第2のPMOSトランジスタP2は、カレントミラー回路を構成している。入力端子INとNMOSトランジスタN1のゲートとの間には、容量C1と、バイアスが供給される第1の抵抗R1とから構成されるフィルタ回路が挿入されている。
この実施例では、このような構成により、レベルシフト回路の出力波形の割れや抜けがなくなって(図3(c)、図7(b)参照)、回路の誤動作を防止することが可能になる。
また、第1の抵抗R1を介してNMOSトランジスタN1のゲートにバイアス回路を接続してこのゲートにDC直結ではないバイアス電圧を供給することにより、NMOSトランジスタN1の利得を確保でき、低振幅での立ち上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせることができる。また、容量C1と第1の抵抗R1とはフィルタ回路を構成し、このフィルタ回路を挿入することにより回路の耐ノイズ特性を維持させることができる。
図2は、実施例2に係るレベルシフト回路を用いた水晶発振器の回路図である。この実施例では、レベルシフト回路を発振器に組み込んでおり、振動子としては、水晶を用いる。水晶発振器は、水晶振動子3及びこの水晶振動子3に並列に接続された発振回路1を備え、発振信号は、発振回路1からレベルシフト回路2を介して出力される。レベルシフト回路2は、正弦波を入力し、出力振幅をVDDレベルまで持ち上げ、矩形波に整形して出力する。
バイアス回路はCMOSインバータの第1のNMOSトランジスタN1のゲートにバイアスを供給して低振幅での立ち上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせる。バイアス回路を構成する第3のPMOSトランジスタP3は、ゲートが第3の抵抗R3及び第2のPMOSトランジスタP2のゲート及びドレインに接続され、ソースが電源端子VDDに接続され、ドレインが第2のNMOSトランジスタN2のドレインに接続されている。また、同じくバイアス回路を構成する第2のNMOSトランジスタN2は、ゲートが第1の抵抗R1の他端及び第3のPMOSトランジスタP3のドレインに接続され、ソースが接地端子GNDに接続されている。バイアス回路は、レベルシフト回路の低振幅での立上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせる。
なお、第1のPMOSトランジスタP1のゲートにつながる第2の容量C2は、電源ノイズの揺れが第1のPMOSトランジスタP1に伝わり易くし、第3の抵抗R3とともに熱雑音を除去するために接続される。
実施例2において用いた発振器は、水晶振動子を用いたが、本発明では、水晶以外の他の圧電素子を振動子に用いても同じような効果が得られる。
2・・・レベルシフト回路
3・・・水晶振動子
Claims (3)
- 電源端子にソースを接続した第1のPMOSトランジスタと、接地端子にソースを接続した第1のNMOSトランジスタと、前記第1のPMOSトランジスタのドレインと前記第1のNMOSトランジスタのドレインとの接続点に接続された出力端子と、前記第1のNMOSトランジスタのゲートに接続された入力端子と、前記第1のNMOSトランジスタの前記ゲートに一端が接続され、他端にバイアス電圧が供給される第1の抵抗と、当該第1の抵抗と前記第1のNMOSトランジスタの前記ゲートとの間に一端が接続され、他端が前記入力端子に接続された第1の容量と、前記電源端子にソースを接続し、前記第1のPMOSトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを第2の抵抗を介して接地端子に接続した第2のPMOSトランジスタとを具備し、前記第1のPMOSトランジスタの前記ゲートと前記第2のPMOSトランジスタの前記ゲートとの間に接続された第3の抵抗と、当該第3の抵抗と前記第1のPMOSトランジスタの前記ゲートとの間に一端が接続され、他端が前記電源端子に接続された第2の容量とを有することを特徴とするレベルシフト回路。
- 前記バイアス電圧を供給する手段として、ゲートが前記第3の抵抗及び前記第2のPMOSトランジスタのゲート及びドレインに接続され、ソースが前記電源端子に接続された第3のPMOSトランジスタと、ゲートが前記第1の抵抗の他端及び前記第3のPMOSトランジスタのドレインに接続され、ソースが前記接地端子に接続され、ドレインが前記第3のPMOSトランジスタのドレインに接続された第2のNMOSトランジスタを具備したことを特徴とする請求項1に記載のレベルシフト回路。
- 振動子が並列に接続される発振回路と、当該発振回路の出力信号が入力され、その出力振幅を電源電圧まで持ち上げ、その出力波形を矩形波に整形して出力する請求項1又は請求項2に記載されたレベルシフト回路とを具備したことを特徴とする発振器用集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010027162A JP5534314B2 (ja) | 2010-02-10 | 2010-02-10 | レベルシフト回路及びそれを用いた発振器用集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010027162A JP5534314B2 (ja) | 2010-02-10 | 2010-02-10 | レベルシフト回路及びそれを用いた発振器用集積回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011166461A JP2011166461A (ja) | 2011-08-25 |
JP2011166461A5 JP2011166461A5 (ja) | 2013-04-04 |
JP5534314B2 true JP5534314B2 (ja) | 2014-06-25 |
Family
ID=44596620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010027162A Active JP5534314B2 (ja) | 2010-02-10 | 2010-02-10 | レベルシフト回路及びそれを用いた発振器用集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5534314B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013207339A (ja) * | 2012-03-27 | 2013-10-07 | Seiko Epson Corp | レベルシフト回路、発振回路、及び電子機器 |
CN106130535B (zh) * | 2016-08-12 | 2023-06-02 | 深圳市蓝狮微电子有限公司 | 基于反相器的本振驱动电路 |
JP2022051362A (ja) * | 2020-09-18 | 2022-03-31 | ソニーセミコンダクタソリューションズ株式会社 | 発振装置及びpll回路 |
CN114884489A (zh) * | 2022-05-13 | 2022-08-09 | 甘肃省科学院传感技术研究所 | 一种宽电源电压范围输入电平检测电路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3036490B2 (ja) * | 1997-11-13 | 2000-04-24 | 日本電気株式会社 | レベル変換回路 |
JP2002290230A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Precision Circuits Inc | Cmosインバータ |
JP2006121654A (ja) * | 2004-09-21 | 2006-05-11 | Renesas Technology Corp | レベル変換回路 |
-
2010
- 2010-02-10 JP JP2010027162A patent/JP5534314B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011166461A (ja) | 2011-08-25 |
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Legal Events
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