JP2004236164A - 自動遅延調整機能付きレベル変換回路 - Google Patents
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Abstract
【解決手段】入力端子inの入力信号の振幅電圧(第1の電源電圧VDDL)が高く変更され、出力端子outの出力信号の振幅電圧(第2の電源電圧VDDH)が低く変更された場合には、出力端子outからの信号の立下り遅延時間は立上り遅延時間よりも長くなり易い。しかし、インバータI1を経た反転入力信号が、レベル変換部Lに入力されると共に、N型トランジスタN3のゲートにも入力されているので、入力端子inの入力信号の立下り時には、N型トランジスタN3がONして、第2の電源電圧DDDHから電流がレベル変換部Lの出力ノードn3に供給されて、レベル変換部LでのHレベルへの変換を補助する。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、電源電圧の異なる2つの論理回路間に位置して、一方の論理回路の出力信号の電圧レベルを変換して他方の論理回路に出力するレベル変換回路に関する。
【0002】
【従来の技術】
近年、電池によって電源を供給される携帯機器が多く普及し、電池の駆動時間を長くするために、それらの携帯機器に用いられるシステムの低消費電力化が強く要求されている。一方、これらの携帯機器のうち、特に携帯電話などでは、通常の通話機能の他に、電子メール、ウェブの閲覧、ゲームなど、多くの機能を備えることが要求されている。そのため、これらの携帯機器に搭載される半導体集積回路では、動作が要求される機能に応じて内部のブロック毎に電源電圧を変更し、高速動作が要求されないブロックでは、電源電圧を下げることにより、多機能化と低消費電力化とを同時に行う手法が取られている。その結果、システムの機能が異なる内部のブロック毎に電源電圧が異なる場合が生じ、これらの機能ブロック間で信号レベルを変換するレベル変換回路が必要となっている。
【0003】
従来の一般的な信号レベル変換回路を図15及び図16を参照しながら、説明する。図15はレベル変換回路の構成図、図16はその入力波形と出力波形を示す図である。
【0004】
図15に示したレベル変換回路では、図16に示したように、内部電圧レベルVDD1を持つ入力信号V(in)が入力されると、出力端子(out)から、外部電圧レベルVDD2にレベル変換された出力信号V(out)を得るように動作する。尚、図16において、tpLHは入力信号V(in)が立上ってから出力信号V(out)が立上がるまでの遅延時間、tpHLは入力信号V(in)が立下ってから出力信号V(out)が立下がるまでの遅延時間を表わしている。
【0005】
先ず、入力端子(in)の入力信号V(in)が0Vから内部電圧レベルVDD1に立上る場合の出力信号V(out)の変化を説明する。入力信号V(in)の内部電圧レベルVDD1はインバータI1に伝達される。インバータI1はLow(0V)レベルの信号を出力し、インバータI2は内部電圧レベルVDD1の信号を出力する。NMOSトランジスタN1のゲートへの入力電圧は、内部電圧レベルVDD1となって、このNMOSトランジスタN1はONし、他のNMOSトランジスタN2のゲートの入力電圧は0Vとなって、このNMOSトランジスタN2はOFFとなる。その結果、PMOSトランジスタP2のゲート及びインバータI3への入力電圧は、外部電圧レベルVDD2から0Vへと変化し、インバータI3の出力電圧は0Vから外部電圧レベルVDD2へと変化する。この際、PMOSトランジスタP2は徐々にONとなるため、PMOSトランジスタP1のゲートへの入力電圧は0Vから外部電圧レベルVDD2に変化し、PMOSトランジスタP1はOFFとなる。
【0006】
次に、入力端子(in)の入力信号V(in)が内部電圧レベルVDD1から0Vに立下る場合の出力信号V(out)の変化を説明する。この場合、インバータI1は内部電圧レベルVDD1の信号を出力し、インバータI2は0Vを出力する。NMOSトランジスタN1のゲートへの入力電圧は0Vとなり、このNMOSトランジスタN1はOFFし、NMOSトランジスタN2のゲートへの入力電圧は内部電圧レベルVDD1となり、NMOSトランジスタN2はONとなる。その結果、PMOSトランジスタP1のゲートへの入力電圧は外部電圧レベルVDD2から0Vへと変化する。この際、PMOSトランジスタP1は徐々にONとなるため、PMOSトランジスタP2のゲート及びインバータI3への入力電圧は0Vから外部電圧レベルVDD2に変化し、PMOSトランジスタP2はOFFとなる。インバータI3の出力電圧、すなわち、出力端子outの出力信号は、外部電圧レベルVDD2から0Vへと変化する。
【0007】
以上の動作は、入力信号V(in)の電圧レベル、電源電圧VDD1及びVDD2、出力信号V(out)の電圧レベルが、各々予め設定された一定値であることを前提に、各MOSトランジスタのゲート長やゲート幅などの設計パラメータを最適化しており、これにより、レベル変換回路は最適な立上り及び立下り遅延特性を得ている。
【0008】
しかしながら、前記従来のレベル変換回路では、内部電圧レベルVDD1及び外部電圧レベルVDD2の両電源電圧を変化させると、出力信号の立上り遅延時間tpLHと立下り遅延時間tpHLとの間で大きな時間差が生じ、遅延時間のバランスが悪くなるという問題が生じる。この電源電圧を変更した場合の遅延時間の変化の様子を図17に示す。同図は、内部電源電圧VDD1と外部電源電圧VDD2を変化させた場合の出力信号の立上り遅延時間tpLHと立下り遅延時間tpHLの特性を示す。同図では、内部電源電圧VDD1を高く変更するほど、立上り遅延時間tpLHは短くなり、外部電源電圧VDD2を低く変更すると、立下り遅延時間tpHLは短くなる傾向を示すが、途中からは(同図では1.35v前後)次第に長くなる。従って、内部電源電圧VDD1を高く且つ外部電源電圧VDD2を低く設定するほど、遅延時間のバランスは大きく崩れることが判る。
【0009】
そこで、前記の課題に対処する技術として特許文献1がある。この特許文献1では、立上り及び立下り遅延時間のバランスを良くするために、外部で制御信号を作成し、この制御信号をレベル変換回路に入力して、このレベル変換回路の立上り及び立下り遅延時間の特性を変更している。
【0010】
【特許文献1】
特開平11−41090号公報
【0011】
【発明が解決しようとする課題】
しかしながら、前記従来のレベル変換回路では、外部から制御信号をレベル変換回路に入力する必要があるため、レベル変換回路を含む半導体集積回路の回路規模が増大し、配線数が多くなり、複雑化するという問題があった。
【0012】
本発明は前記問題を解決するものであり、その目的は、レベル変換回路において、入力側の電源電圧及び出力側の電源電圧の一方又は両方の電源電圧が変更された場合であっても、出力信号の立上り及び立下り遅延時間のバランスを、外部からの制御の入力無しに、自動調整することを可能にすることにある。
【0013】
【課題を解決するための手段】
前記目的を達成するため、本発明では、例えば、レベル変換後の出力信号の立下り遅延時間に対して、立上り遅延時間が長くなったアンバランス時には、出力信号として供給する電流量を自動的に多く補償して、立上り遅延時間を短縮したり、又は、出力信号の立下り遅延時間を自動的に長く延ばして、両遅延時間のバランスを補正することとする。
【0014】
すなわち、請求項1記載の発明の自動遅延調整機能付きレベル変換回路は、第1の電源電圧と所定電圧との電位差である第1の振幅電圧を持つ信号が入力される入力端子と、前記入力端子の入力信号の前記第1の振幅電圧を、第2の電源電圧と前記所定電圧との電位差である第2の振幅電圧にレベル変換するレベル変換部と、前記レベル変換部により変換された信号を出力する出力端子と、前記第1の電源電圧及び第2の電源電圧の少なくとも一方の電圧値の変更に応じて、前記レベル変換部によりレベル変換されて前記出力端子から出力される信号の立上り遅延時間と立下り遅延時間とのバランスを自動補正する自動遅延調整回路とを備えたことを特徴とする。
【0015】
請求項2記載の発明は、前記請求項1記載の自動遅延調整機能付きレベル変換回路において、前記自動遅延調整回路は、前記出力端子からの出力信号の立上り遅延時間が立下り遅延時間よりも長いとき、前記出力端子に流れ込む電流量を多くするように補償することを特徴とする。
【0016】
請求項3記載の発明は、前記請求項2記載の自動遅延調整機能付きレベル変換回路において、前記自動遅延調整回路は、N型トランジスタを有し、前記N型トランジスタは、一端に前記第2の電源電圧が供給され、他端が前記出力端子に接続され、ゲートが前記入力端子に接続されることを特徴とする。
【0017】
請求項4記載の発明は、前記請求項3記載の自動遅延調整機能付きレベル変換回路において、前記自動遅延調整回路は、更に、P型トランジスタを備え、前記P型トランジスタは、ドレインが前記N型トランジスタのソースに接続され、ソースに前記第1の電源電圧が供給され、ゲートに前記第2の電源電圧が供給されることを特徴とする。
【0018】
請求項5記載の発明は、前記請求項2記載の自動遅延調整機能付きレベル変換回路において、前記自動遅延調整回路は、カレントミラー回路を有し、前記カレントミラー回路は、第1のN型トランジスタと、第1及び第2のP型トランジスタを有し、前記第1のN型トランジスタは、ソースに前記所定電圧が供給され、ドレインが前記第1及び第2のP型トランジスタのゲートに接続され、ゲートが前記入力端子に接続され、前記第1のP型トランジスタは、ドレインが前記第1のN型トランジスタのドレインに接続され、ソースに前記第2の電源電圧が供給され、前記第2のP型トランジスタは、ドレインが前記出力端子に接続され、ソースに前記第2の電源電圧が供給されることを特徴とする。
【0019】
請求項6記載の発明は、前記請求項5記載の自動遅延調整機能付きレベル変換回路において、前記レベル変換部によりレベル変換された信号を反転し、この反転信号を前記出力端子に出力するインバータが配置され、前記カレントミラー回路は、更に、第2のN型トランジスタを有し、前記第2のN型トランジスタは、ソースが前記第1のN型トランジスタのドレインに接続され、ドレインが前記第1のP型トランジスタのドレインに接続され、ゲートが前記インバータと前記出力端子との間に接続されることを特徴とする。
【0020】
請求項7記載の発明は、前記請求項1又は2記載の自動遅延調整機能付きレベル変換回路において、前記自動遅延調整回路は、前記出力端子からの出力信号の立上り遅延時間が立下り遅延時間よりも長いとき、前記レベル変換部の前記入力端子側の電圧の低下変化、又は、前記レベル変換部の前記出力端子側の電圧の低下変化を小さくすることを特徴とする。
【0021】
請求項8記載の発明は、前記請求項3又は7記載の自動遅延調整機能付きレベル変換回路において、前記自動遅延調整回路は、直列接続された第1及び第2のN型トランジスタを有し、前記第1のN型トランジスタは、ゲートが前記入力端子に接続され、ドレインが前記レベル変換部の信号入力側に接続され、前記第2のN型トランジスタは、ソースに前記所定電圧が供給され、ドレインが前記第1のN型トランジスタのソースに接続され、ゲートに前記第2の電源電圧が供給されることを特徴とする。
【0022】
請求項9記載の発明は、前記請求項7記載の自動遅延調整機能付きレベル変換回路において、前記自動遅延調整回路は、直列接続された第1及び第2のN型トランジスタを有し、前記第1のN型トランジスタは、ゲートが前記レベル変換部の信号出力側に接続され、ドレインが前記出力端子に接続され、前記第2のN型トランジスタは、ドレインが前記第1のN型トランジスタのソースに接続され、ソースに前記所定電圧が供給され、ゲートに前記第1の電源電圧が供給されることを特徴とする。
【0023】
請求項10記載の発明は、前記請求項8又は9記載の自動遅延調整機能付きレベル変換回路において、前記レベル変換部は、第1及び第2のP型トランジスタと、第3及び第4のN型トランジスタを有するクロスラッチ型であり、前記第1及び第2のP型トランジスタは、その一方のトランジスタのドレインが他方のトランジスタのゲートに接続され、前記第2のP型トランジスタのドレインは前記出力端子に接続され、前記第3のN型トランジスタは、ゲートに前記入力端子が接続され、ソースに前記所定電圧が供給され、前記第4のN型トランジスタは、ゲートにインバータを介して前記入力端子が接続され、ソースに前記所定電圧が供給され、前記自動遅延調整回路は、第5のN型トランジスタを有し、前記第5のN型トランジスタは、ドレインが前記第4のN型トランジスタのソースに接続され、ソースに前記所定電圧が供給され、ゲートに前記第2の電源電圧が供給されることを特徴とする。
【0024】
請求項11記載の発明は、前記請求項10記載の自動遅延調整機能付きレベル変換回路において、前記自動遅延調整回路は、更に、第6のN型トランジスタを有し、前記第6のN型トランジスタは、ドレインが前記第3のN型トランジスタのソースに接続され、ソースに前記所定電圧が供給され、ゲートに前記第1の電源電圧が供給されることを特徴とする。
【0025】
請求項12記載の発明は、前記請求項1記載の自動遅延調整機能付きレベル変換回路において、前記レベル変換部は、第1及び第2のP型トランジスタと、第1及び第2のN型トランジスタを有するクロスラッチ型であり、前記第1及び第2のP型トランジスタは、その一方のトランジスタのドレインが他方のトランジスタのゲートに接続され、前記第2のP型トランジスタのドレインは前記出力端子に接続され、前記第1のN型トランジスタは、ゲートに前記入力端子が接続され、ソースに前記所定電圧が供給され、前記第2のN型トランジスタは、ゲートにインバータを介して前記入力端子が接続され、ソースに前記所定電圧が供給されることを特徴とする。
【0026】
以上により、請求項1〜12記載の発明の自動遅延調整機能付きレベル変換回路では、例えば、出力端子からの出力信号の立下り遅延時間と立上り遅延時間とが、電圧レベルを高く変換する場合にほぼ同時間に設定されていても、第1及び第2の電源電圧の変更に伴い、電圧レベルを低く変換するに際しては、立下り遅延時間に対して立上り遅延時間は長くなるが、この場合にも、自動遅延調整回路がそのアンバランスを自動補正するので、レベル変換前後の電源電圧の値に拘わらず、常に、適切な遅延特性でもって入力信号をレベル変換することができる。
【0027】
例えば、請求項2及び3記載の発明では、このような場合には、レベル変換部からの出力信号は、立上り遅延時間が長くなろうとするものの、自動遅延調整回路が出力端子に多くの電流を流し込み、出力信号の電圧上昇が補助されるので、立上り遅延時間が短縮されて、立下り遅延時間とのバランスが均衡する。特に、請求項4記載の発明では、立上りと立下りの遅延時間のアンバランスが顕著になった補償の必要時、即ち、第2の電源電圧が第1の電源電圧よりも低い状況に限り、P型トランジスタがONして、出力端子に多くの電流が流し込まれることになる。更に、請求項5記載の発明では、カレントミラー回路を用いて出力端子に多くの電流を流し込むので、立上り遅延時間を効果的に短縮できる。加えて、請求項6記載の発明では、出力端子の出力信号がHレベルへの変化を完了した時点で、第2のN型トランジスタがOFFするので、カレントミラー回路から流れる定常電流を遮断でき、低消費電力となる。
【0028】
また、請求項7〜11記載の発明では、出力信号の立下り遅延時間に対して立上り遅延時間が長くなる場合には、レベル変換部への入力信号の立下りが緩慢にされて、出力信号の立下り遅延時間が長く延ばされたり、又は、レベル変換部からの出力信号の立上りが短く調整されて、出力信号の立上り遅延時間が短縮されるので、立上り遅延時間と立下り遅延時間とのバランスが良好に確保される。
【0029】
【発明の実施の形態】
以下、本発明の実施の形態の自動遅延調整機能付きレベル変換回路について、図面を参照しながら説明する。
【0030】
(第1の実施の形態)
図1は本発明の第1の実施の形態の自動遅延調整機能付きレベル変換回路を用いたシステムのブロック図を示す。
【0031】
同図において、1は第1の論理回路、2は第1の電源電圧VDDLを供給する第1の電源、3は第2の論理回路、4は第2の電源電圧VDDHを供給する第2の電源、5は前記第1の論理回路1と第2の論理回路3との間に配置された自動遅延調整機能付きレベル変換回路、6は第1及び第2の電源2、4の各電源電圧VDDL、VDDHを変更する制御部である。
【0032】
前記第1の論理回路1には第1の電源2から第1の電源電圧VDDLが供給され、第2の論理回路3には第2の電源4から第2の電源電圧VDDHが供給される。第1の論理回路1と第2の論理回路3との間で信号を送受信する。第1の論理回路1を高速で動作させる場合には、第1の電源電圧VDDLを高電圧に設定し、低消費電力で動作させる場合には低電圧に設定する。同様に、第2の論理回路3でも、高速動作させる場合には、第2の電源電圧VDDHを高電圧に設定し、低消費電力で動作させる場合には低電圧に設定する。第1の電源電圧VDDLと第2の電源電圧VDDHとは、制御部6の制御信号cnt1、cnt2により、相互に独立して変更可能である。
【0033】
第1の論理回路1からの出力信号の振幅電圧は、第1の電源電圧VDDLと接地電圧(所定電圧)との電位差、即ち、第1の電源電圧VDDLである。レベル変換回路5は、前記第1の論理回路1からの出力信号の信号レベル(振幅電圧)を、第2の論理回路3での信号の信号レベル(振幅電圧)である第2の電源電圧VDDH(第2の電源電圧VDDHと接地電圧との電位差の振幅電圧)にレベル変換する。レベル変換部5でレベル変換された信号は第2の論理回路3に入力される。
【0034】
尚、図1では、第1の論理回路1から第2の論理回路3へ1つの信号のみが伝達されるが、この両論理回路1、2間で複数の信号の送受信を行っても良い。
【0035】
ここで、例えば第1の電源電圧VDDLが低電圧であり、第2の電源電圧VDDHが高電圧である場合において、遅延時間特性を最適化した設計のレベル変換回路では、この関係が変化したときには、立上り及び立下りの遅延時間特性のバランスが悪化する。本実施の形態の自動遅延調整機能付きレベル変換回路は、入力信号及び出力信号の各電圧レベルに応じて遅延時間特性を改善し、更には、入力信号及び出力信号の各電圧レベルの変化に起因して遅延時間特性のバランスが悪化したり遅延時間の増大を改善することを可能にする。
【0036】
図2は、前記自動遅延調整機能付きレベル変換回路5の内部構成の回路図を示す。同図において、inは入力端子、outは出力端子、Lはこの両端子in、outの間に配置されたレベル変換部である。入力端子inには、前記第1の論理回路1からの出力信号が入力される。この入力端子inの入力信号は、第1のインバータI1を介してレベル変換部Lの入力ノードn1に入力される。第1のインバータI1は、第1の電源電圧VDDLが供給され、前記入力信号のレベルを反転し、信号レベルが第1の電源電圧VDDLのときは接地電圧に、接地電圧のときは第1の電源電圧VDDLにする。
【0037】
前記レベル変換部Lはクロスラッチ型であって、次の内部構成を持つ。P1、P2は第1及び第2のP型MOSトランジスタ、N1、N2は第1及び第2のN型MOSトランジスタ、I2は第2のインバータである。尚、本実施の形態で使用するトランジスタは、MOS(Metal Oxide Semiconductor)型に限らず、MIS(Metal Insulator Semiconductor)型であればよいのは勿論である。このことは、以降の実施の形態でも同様である。前記第1及び第2のP型MOSトランジスタP1、P2は、その各ソースに第2の電源電圧VDDHが供給されると共に、その一方のMOSトランジスタのドレインが他方のMOSトランジスタのゲートに接続されて、クロスカップル型となっている。第2のP型MOSトランジスタP2のドレインは、出力ノードn3として、後述するように第3のインバータI3を介して出力端子outに接続される。
【0038】
また、前記レベル変換部Lにおいて、第1のN型MOSトランジスタN1は、そのゲートがレベル変換部Lの入力ノードn1とされ、このゲート(入力ノードn1)に第1のインバータI1を介して入力端子inからの反転入力信号が入力され、そのソースには接地電圧(所定電圧)VSSが供給され、そのドレインは前記第1のP型MOSトランジスタP1のドレインに接続され、この接続点はノードn2となる。前記第2のN型MOSトランジスタN2は、そのゲートが第2のインバータI2を介してレベル変換部Lの入力ノードn1に接続されて入力端子inの入力信号を受け、そのソースには接地電圧VSSが供給され、そのドレインは第2のP型MOSトランジスタP2のドレインに接続されて、この接続点がレベル変換部Lの出力ノードn3となる。前記第2のインバータI2は、第1の電源電圧VDDLの供給を受け、第1のインバータI1と同様の信号反転動作を行う。
【0039】
前記レベル変換部Lは、前記の構成により、入力ノードn1の信号レベル(即ち、入力端子inからの反転入力信号のレベル)を変換し、その振幅電圧(第1の電源電圧VDDL)をより大値の振幅電圧(第2の電源電圧VDDH)にする。具体的には、入力ノードn1の信号レベルが第1の電源電圧VDDLのとき第2の電源電圧VDDHに変換し、入力ノードn1の信号レベルが接地電圧VSSのとき接地電圧VSSに変換する。
【0040】
前記レベル変換部Lの出力ノードn3は、第3のインバータI3を経て出力端子outに接続される。このインバータI3は、第2の電源電圧VDDHの供給を受け、レベル変換部Lの出力ノードn3の信号のレベルを、同一振幅電圧のまま、接地電圧VSSのとき第2の電源電圧VDDHに変換し、第2の電源電圧VDDHのとき接地電圧VSSに変換する。
【0041】
そして、本発明の特徴点として、前記レベル変換部Lの出力ノードn3には、自動遅延調整回路10Aが接続される。この自動遅延調整回路10Aは、第1及び第2の電源電圧VDDL、VDDHの少なくと一方が変更された場合であっても、レベル変換部Lでレベル変換されて出力端子outから出力される出力信号の立上り遅延時間と立下り遅延時間とのバランスを自動調整する。この調整回路10Aは、具体的には、N型MOSトランジスタN3で構成される。このMOSトランジスタN3は、そのソースに第2の電源電圧VDDHが供給され、そのドレインにレベル変換部Lの出力ノードn3が接続され、そのゲートにはレベル変換部Lの入力ノードn1が接続される。
【0042】
尚、本実施の形態では、レベル変換部Lの入力ノードn1及び出力ノードn3の前後に第1及び第3のインバータI1、I3を配置したが、これ等のインバータI1、I3は必ず配置する必要はない。配置しない基本型の場合には、以下に説明する入力信号及び出力信号の立上り及び立下りについては、それらを逆に考えれば良い。
【0043】
次に、本実施の形態の自動遅延調整機能付きレベル変換回路の動作を説明する。ここでは、例えば、第1の電源電圧VDDLが第2の電源電圧VDDHに比して高い状況の場合を説明する。
【0044】
この状況では、レベル変換部Lにおいて、P型MOSトランジスタP2のゲート−ソース間電圧Vgsが小さく、一方、N型MOSトランジスタN2のゲート−ソース間電圧Vgsは大きい。従って、N型MOSトランジスタN2に対するP型MOSトランジスタP2の駆動能力が劣化し、入力信号inから出力信号outまでの立上り遅延時間に対する立下り遅延時間が増大して、両遅延時間のバランスが大きく崩れることになる。
【0045】
しかし、本実施の形態では、入力信号inが立下る際には、自動遅延調整回路10のN型MOSトランジスタN3がONとなることにより、第2の電源電圧VDDHがレベル変換部Lの出力ノードn3に印加されて、この出力ノードn3に第2の電源電圧VDDHに基づく電流が流れ込む。これにより、レベル変換部LのP型MOSトランジスタP2の駆動能力が劣化した状況であっても、このP型MOSトランジスタP2を介して出力ノードn3に流れ込む電流に、前記自動遅延調整回路10のN型MOSトランジスタN3から流れ込む電流が加わって、出力ノードn3に流れ込む電流量が多くなる。その結果、出力端子outからの出力信号の立下り遅延時間が短縮されて、立上り遅延時間とほぼ同時間となり、両遅延時間のバランスが良好に補償されることになる。
【0046】
図3は、本実施の形態について、第1及び第2の電源電圧VDDL、VDDHを変更した場合の出力信号の立上り遅延時間tpLHと立下り遅延時間tpHLの変化特性を示す。同図は、図17に示した従来のレベル変換回路についての特性図と同条件下で算出されている。図17の従来例では、第1及び第2の電源電圧VDDL、VDDHを変化させると、出力信号の立上り遅延時間tpLHと立下り遅延時間tpHLとの間で大きく時間差が生じ、バランスが崩れるという問題が生じたが、本実施の形態では、図3に示すように、電源電圧を変化させても遅延時間のバランス劣化を抑えることができる。
【0047】
このように、本実施の形態によれば、第1及び第2の電源電圧VDDL、VDDHの一方又は双方を変更した場合であっても、出力信号の立下り遅延時間tpHLを短く調整して、立上り遅延時間tpLHに近づけることができるので、この両遅延時間の特性のバランスを良好にすることができる。
【0048】
(第2の実施の形態)
以下、本発明の第2の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【0049】
図4は、本実施の形態の自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、図2に示したレベル変換回路と基本的な構成は同様であるが、自動遅延調整回路10Bには、N型MOSトランジスタN3に加えて、P型MOSトランジスタP3が追加して配置される点が異なる。
【0050】
前記自動遅延調整回路10Bにおいて、N型MOSトランジスタN3は、ソースが前記出力端子outに接続され、ゲートがレベル変換部Lの入力ノードn1に接続される。更に、P型MOSトランジスタP3は、ドレインが前記N型MOSトランジスタN3のドレインに接続され、ソースに第1の電源電圧VDDLが供給され、ゲートに第2の電源電圧VDDHが供給される。
【0051】
本実施の形態では、例えば、第1の電源VDDLが第2の電源VDDHに比して高い場合には、N型MOSトランジスタN2に対するP型MOSトランジスタP2の駆動能力が劣化して、出力信号の立上り遅延時間tpLHに対して立下り遅延時間tpHLが増大し、両者のバランスが大きく崩れる状況となるが、自動遅延調整回路10Bでは、P型MOSトランジスタP3が、そのゲート−ソース間電圧Vgs(=|VDDH−VDDL|)がそのしきい値電圧Vth(例えば0.6v)以上のとき、ONしていて、入力信号の立下り時には、N型MOSトランジスタN3がONする。これにより、前記第1の実施の形態の自動遅延調整回路10Aと同様に、第2の電源電圧VDDHに基づく電流が出力ノードn3に流れ込むので、出力ノードn3の立上りが補償されて、出力信号の立下り遅延時間tpHLの増大が有効に抑えられる。
【0052】
更に、自動遅延調整回路10Bでは、第1の電源電圧VDDLと第2の電源電圧VDDHとの電位差に応じて、P型MOSトランジスタP3の駆動能力が変化し、第1の電源電圧VDDLが大きく、第2の電源電圧VDDが小さいほど、P型MOSトランジスタP3の駆動能力が高くなるので、立上り及び立下りの遅延時間のバランスが大きく崩れる電源電圧条件であればあるほど、第2の電源電圧VDDHに基いて出力ノードn3に流れ込む電流量が多くなり、補償効果も大きくなるという利点がある。
【0053】
加えて、図5に示すように、逆に、第1の電源電圧VDDLが第2の電源電圧VDDHに対して低い状況(|VDDH−VDDL|<Vth)、すなわち、出力信号の立上り及び立下りの遅延時間のバランスが比較的良好に保持されている状況であって、遅延調整回路10Bの動作が不必要となる条件下では、P型MOSトランジスタP3がOFFして、レベル変換部Lの出力ノードn3の立上りの補償を自動的に停止する。従って、レベル変換回路全体としてトランジスタの無駄な遷移動作を行わず、低消費電力になる利点がある。
【0054】
このように、本実施の形態によれば、第1及び第2の電源電圧の一方又は双方を変更した場合であっても、自動的に出力信号の立上り及び立下りの遅延時間のバランスを確保できると共に、遅延時間の調整機能の不要時には、自動遅延調整回路10Bを自動で停止できる。
【0055】
(第3の実施の形態)
以下、本発明の第3の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【0056】
図6は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、自動遅延調整回路10Cとして、カレントミラー回路15を備えたものである。
【0057】
前記カレントミラー回路15は、第1のN型MOSトランジスタN3と、第1及び第2のP型MOSトランジスタP3、P4とを有する。前記第1のN型MOSトランジスタN3は、ソースに接地電圧VSSが供給され、ドレインが前記第1及び第2のP型MOSトランジスタP3、P4のゲートに接続され、ゲートがレベル変換部Lの入力ノードn1に接続される。また、第1のP型MOSトランジスタP3は、ドレインが第1のN型MOSトランジスタN3のドレインに接続され、ソースに前記第2の電源電圧VDDHが供給される。更に、第2のP型MOSトランジスタP4は、ドレインがレベル変換部Lの出力ノードn3に接続され、ソースに第2の電源電圧VDDHが供給される。
【0058】
本実施の形態では、例えば、第1の電源電圧VDDLが第2の電源電圧VDDHに比して高い場合には、既述の通り、N型MOSトランジスタN2に対してP型MOSトランジスタP2の駆動能力が劣化して、出力信号の立上り遅延時間tpLHに対して立下り遅延時間tpHLが増大して、両遅延時間のバランスが大きく崩れる状況となるが、入力信号が立下る際には、カレントミラー回路15では、N型MOSトランジスタN3がONし、これに伴いP型MOSトランジスタP3、P4もONすることにより、レベル変換部Lの出力ノードn3には第2の電源電圧VDDHに基づく電流がP型MOSトランジスタP4を経て流れ込み、この出力ノードn3での信号の立上りが補償されるので、出力端子outの出力信号の立下り遅延時間tpHLの増大が効果的に抑制されて、立上り遅延時間tpLHと立上り遅延時間tpHLとのバランスが良好に確保される。
【0059】
その際、カレントミラー回路15のP型MOSトランジスタP4を経て電流を補償供給するので、N型MOSトランジスタを経て電流を供給する場合に比して、第2の電源電圧VDDHに基づく供給電流量を多くでき、立下り遅延時間tpHLの増大をより一層有効に抑制することができる。
【0060】
一方、入力信号が立上る場合には、レベル変換部Lの出力ノードn3の信号は立下りとなるが、カレントミラー回路15のN型MOSトランジスタN3がOFFとなると、カレントミラー回路15のノードn4(第1及び第2のP型MOSトランジスタP3、P4のゲート)の電位がP型MOSトランジスタP3の駆動によって上昇し、P型MOSトランジスタP4をOFFするので、カレントミラー回路15を経た電流の補償供給は停止される。
【0061】
(第4の実施の形態)
以下、本発明の第4の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【0062】
図7は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図の本実施の形態のレベル変換回路は、自動遅延調整回路10Dとして、図6に示した自動遅延調整回路10Cカレントミラー回路15に、更に、第2のN型MOSトランジスタN4を付加して、カレントミラー回路15’とした点が特徴である。
【0063】
前記第2のN型MOSトランジスタN4は、第1のN型MOSトランジスタN3と第1のP型MOSトランジスタP3との間に配置されていて、そのソースが第1のN型MOSトランジスタN3のドレインに、そのドレインが第1のP型MOSトランジスタP3のドレインに接続され、そのゲートが第3のインバータI3と出力端子outとの間に接続されている。
【0064】
本実施の形態では、入力信号が立下る前の段階、即ち、第1の電源電圧VDDLにある状態では、カレントミラー回路15’の第2のN型MOSトランジスタN4は、出力端子outの出力信号が第2の電源電圧VDDHにあるのに伴いONしている。その後、入力信号が立ち下がると、カレントミラー回路15’では、第3の実施の形態で既述した通り、第1のN型MOSトランジスタN3及び第1及び第2のP型MOSトランジスタP3、P4がONして、第2の電源電圧VDDHに基づくP型MOSトランジスタP4を経た電流がレベル変換部Lの出力ノードn3に供給され、出力ノードn3の信号の立上り(即ち、出力信号の立下り)が補償される。
【0065】
そして、レベル変換部Lの出力ノードn3がHレベル(第2の電源電圧VDDH)に移行するに従って、カレントミラー回路15’のN型MOSトランジスタN4がOFFに移行するため、カレントミラー回路15’では、P型MOSトランジスタP3の駆動によってノードn4の電位が直ちに上昇し、P型MOSトランジスタP4がOFFする。これにより、とノードn4の電位がP型MOSトランジスタP3の駆動によって上昇し、P型MOSトランジスタP4がOFFして、カレントミラー回路15’によるレベル変換部Lの出力ノードn3への電流の補償供給が停止する。
【0066】
このように、本実施の形態によれば、第1及び第2の電源電圧を変更した場合であっても、自動遅延調整回路10Dの動作と非動作とを自己制御できる帰還回路を具備しているので、出力信号の立上り遅延時間と立下り遅延時間の遅延特性のバランスを良好にするに留まらず、効率的なバランス調整力を備えた自動遅延調整機能付きレベル変換回路を実現することができる。
【0067】
(第5の実施の形態)
次に、本発明の第5の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【0068】
図8は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、自動遅延調整回路10Eがレベル変換回路Lの入力ノードn1側に配置される。
【0069】
前記自動遅延調整回路10Eは、第1のインバータI1を構成する直列接続されたP型MOSトランジスタP5とN型MOSトランジスタN5のうち、N型MOSトランジスタN5と、このN型MOSトランジスタ(第1のN型トランジスタ)N5に直列接続された第2のN型MOSトランジスタN4とを備える。前記第1のN型MOSトランジスタN5は、そのゲートが入力端子inに接続され、そのドレインがレベル変換部Lの入力ノードn1に接続される。また、第2のN型MOSトランジスタN4は、そのソースに接地電圧VSSが供給され、そのドレインが第1のN型MOSトランジスタN5のソースに接続され、そのゲートには第2の電源電圧VDDHが供給されている。
【0070】
本実施の形態では、第1の電源電圧VDDLが高電圧に、第2の電源電圧VDDHが低電圧に設定された場合には、図3から判るように、出力信号の立下り遅延時間tpHLは、立上り遅延時間tpLHに対して長く、両者の時間差は大きくなる状況となる。しかし、第2の電源電圧VDDHが低電圧に設定されるほど、自動遅延調整回路10EのN型MOSトランジスタN4の駆動能力は低くなる。従って、入力信号の立上り時には、第1のインバータI1のN型MOSトランジスタN5は通常の駆動能力でONしても、自動遅延調整回路10EのN型MOSトランジスタN4によってレベル変換部Lの入力ノードn1から接地に流れ出る電流の減少変化が小さくなり、レベル変換部Lの入力ノードn1の電圧の低下変化は小さくなって、この入力ノードn1の立下り遅延時間が長く延ばされる。その結果、図9に示すように、レベル変換部Lでは、出力ノードn3の立下り遅延時間が長くなって、出力端子outの出力信号の立上り遅延時間tpLHも長く延ばされる。よって、出力信号の立上り遅延時間tpLHと立下り遅延時間tpHLとが長い遅延時間側に調整されて、両遅延時間tpLH、tpHLのバランスが良好に補償される。
【0071】
(第6の実施の形態)
続いて、本発明の第6の実施の形態の自動遅延調整機能付きレベル変換回路について図10を参照しながら説明する。
【0072】
本実施の形態のレベル変換回路は、図2に示した第1の実施の形態と図8に示した第5の実施の形態とを組合せたものである。
【0073】
即ち、図10のレベル変換回路では、2つの自動遅延調整回路10A、10Eを有する。一方の自動遅延調整回路10Aは、レベル変換部Lの出力ノードn3に接続されてレベル変換部Lの入力ノードn1の電位に応じて動作するN型MOSトランジスタN3から構成される。また、他方の自動遅延調整回路10Eは、第1のインバータI1のN型MOSトランジスタ(第1のトランジスタ)N5に直列に接続された第2のN型MOSトランジスタN4を備えて、構成される。
【0074】
従って、本実施の形態では、第1の実施の形態と第5の実施の形態とを組合せた作用効果が得られる。すなわち、自動遅延調整回路10Aによって、出力信号の立下り遅延時間tpHLが短く調整される一方、自動遅延調整回路10Eによって、出力信号の立上り遅延時間tpLHが長く調整されて、両遅延時間のほぼ中間的な遅延時間で両遅延時間tpHL、tpLHのバランスが確保される。
【0075】
(第7の実施の形態)
更に、本発明の第7の実施の形態の自動遅延調整機能付きレベル変換回路について図11を参照しながら説明する。
【0076】
図11のレベル変換回路は、前記図8に示した第5の実施の形態の自動遅延調整回路10Eの配置位置を変更したものである。すなわち、本実施の形態では、自動遅延調整回路10Fがレベル変換部Lの出力ノードn3側に配置される。この自動遅延調整回路10Fも、図8に示した自動遅延調整回路10Eと同様に、直列接続された第1及び第2のN型MOSトランジスタN6、N4よりなるが、第1のN型MOSトランジスタN6は、第3のインバータI3を構成するP型MOSトランジスタP6及びN型MOSトランジスタN6のうちN型MOSトランジスタN6で兼用される。兼用された第1のN型MOSトランジスタN6は、そのゲートがレベル変換部Lの出力ノードn3に接続され、ドレインが出力端子outに接続され、ソースが第2のN型MOSトランジスタN4のドレインに接続される。また、第2のN型MOSトランジスタN4のゲートには第1の電源電圧VDDLが供給される。
【0077】
従って、本実施の形態では、第1の電源電圧VDDLが高電圧に、第2の電源電圧VDDHが低電圧に設定された場合には、図3から判るように、出力信号の立下り遅延時間tpHLは、立上り遅延時間tpLHに対して長く、両者の時間差は大きくなる状況となる。しかし、第1の電源電圧VDDLが高電圧に設定されるほど、自動遅延調整回路10FのN型MOSトランジスタN4の駆動能力が高くなる。従って、入力信号の立下り時において、レベル変換部Lの出力ノードn3の信号の立上りがP型MOSトランジスタP2の駆動能力の劣化に起因して遅くなっても、自動遅延調整回路10FのN型MOSトランジスタN4によって出力端子outから接地に流れ出る電流量が多くなって、出力端子outの電圧の低下変化は大きくなって、この出力端子outの信号の立下り遅延時間tpHLが短くなる。よって、出力信号の立上り遅延時間tpLHが短くても、立下り遅延時間tpHLが短く調整されて、両遅延時間tpLH、tpHLのバランスが良好に補償される。
【0078】
(第8の実施の形態)
以下、本発明第8の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【0079】
図12は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路では、レベル変換部Lが、第1及び第2のP型MOSトランジスタP1、P2と、第3及び第4のN型MOSトランジスタN1、N2と、第2のインバータI2とからなるクロスラッチ型で構成される場合に、自動遅延調整回路10Gは、第5のN型MOSトランジスタN4と、第6のN型MOSトランジスタN3とを備える。
【0080】
前記自動遅延調整回路10Gにおいて、第5のN型MOSトランジスタN4は、前記レベル変換部Lの第4のN型MOSトランジスタN2と直列接続されていて、そのドレインが前記第4のN型MOSトランジスタN2のソースに接続され、そのソースに接地電圧VSSが供給され、そのゲートには第2の電源電圧VDDHが供給される。更に、第6のN型MOSトランジスタN3は、前記レベル変換部Lの第3のN型MOSトランジスタN1と直列接続されていて、そのドレインが前記第3のN型MOSトランジスタN1のソースに接続され、そのソースに接地電圧VSSが供給され、そのゲートには第1の電源電圧VDDLが供給される。
【0081】
例えば、第1の電源電圧VDDLが第2の電源電圧VDDHに比して高い場合には、レベル変換部LのN型MOSトランジスタN2に対してP型MOSトランジスタP2の駆動能力が劣化して、出力ノードn3の信号の立上り遅延時間が立下り遅延時間よりも大きい状況となるが、本実施の形態では、自動遅延調整回路10Gでは、第6のN型MOSトランジスタN3に対して第5のN型MOSトランジスタN4の駆動能力が抑制されるので、レベル変換部Lの出力ノードn3の立下り遅延時間は立上り遅延時間よりも長くなる特性がある。
【0082】
従って、本実施の形態では、レベル変換部LのP型MOSトランジスタP2の駆動能力の劣化と、第5のN型MOSトランジスタN4の駆動能力の強制的な抑制とが、拮抗することにより、結果的に、出力端子outの出力信号の立上り遅延時間tpLHと立下り遅延時間tpHLとがほぼ等しくなる傾向を示し、立上り及び立下りの遅延時間のバランスが良くなる。
【0083】
(本発明の第1の関連技術)
以下、本発明に関連する技術のレベル変換回路について図面を参照しながら説明する。
【0084】
図13は本関連技術におけるレベル変換回路の回路図を示す。同図のレベル変換回路は、図7に示したレベル変換回路のカレントミラー回路15’において、P型MOSトランジスタP3のドレインとN型MOSトランジスタN3のドレインとの間に直列接続されたN型MOSトランジスタN4のゲートを、出力端子outには接続せず、制御端子cntに接続して、外部からこの制御端子cntを介して制御信号をN型MOSトランジスタN4に与えて、制御しようとするものである。
【0085】
本関連技術では、例えば、第1の電源電圧VDDLが第2の電源電圧VDDHに比して高い場合には、レベル変換部Lでは、N型MOSトランジスタN2に対してP型MOSトランジスタP2の駆動能力が劣化して、出力信号の立上り遅延時間に対する立下り遅延時間が増大し、両遅延時間のバランスが大きく崩れる状況となるが、このバランスが大きく崩れる際には、制御端子cntにH(ハイ)レベルの制御信号を印加し、N型MOSトランジスタN4を常にONさせた状態で、入力信号が立下る時にはN型MOSトランジスタN3がONとなることにより、レベル変換部Lの出力ノードn3の信号の立上りを補償して、出力信号の立下り遅延時間の増大を抑える。また、逆に、第1の電源電圧VDDLが第2の電源電圧VDDHに比して低い場合には、遅延時間の調整機能は不必要となるため、制御端子cntにLレベルの制御信号を印加して、N型MOSトランジスタN4を常にOFFさせておけば、遅延時間の調整機能を不能とさせることができ、レベル変換回路全体としてトランジスタの無駄な遷移動作を行うことがなく、低消費電力化が図れる利点がある。
【0086】
このように、本関連技術では、電源電圧を変更した場合には、自動ではないが、制御端子cntからの制御信号の入力により、遅延調整機能のONとOFFとを選択でき、出力信号の立上り遅延時間と立下り遅延時間特性とのバランスを良好にできると共に、効率的なバランス調整力を備えることが可能である。
【0087】
(本発明の第2の関連技術)
次に、本発明の第2の関連技術のレベル変換回路について図面を参照しながら説明する。
【0088】
図14は本関連技術の回路図を示す。同図のレベル変換回路は、図4に示した本発明の第2の実施の形態のレベル変換回路において、自動遅延調整回路10BのP型MOSトランジスタP3のゲートに、第2の電源電圧VDDHを供給せず、制御端子cntを接続して、外部から制御信号を制御端子cntを経てP型MOSトランジスタP3に入力して、その動作を制御しようとするものである。
【0089】
本関連技術では、既述の通り、例えば、第1の電源電圧VDDLが第2の電源電圧VDDHに比して高い場合には、出力信号の立上り遅延時間に対して立下り遅延時間が増大して、両遅延時間のバランスが大きく崩れる状況となるが、このバランスが大きく崩れる場合に限り、制御端子cntにLレベルの制御信号を印加して、P型MOSトランジスタP3を常にONさせた状態で、入力信号の立下り時には、N型MOSトランジスタN3がONとなることにより、レベル変換部Lの出力ノードn3の立上りを補償して、出力信号の立下り遅延時間の増大を抑える。また、逆に、第1の電源電圧VDDLが第2の電源電圧VDDHに比して低い場合には、遅延調整機能が不必要となるため、制御端子cntにHレベルの制御信号を印加して、P型MOSトランジスタP3を常にOFFさせておけば、遅延調整機能を不能とさせることができ、レベル変換回路全体としてトランジスタの無駄な遷移動作なくして、低消費電力を図ることができる利点がある。
【0090】
以上、関連技術を説明したが、既述した本発明の実施の形態において、遅延調整機能を発揮させたい場合に、半導体装置内に流れる補償電流の導通と遮断を制御信号により選択できる機能を有した制御端子を付加し、具備させれば、電源電圧を変更した場合であっても、制御端子からの制御信号により遅延調整機能のオンとオフとを選択でき、出力信号の立上り遅延時間と立下り遅延時間との遅延特性のバランスを良好にできると共に、効率的なバランス調整力を備えたレベル変換回路を実現することができる。
【0091】
尚、既述した関連技術では、使用条件及び用途によっては立上り遅延時間と立下り遅延時間とが不均衡であることが要求される場合にも対応でき、必要に応じて、出力信号の立上り及び立下り遅延時間のバランス量を大幅に調整することが可能である。
【0092】
【発明の効果】
以上説明したように、請求項1〜12記載の発明の自動遅延調整機能付きレベル変換回路によれば、レベル変換前後の電源電圧の変更に伴い、出力端子からの出力信号の立上り遅延時間が立下り遅延時間よりも長くなって、アンバラスが生じた場合であっても、そのアンバランスを自動補正する自動遅延調整回路を設けたので、レベル変換前後の電源電圧の値に拘わらず、常に、適切な遅延特性でもって入力信号をレベル変換できる効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の自動遅延調整機能付きレベル変換回路を用いたシステムのブロック構成を示す図である。
【図2】同実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図3】同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図4】本発明の第2の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図5】同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図6】本発明の第3の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図7】本発明の第4の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図8】本発明の第5の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図9】同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図10】本発明の第6の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図11】本発明の第7の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図12】本発明の第8の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図13】本発明の第1の関連技術の遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図14】本発明の第2の関連技術の遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図15】従来のレベル変換回路の構成を示す回路図である。
【図16】従来のレベル変換回路において出力信号の立上り遅延時間と立下り遅延時間とを説明する図である。
【図17】同レベル変換回路において第1の電源電圧と第2の電源電圧とを変更した場合の出力信号の立上り遅延時間特性及び立下り遅延時間特性を示す図である。
【符号の説明】
1 第1の論理回路
2 第1の電源
3 第2の論理回路
4 第2の電源
5 レベル変換回路
6 制御部
VDDH 第2の電源電圧
VDDL 第1の電源電圧
VSS 接地電圧
in 入力端子
L レベル変換部
out 出力端子
n1 入力ノード
n3 出力ノード
P1、P2、P3、P4 P型MOSトランジスタ
N1、N2、N3、N4 N型MOSトランジスタ
10A〜10G 自動遅延調整回路
15、15’ カレントミラー回路
I2 第2のインバータ回路
Claims (12)
- 第1の電源電圧と所定電圧との電位差である第1の振幅電圧を持つ信号が入力される入力端子と、
前記入力端子の入力信号の前記第1の振幅電圧を、第2の電源電圧と前記所定電圧との電位差である第2の振幅電圧にレベル変換するレベル変換部と、
前記レベル変換部により変換された信号を出力する出力端子と、
前記第1の電源電圧及び第2の電源電圧の少なくとも一方の電圧値の変更に応じて、前記レベル変換部によりレベル変換されて前記出力端子から出力される信号の立上り遅延時間と立下り遅延時間とのバランスを自動補正する自動遅延調整回路とを備えた
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項1記載の自動遅延調整機能付きレベル変換回路において、
前記自動遅延調整回路は、
前記出力端子からの出力信号の立上り遅延時間が立下り遅延時間よりも長いとき、前記出力端子に流れ込む電流量を多くするように補償する
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項2記載の自動遅延調整機能付きレベル変換回路において、
前記自動遅延調整回路は、N型トランジスタを有し、
前記N型トランジスタは、
一端に前記第2の電源電圧が供給され、他端が前記出力端子に接続され、ゲートが前記入力端子に接続される
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項3記載の自動遅延調整機能付きレベル変換回路において、
前記自動遅延調整回路は、更に、P型トランジスタを備え、
前記P型トランジスタは、
ドレインが前記N型トランジスタのソースに接続され、ソースに前記第1の電源電圧が供給され、ゲートに前記第2の電源電圧が供給される
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項2記載の自動遅延調整機能付きレベル変換回路において、
前記自動遅延調整回路は、カレントミラー回路を有し、
前記カレントミラー回路は、
第1のN型トランジスタと、第1及び第2のP型トランジスタを有し、
前記第1のN型トランジスタは、ソースに前記所定電圧が供給され、ドレインが前記第1及び第2のP型トランジスタのゲートに接続され、ゲートが前記入力端子に接続され、
前記第1のP型トランジスタは、ドレインが前記第1のN型トランジスタのドレインに接続され、ソースに前記第2の電源電圧が供給され、
前記第2のP型トランジスタは、ドレインが前記出力端子に接続され、ソースに前記第2の電源電圧が供給される
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項5記載の自動遅延調整機能付きレベル変換回路において、
前記レベル変換部によりレベル変換された信号を反転し、この反転信号を前記出力端子に出力するインバータが配置され、
前記カレントミラー回路は、更に、第2のN型トランジスタを有し、
前記第2のN型トランジスタは、ソースが前記第1のN型トランジスタのドレインに接続され、ドレインが前記第1のP型トランジスタのドレインに接続され、ゲートが前記インバータと前記出力端子との間に接続される
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項1又は2記載の自動遅延調整機能付きレベル変換回路において、
前記自動遅延調整回路は、
前記出力端子からの出力信号の立上り遅延時間が立下り遅延時間よりも長いとき、前記レベル変換部の前記入力端子側の電圧の低下変化、又は、前記レベル変換部の前記出力端子側の電圧の低下変化を小さくする
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項3又は7記載の自動遅延調整機能付きレベル変換回路において、
前記自動遅延調整回路は、直列接続された第1及び第2のN型トランジスタを有し、
前記第1のN型トランジスタは、ゲートが前記入力端子に接続され、ドレインが前記レベル変換部の信号入力側に接続され、
前記第2のN型トランジスタは、ソースに前記所定電圧が供給され、ドレインが前記第1のN型トランジスタのソースに接続され、ゲートに前記第2の電源電圧が供給される
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項7記載の自動遅延調整機能付きレベル変換回路において、
前記自動遅延調整回路は、直列接続された第1及び第2のN型トランジスタを有し、
前記第1のN型トランジスタは、ゲートが前記レベル変換部の信号出力側に接続され、ドレインが前記出力端子に接続され、
前記第2のN型トランジスタは、ドレインが前記第1のN型トランジスタのソースに接続され、ソースに前記所定電圧が供給され、ゲートに前記第1の電源電圧が供給される
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項8又は9記載の自動遅延調整機能付きレベル変換回路において、
前記レベル変換部は、第1及び第2のP型トランジスタと、第3及び第4のN型トランジスタを有するクロスラッチ型であり、
前記第1及び第2のP型トランジスタは、その一方のトランジスタのドレインが他方のトランジスタのゲートに接続され、前記第2のP型トランジスタのドレインは前記出力端子に接続され、
前記第3のN型トランジスタは、ゲートに前記入力端子が接続され、ソースに前記所定電圧が供給され、前記第4のN型トランジスタは、ゲートにインバータを介して前記入力端子が接続され、ソースに前記所定電圧が供給され、
前記自動遅延調整回路は、第5のN型トランジスタを有し、
前記第5のN型トランジスタは、
ドレインが前記第4のN型トランジスタのソースに接続され、ソースに前記所定電圧が供給され、ゲートに前記第2の電源電圧が供給される
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項10記載の自動遅延調整機能付きレベル変換回路において、
前記自動遅延調整回路は、更に、第6のN型トランジスタを有し、
前記第6のN型トランジスタは、
ドレインが前記第3のN型トランジスタのソースに接続され、ソースに前記所定電圧が供給され、ゲートに前記第1の電源電圧が供給される
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記請求項1記載の自動遅延調整機能付きレベル変換回路において、
前記レベル変換部は、第1及び第2のP型トランジスタと、第1及び第2のN型トランジスタを有するクロスラッチ型であり、
前記第1及び第2のP型トランジスタは、その一方のトランジスタのドレインが他方のトランジスタのゲートに接続され、前記第2のP型トランジスタのドレインは前記出力端子に接続され、
前記第1のN型トランジスタは、ゲートに前記入力端子が接続され、ソースに前記所定電圧が供給され、前記第2のN型トランジスタは、ゲートにインバータを介して前記入力端子が接続され、ソースに前記所定電圧が供給される
ことを特徴とする自動遅延調整機能付きレベル変換回路。
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