JP2002290230A - Ｃｍｏｓインバータ - Google Patents
ＣｍｏｓインバータInfo
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- JP2002290230A JP2002290230A JP2001093620A JP2001093620A JP2002290230A JP 2002290230 A JP2002290230 A JP 2002290230A JP 2001093620 A JP2001093620 A JP 2001093620A JP 2001093620 A JP2001093620 A JP 2001093620A JP 2002290230 A JP2002290230 A JP 2002290230A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Abstract
(57)【要約】
【課題】 低電圧動作が可能なＣＭＯＳインバータを提
供する。 【解決手段】 ＰチャネルＭＯＳトランジスタＰ１のゲ
ート、ＮチャネルＭＯＳトランジスタＮ１のゲートをそ
れぞれ第１、第２のコンデンサＣ１、Ｃ２を介して入力
端子ＩＮとＡＣカップリングし、これらＰ、Ｎチャネル
ＭＯＳトランジスタのゲートにそれぞれ第１、第２の可
変電圧源Ｖ１、Ｖ２からのバイアス電圧によってそれぞ
れのしきい値電圧に応じて最適化された振幅中心の信号
を与えることにより、低電源電圧下でしきい値電圧の影
響なく高速動作が可能なＣＭＯＳインバータを提供す
る。
供する。 【解決手段】 ＰチャネルＭＯＳトランジスタＰ１のゲ
ート、ＮチャネルＭＯＳトランジスタＮ１のゲートをそ
れぞれ第１、第２のコンデンサＣ１、Ｃ２を介して入力
端子ＩＮとＡＣカップリングし、これらＰ、Ｎチャネル
ＭＯＳトランジスタのゲートにそれぞれ第１、第２の可
変電圧源Ｖ１、Ｖ２からのバイアス電圧によってそれぞ
れのしきい値電圧に応じて最適化された振幅中心の信号
を与えることにより、低電源電圧下でしきい値電圧の影
響なく高速動作が可能なＣＭＯＳインバータを提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳインバータ
に関するものであり、特に低電源電圧での高速動作が可
能なＣＭＯＳインバータに関するものである。
に関するものであり、特に低電源電圧での高速動作が可
能なＣＭＯＳインバータに関するものである。
【０００２】
【従来の技術】従来のＣＭＯＳ回路では、図５のような
ＣＭＯＳインバータを用いている。図５のＣＭＯＳイン
バータは、例えば３Ｖの電源端子ＶＤＤにＰチャネルＭ
ＯＳトランジスタｐ１のソースが接続してあり、接地電
位０Ｖの電源端子ＶＳＳにＮチャネルＭＯＳトランジス
タｎ１のソースが接続してある。そして、それぞれのゲ
ートは入力端子ｉｎと接続してあり、それぞれのドレイ
ンは出力端子ｏｕｔに接続した回路構成をしている。
ＣＭＯＳインバータを用いている。図５のＣＭＯＳイン
バータは、例えば３Ｖの電源端子ＶＤＤにＰチャネルＭ
ＯＳトランジスタｐ１のソースが接続してあり、接地電
位０Ｖの電源端子ＶＳＳにＮチャネルＭＯＳトランジス
タｎ１のソースが接続してある。そして、それぞれのゲ
ートは入力端子ｉｎと接続してあり、それぞれのドレイ
ンは出力端子ｏｕｔに接続した回路構成をしている。
【０００３】
【発明が解決しようとする課題】図５のＣＭＯＳインバ
ータでは、トランジスタのしきい値電圧Ｖｔｈが障害と
なって、低電源電圧動作ができなかった。すなわち、電
源電圧の低電圧化とともにしきい値電圧Ｖｔｈとゲート
に印加される入力信号との電圧差が低下して各ＭＯＳト
ランジスタのドレイン電流が減少し、ＣＭＯＳインバー
タの動作速度が低下し、最悪動作不能となっていた。
ータでは、トランジスタのしきい値電圧Ｖｔｈが障害と
なって、低電源電圧動作ができなかった。すなわち、電
源電圧の低電圧化とともにしきい値電圧Ｖｔｈとゲート
に印加される入力信号との電圧差が低下して各ＭＯＳト
ランジスタのドレイン電流が減少し、ＣＭＯＳインバー
タの動作速度が低下し、最悪動作不能となっていた。
【０００４】また、プロセス的にＭＯＳトランジスタの
しきい値電圧Ｖｔｈを調整することも考えられるが、特
殊なプロセスとなって工程が複雑化し、信頼性やコスト
面等では通常のＣＭＯＳプロセスで構成されるものに比
べて不利である。
しきい値電圧Ｖｔｈを調整することも考えられるが、特
殊なプロセスとなって工程が複雑化し、信頼性やコスト
面等では通常のＣＭＯＳプロセスで構成されるものに比
べて不利である。
【０００５】そこで本発明は、プロセス的に容易に実施
でき、低電圧動作が可能なＣＭＯＳインバータを提供す
ることを目的とするものである。
でき、低電圧動作が可能なＣＭＯＳインバータを提供す
ることを目的とするものである。
【０００６】
【課題を解決するための手段】本発明のＣＭＯＳインバ
ータは、第１の電源端子にソースを接続したＰチャネル
ＭＯＳトランジスタと、上記第１の電源端子よりも低い
電位の第２の電源端子にソースを接続したＮチャネルＭ
ＯＳトランジスタと、上記ＰチャネルＭＯＳトランジス
タのドレインと上記ＮチャネルＭＯＳトランジスタのド
レインとの接続点に接続された出力端子と、一方の端子
を上記ＰチャネルＭＯＳトランジスタのゲートに接続
し、他方の端子を入力端子に接続した第１のコンデンサ
と、一方の端子を上記ＮチャネルＭＯＳトランジスタの
ゲートに接続し、他方の端子を上記入力端子に接続した
第２のコンデンサと、上記ＰチャネルＭＯＳトランジス
タのゲートに与える第１のバイアス電圧を発生するため
の第１の電圧源と、上記ＮチャネルＭＯＳトランジスタ
のゲートに与える第２のバイアス電圧を発生するための
第２の電圧源とを具備することを特徴とする。
ータは、第１の電源端子にソースを接続したＰチャネル
ＭＯＳトランジスタと、上記第１の電源端子よりも低い
電位の第２の電源端子にソースを接続したＮチャネルＭ
ＯＳトランジスタと、上記ＰチャネルＭＯＳトランジス
タのドレインと上記ＮチャネルＭＯＳトランジスタのド
レインとの接続点に接続された出力端子と、一方の端子
を上記ＰチャネルＭＯＳトランジスタのゲートに接続
し、他方の端子を入力端子に接続した第１のコンデンサ
と、一方の端子を上記ＮチャネルＭＯＳトランジスタの
ゲートに接続し、他方の端子を上記入力端子に接続した
第２のコンデンサと、上記ＰチャネルＭＯＳトランジス
タのゲートに与える第１のバイアス電圧を発生するため
の第１の電圧源と、上記ＮチャネルＭＯＳトランジスタ
のゲートに与える第２のバイアス電圧を発生するための
第２の電圧源とを具備することを特徴とする。
【０００７】また、本発明のＣＭＯＳインバータは、第
１の電源端子にソースを接続した第１のＰチャネルＭＯ
Ｓトランジスタと、上記第１の電源端子よりも低い電位
の第２の電源端子にソースを接続した第１のＮチャネル
ＭＯＳトランジスタと、上記第１のＰチャネルＭＯＳト
ランジスタのドレインと上記第１のＮチャネルＭＯＳト
ランジスタのドレインとの接続点に接続された出力端子
と、一方の端子を上記第１のＰチャネルＭＯＳトランジ
スタのゲートに接続し、他方の端子を入力端子に接続し
た第１のコンデンサと、一方の端子を上記第１のＮチャ
ネルＭＯＳトランジスタのゲートに接続し、他方の端子
を上記入力端子に接続した第２のコンデンサと、一方の
端子を上記第１のＰチャネルＭＯＳトランジスタのゲー
トに接続し、他方の端子を第２のＰチャネルＭＯＳトラ
ンジスタのゲートとソースとの接続点に接続した第１の
抵抗と、一方の端子を上記第１のＮチャネルＭＯＳトラ
ンジスタのゲートに接続し、他方の端子を第２のＮチャ
ネルＭＯＳトランジスタのゲートとソースとの接続点に
接続した第２の抵抗と、上記第２のＰチャネルＭＯＳト
ランジスタのドレインと上記第２の電源端子との間に接
続された第３の抵抗と、上記第２のＮチャネルＭＯＳト
ランジスタのドレインと上記第１の電源端子との間に接
続された第４の抵抗と、ゲートとドレインとを接続し、
上記第１の電源端子にソースを接続し、ドレインを上記
第２のＰチャネルＭＯＳトランジスタのソースに接続し
た第３のＰチャネルＭＯＳトランジスタと、ゲートとド
レインとを接続し、上記第２の電源端子にソースを接続
し、ドレインを上記第２のＮチャネルＭＯＳトランジス
タのソースに接続した第３のＮチャネルＭＯＳトランジ
スタとを具備することも好ましい。
１の電源端子にソースを接続した第１のＰチャネルＭＯ
Ｓトランジスタと、上記第１の電源端子よりも低い電位
の第２の電源端子にソースを接続した第１のＮチャネル
ＭＯＳトランジスタと、上記第１のＰチャネルＭＯＳト
ランジスタのドレインと上記第１のＮチャネルＭＯＳト
ランジスタのドレインとの接続点に接続された出力端子
と、一方の端子を上記第１のＰチャネルＭＯＳトランジ
スタのゲートに接続し、他方の端子を入力端子に接続し
た第１のコンデンサと、一方の端子を上記第１のＮチャ
ネルＭＯＳトランジスタのゲートに接続し、他方の端子
を上記入力端子に接続した第２のコンデンサと、一方の
端子を上記第１のＰチャネルＭＯＳトランジスタのゲー
トに接続し、他方の端子を第２のＰチャネルＭＯＳトラ
ンジスタのゲートとソースとの接続点に接続した第１の
抵抗と、一方の端子を上記第１のＮチャネルＭＯＳトラ
ンジスタのゲートに接続し、他方の端子を第２のＮチャ
ネルＭＯＳトランジスタのゲートとソースとの接続点に
接続した第２の抵抗と、上記第２のＰチャネルＭＯＳト
ランジスタのドレインと上記第２の電源端子との間に接
続された第３の抵抗と、上記第２のＮチャネルＭＯＳト
ランジスタのドレインと上記第１の電源端子との間に接
続された第４の抵抗と、ゲートとドレインとを接続し、
上記第１の電源端子にソースを接続し、ドレインを上記
第２のＰチャネルＭＯＳトランジスタのソースに接続し
た第３のＰチャネルＭＯＳトランジスタと、ゲートとド
レインとを接続し、上記第２の電源端子にソースを接続
し、ドレインを上記第２のＮチャネルＭＯＳトランジス
タのソースに接続した第３のＮチャネルＭＯＳトランジ
スタとを具備することも好ましい。
【０００８】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を実施例に基づき詳細に説明する。まず、
図１を参照しながら本発明の一実施例のＣＭＯＳインバ
ータの構成を説明する。本例では、ソースを高電位側の
電源端子ＶＤＤ（例えば３Ｖ）に接続した第１のＰチャ
ネルＭＯＳトランジスタＰ１、ソースを低電位側の電源
端子ＶＳＳ（例えば０Ｖ）に接続した第１のＮチャネル
ＭＯＳトランジスタＮ１の互いのドレイン同士を出力端
子ＯＵＴに接続してある。第１のＰチャネルＭＯＳトラ
ンジスタＰ１、第１のＮチャネルＭＯＳトランジスタＮ
１のゲートはそれぞれ第１のコンデンサＣ１、第２のコ
ンデンサＣ２を介して入力端子ＩＮとＡＣカップリング
されるとともに、それぞれ第１の抵抗Ｒ１、第２の抵抗
Ｒ２を介して第１、第２の可変電圧源Ｖ１、Ｖ２に接続
される。第１、第２の可変電圧源Ｖ１、Ｖ２は第１のコ
ンデンサＣ１、第２のコンデンサＣ２の充放電に応じて
所定の電位を振幅中心とした第１、第２のバイアス電圧
を発生させるためのものである。これにより、第１のＰ
チャネルＭＯＳトランジスタＰ１、第１のＮチャネルＭ
ＯＳトランジスタＮ１のゲートにはそれぞれ第１、第２
の可変電圧源Ｖ１、Ｖ２からの第１、第２のバイアス電
圧が与えられ、第１のＰチャネルＭＯＳトランジスタＰ
１、第１のＮチャネルＭＯＳトランジスタＮ１の入力端
子側からみた見かけ上のしきい値電圧Ｖｔｈを下がる。
すなわち、第１のＰチャネルＭＯＳトランジスタＰ１、
第１のＮチャネルＭＯＳトランジスタＮ１のそれぞれの
ゲートにはそれぞれのしきい値電位（言い換えればしき
い値電圧）に応じて最適化された振幅中心の信号が印加
されることとなる。これにより、電源電圧が、Ｐ、Ｎチ
ャネルＭＯＳトランジスタのしきい値電圧に比べて十分
大きくできなくとも本例の構成をインバータとして十分
機能させることを可能としてある。
の実施の形態を実施例に基づき詳細に説明する。まず、
図１を参照しながら本発明の一実施例のＣＭＯＳインバ
ータの構成を説明する。本例では、ソースを高電位側の
電源端子ＶＤＤ（例えば３Ｖ）に接続した第１のＰチャ
ネルＭＯＳトランジスタＰ１、ソースを低電位側の電源
端子ＶＳＳ（例えば０Ｖ）に接続した第１のＮチャネル
ＭＯＳトランジスタＮ１の互いのドレイン同士を出力端
子ＯＵＴに接続してある。第１のＰチャネルＭＯＳトラ
ンジスタＰ１、第１のＮチャネルＭＯＳトランジスタＮ
１のゲートはそれぞれ第１のコンデンサＣ１、第２のコ
ンデンサＣ２を介して入力端子ＩＮとＡＣカップリング
されるとともに、それぞれ第１の抵抗Ｒ１、第２の抵抗
Ｒ２を介して第１、第２の可変電圧源Ｖ１、Ｖ２に接続
される。第１、第２の可変電圧源Ｖ１、Ｖ２は第１のコ
ンデンサＣ１、第２のコンデンサＣ２の充放電に応じて
所定の電位を振幅中心とした第１、第２のバイアス電圧
を発生させるためのものである。これにより、第１のＰ
チャネルＭＯＳトランジスタＰ１、第１のＮチャネルＭ
ＯＳトランジスタＮ１のゲートにはそれぞれ第１、第２
の可変電圧源Ｖ１、Ｖ２からの第１、第２のバイアス電
圧が与えられ、第１のＰチャネルＭＯＳトランジスタＰ
１、第１のＮチャネルＭＯＳトランジスタＮ１の入力端
子側からみた見かけ上のしきい値電圧Ｖｔｈを下がる。
すなわち、第１のＰチャネルＭＯＳトランジスタＰ１、
第１のＮチャネルＭＯＳトランジスタＮ１のそれぞれの
ゲートにはそれぞれのしきい値電位（言い換えればしき
い値電圧）に応じて最適化された振幅中心の信号が印加
されることとなる。これにより、電源電圧が、Ｐ、Ｎチ
ャネルＭＯＳトランジスタのしきい値電圧に比べて十分
大きくできなくとも本例の構成をインバータとして十分
機能させることを可能としてある。
【０００９】次に第１、第２の可変電圧源Ｖ１、Ｖ２の
具体的構成を含めた本例の構成を図２を参照しながら説
明する。同図において図１と同じ構成要素は同じ符号で
示してある。第１の抵抗Ｒ１の一端は第３の抵抗Ｒ３と
第２のＰチャネルＭＯＳトランジスタＰ２のゲートとド
レインに接続される。第３の抵抗Ｒ３の一端は電源端子
ＶＳＳに、第２のＰチャネルＭＯＳトランジスタＰ２の
ソースは第３のＰチャネルＭＯＳトランジスタＰ３のゲ
ートとドレインに接続され、第３のＰチャネルＭＯＳト
ランジスタＰ３のソースは電源端子ＶＤＤに接続され
る。第２、第３のＰチャネルＭＯＳトランジスタＰ２、
Ｐ３及び第３の抵抗Ｒ３から第１の可変電圧源Ｖ１が構
成され、第２のＰチャネルＭＯＳトランジスタＰ２のゲ
ートとドレインから第１のバイアス電圧が得られる。
具体的構成を含めた本例の構成を図２を参照しながら説
明する。同図において図１と同じ構成要素は同じ符号で
示してある。第１の抵抗Ｒ１の一端は第３の抵抗Ｒ３と
第２のＰチャネルＭＯＳトランジスタＰ２のゲートとド
レインに接続される。第３の抵抗Ｒ３の一端は電源端子
ＶＳＳに、第２のＰチャネルＭＯＳトランジスタＰ２の
ソースは第３のＰチャネルＭＯＳトランジスタＰ３のゲ
ートとドレインに接続され、第３のＰチャネルＭＯＳト
ランジスタＰ３のソースは電源端子ＶＤＤに接続され
る。第２、第３のＰチャネルＭＯＳトランジスタＰ２、
Ｐ３及び第３の抵抗Ｒ３から第１の可変電圧源Ｖ１が構
成され、第２のＰチャネルＭＯＳトランジスタＰ２のゲ
ートとドレインから第１のバイアス電圧が得られる。
【００１０】第２の抵抗Ｒ２の一端は第４の抵抗Ｒ４と
第２のＮチャネルＭＯＳトランジスタＮ２のゲートとド
レインに接続される。第４の抵抗Ｒ４の一端は電源端子
ＶＤＤに、第２のＮチャネルＭＯＳトランジスタＮ２の
ソースは第３のＮチャネルＭＯＳトランジスタＮ３のゲ
ートとドレインに接続され、第３のＮチャネルＭＯＳト
ランジスタＮ３のソースは電源端子ＶＳＳに接続され
る。第２、第３のＮチャネルＭＯＳトランジスタＮ２、
Ｎ３及び第４の抵抗Ｒ４から第２の可変電圧源Ｖ２が構
成され、第２のＮチャネルＭＯＳトランジスタＮ２のゲ
ートとドレインから第２のバイアス電圧が得られる。
第２のＮチャネルＭＯＳトランジスタＮ２のゲートとド
レインに接続される。第４の抵抗Ｒ４の一端は電源端子
ＶＤＤに、第２のＮチャネルＭＯＳトランジスタＮ２の
ソースは第３のＮチャネルＭＯＳトランジスタＮ３のゲ
ートとドレインに接続され、第３のＮチャネルＭＯＳト
ランジスタＮ３のソースは電源端子ＶＳＳに接続され
る。第２、第３のＮチャネルＭＯＳトランジスタＮ２、
Ｎ３及び第４の抵抗Ｒ４から第２の可変電圧源Ｖ２が構
成され、第２のＮチャネルＭＯＳトランジスタＮ２のゲ
ートとドレインから第２のバイアス電圧が得られる。
【００１１】次に本例の動作について説明する。入力信
号の“Ｈ”のときと“Ｌ”のときの中間の電位を以下、
Ｖｍとする。また、動作周波数は第１、第２のコンデン
サＣ１、Ｃ２をそれぞれ介した入力端子ＩＮとＰチャネ
ルＭＯＳトランジスタＰ１とのＡＣカップリング及び入
力端子ＩＮとＮチャネルＭＯＳトランジスタＮ１とのＡ
Ｃカップリングの時定数より十分大きいものとしてあ
る。第２のＰチャネルＭＯＳトランジスタＰ２のゲート
とドレインの電位（以下、Ｖｐとする。）をＶｍ以下
に、第２のＮチャネルＭＯＳトランジスタＮ２のゲート
とドレインの電位（以下、Ｖｎとする。）をＶｍ以上に
することで、第１のＰチャネルＭＯＳトランジスタＰ１
のゲートには振幅の中心がＶｐの信号が、第１のＮチャ
ネルＭＯＳトランジスタＮ１のゲートには振幅の中心が
Ｖｎの信号がそれぞれ入力される。これにより、第１の
ＰチャネルＭＯＳトランジスタＰ１のゲートには入力信
号よりも低い電位の信号が、第１のＮチャネルＭＯＳト
ランジスタＮ１のゲートには入力信号より高い電位の信
号がそれぞれ入力されるので、Ｖｐ、Ｖｎ言い換えれ
ば、第１、第２のバイアス電圧を適正に選択することに
より、電源端子ＶＤＤ、ＶＳＳ間の電源電圧が低くなっ
ても、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの影響
をほとんど受けずに動作可能とすることができ、低電圧
でも高速動作が可能となる。
号の“Ｈ”のときと“Ｌ”のときの中間の電位を以下、
Ｖｍとする。また、動作周波数は第１、第２のコンデン
サＣ１、Ｃ２をそれぞれ介した入力端子ＩＮとＰチャネ
ルＭＯＳトランジスタＰ１とのＡＣカップリング及び入
力端子ＩＮとＮチャネルＭＯＳトランジスタＮ１とのＡ
Ｃカップリングの時定数より十分大きいものとしてあ
る。第２のＰチャネルＭＯＳトランジスタＰ２のゲート
とドレインの電位（以下、Ｖｐとする。）をＶｍ以下
に、第２のＮチャネルＭＯＳトランジスタＮ２のゲート
とドレインの電位（以下、Ｖｎとする。）をＶｍ以上に
することで、第１のＰチャネルＭＯＳトランジスタＰ１
のゲートには振幅の中心がＶｐの信号が、第１のＮチャ
ネルＭＯＳトランジスタＮ１のゲートには振幅の中心が
Ｖｎの信号がそれぞれ入力される。これにより、第１の
ＰチャネルＭＯＳトランジスタＰ１のゲートには入力信
号よりも低い電位の信号が、第１のＮチャネルＭＯＳト
ランジスタＮ１のゲートには入力信号より高い電位の信
号がそれぞれ入力されるので、Ｖｐ、Ｖｎ言い換えれ
ば、第１、第２のバイアス電圧を適正に選択することに
より、電源端子ＶＤＤ、ＶＳＳ間の電源電圧が低くなっ
ても、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの影響
をほとんど受けずに動作可能とすることができ、低電圧
でも高速動作が可能となる。
【００１２】本例のＣＭＯＳインバータ、従来のＣＭＯ
Ｓインバータを用いて図３に示すようなリングオシレー
タを構成してそれぞれ発振動作させたところ、図４の周
波数−電源電圧特性が得られた。図４に示されるように
本例のＣＭＯＳインバータは従来のものと比較して低動
作電圧において高い動作周波数が得られた。また、上記
実施例のＣＭＯＳインバータは通常のＣＭＯＳプロセス
により集積化することが可能であるから、プロセス的に
しきい値電圧自体を調整するものに比べ、しきい値電圧
の調整のための特殊なプロセスによる工程の複雑化や増
加がないことから、信頼性やコスト面で有利となる。
Ｓインバータを用いて図３に示すようなリングオシレー
タを構成してそれぞれ発振動作させたところ、図４の周
波数−電源電圧特性が得られた。図４に示されるように
本例のＣＭＯＳインバータは従来のものと比較して低動
作電圧において高い動作周波数が得られた。また、上記
実施例のＣＭＯＳインバータは通常のＣＭＯＳプロセス
により集積化することが可能であるから、プロセス的に
しきい値電圧自体を調整するものに比べ、しきい値電圧
の調整のための特殊なプロセスによる工程の複雑化や増
加がないことから、信頼性やコスト面で有利となる。
【００１３】また、上記実施例では、第１のＰチャネル
ＭＯＳトランジスタＰ１、第１のＮチャネルＭＯＳトラ
ンジスタＮ１のゲートにそれぞれ第１、第２のバイアス
電圧を印加する構成として、それぞれ電源端子ＶＤＤ、
ＶＳＳに接続された第１、第２の可変電圧源Ｖ１、Ｖ２
を抵抗Ｒ１、Ｒ２を介して第１のＰチャネルＭＯＳトラ
ンジスタＰ１、第１のＮチャネルＭＯＳトランジスタＮ
１のそれぞれのゲートに接続した構成を用いたが、これ
に限るものではない。例えば、第１のコンデンサＣ１と
第１のＰチャネルＭＯＳトランジスタＰ１のゲートとの
間に直流電圧源を設けて直流電圧を印加し、第２のコン
デンサＣ２と第１のＮチャネルＭＯＳトランジスタＮ１
のゲートとの間に直流電圧源を設けて直流電圧を印加す
ることによりバイアス電圧を与える構成を用いることも
可能である。
ＭＯＳトランジスタＰ１、第１のＮチャネルＭＯＳトラ
ンジスタＮ１のゲートにそれぞれ第１、第２のバイアス
電圧を印加する構成として、それぞれ電源端子ＶＤＤ、
ＶＳＳに接続された第１、第２の可変電圧源Ｖ１、Ｖ２
を抵抗Ｒ１、Ｒ２を介して第１のＰチャネルＭＯＳトラ
ンジスタＰ１、第１のＮチャネルＭＯＳトランジスタＮ
１のそれぞれのゲートに接続した構成を用いたが、これ
に限るものではない。例えば、第１のコンデンサＣ１と
第１のＰチャネルＭＯＳトランジスタＰ１のゲートとの
間に直流電圧源を設けて直流電圧を印加し、第２のコン
デンサＣ２と第１のＮチャネルＭＯＳトランジスタＮ１
のゲートとの間に直流電圧源を設けて直流電圧を印加す
ることによりバイアス電圧を与える構成を用いることも
可能である。
【００１４】
【発明の効果】本発明のＣＭＯＳインバータによれば、
ＰチャネルＭＯＳトランジスタのドレインとＮチャネル
ＭＯＳトランジスタのドレインとを接続して出力端子と
し、ＰチャネルＭＯＳトランジスタのゲート、Ｎチャネ
ルＭＯＳトランジスタのゲートをそれぞれ第１、第２の
コンデンサを介して入力端子とＡＣカップリングし、Ｐ
チャネルＭＯＳトランジスタのゲート、ＮチャネルＭＯ
Ｓトランジスタのゲートにそれぞれ第１、第２のバイア
ス電圧を与える。このため、第１、第２のバイアス電圧
を適宜設定することにより、ＰチャネルＭＯＳトランジ
スタのゲート、ＮチャネルＭＯＳトランジスタのそれぞ
れのゲートに、それぞれのしきい値電圧に応じて最適化
された振幅中心の信号を与えることが可能となり、電源
電圧が低くなっても、ＭＯＳトランジスタのしきい値電
圧の影響をほとんど受けずに動作させることができ、低
電源電圧下での高速動作が可能となる。
ＰチャネルＭＯＳトランジスタのドレインとＮチャネル
ＭＯＳトランジスタのドレインとを接続して出力端子と
し、ＰチャネルＭＯＳトランジスタのゲート、Ｎチャネ
ルＭＯＳトランジスタのゲートをそれぞれ第１、第２の
コンデンサを介して入力端子とＡＣカップリングし、Ｐ
チャネルＭＯＳトランジスタのゲート、ＮチャネルＭＯ
Ｓトランジスタのゲートにそれぞれ第１、第２のバイア
ス電圧を与える。このため、第１、第２のバイアス電圧
を適宜設定することにより、ＰチャネルＭＯＳトランジ
スタのゲート、ＮチャネルＭＯＳトランジスタのそれぞ
れのゲートに、それぞれのしきい値電圧に応じて最適化
された振幅中心の信号を与えることが可能となり、電源
電圧が低くなっても、ＭＯＳトランジスタのしきい値電
圧の影響をほとんど受けずに動作させることができ、低
電源電圧下での高速動作が可能となる。
【００１５】また、本発明のＣＭＯＳインバータは通常
のＣＭＯＳプロセスにより集積化することが可能であ
り、プロセス的にしきい値電圧自体を調整するものに比
べ、しきい値電圧の調整のための特殊なプロセスによる
工程の複雑化や増加がないことから、プロセス的に容易
に低電源電圧動作のＣＭＯＳインバータが得られる。
のＣＭＯＳプロセスにより集積化することが可能であ
り、プロセス的にしきい値電圧自体を調整するものに比
べ、しきい値電圧の調整のための特殊なプロセスによる
工程の複雑化や増加がないことから、プロセス的に容易
に低電源電圧動作のＣＭＯＳインバータが得られる。
【図１】本発明の一実施例のＣＭＯＳインバータの構成
を示す電気回路図。
を示す電気回路図。
【図２】図１のＣＭＯＳインバータの第１、第２の可変
電圧源の具体的な構成を含む電気回路図。
電圧源の具体的な構成を含む電気回路図。
【図３】図１の動作説明のためのリングオシレータの構
成を示す電気回路図。
成を示す電気回路図。
【図４】本発明、従来のＣＭＯＳインバータでそれぞれ
構成される図４のリングオシレータの動作周波数−電源
電圧特性図。
構成される図４のリングオシレータの動作周波数−電源
電圧特性図。
【図５】従来のＣＭＯＳインバータの構成を示す電気回
路図。
路図。
ＶＤＤ 第１の電源端子（電源端子） ＶＳＳ 第２の電源端子（電源端子） Ｐ１ （第１の）ＰチャネルＭＯＳトランジスタ Ｎ１ （第１の）ＮチャネルＭＯＳトランジスタ Ｃ１ 第１のコンデンサ Ｃ２ 第２のコンデンサ Ｖ１ 第１の電圧源（第１の可変電圧源） Ｖ２ 第２の電圧源（第２の可変電圧源） Ｐ２ 第２のＰチャネルＭＯＳトランジスタ Ｎ２ 第２のＮチャネルＭＯＳトランジスタ Ｐ３ 第３のＰチャネルＭＯＳトランジスタ Ｎ３ 第３のＮチャネルＭＯＳトランジスタ Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 Ｒ３ 第３の抵抗 Ｒ４ 第４の抵抗
Claims (2)
- 【請求項１】 第１の電源端子にソースを接続したＰチ
ャネルＭＯＳトランジスタと、 上記第１の電源端子よりも低い電位の第２の電源端子に
ソースを接続したＮチャネルＭＯＳトランジスタと、 上記ＰチャネルＭＯＳトランジスタのドレインと上記Ｎ
チャネルＭＯＳトランジスタのドレインとの接続点に接
続された出力端子と、 一方の端子を上記ＰチャネルＭＯＳトランジスタのゲー
トに接続し、他方の端子を入力端子に接続した第１のコ
ンデンサと、 一方の端子を上記ＮチャネルＭＯＳトランジスタのゲー
トに接続し、他方の端子を上記入力端子に接続した第２
のコンデンサと、 上記ＰチャネルＭＯＳトランジスタのゲートに与える第
１のバイアス電圧を発生する第１の電圧源と、 上記ＮチャネルＭＯＳトランジスタのゲートに与える第
２のバイアス電圧を発生する第２の電圧源とを具備した
ことを特徴とするＣＭＯＳインバータ。 - 【請求項２】 第１の電源端子にソースを接続した第１
のＰチャネルＭＯＳトランジスタと、 上記第１の電源端子よりも低い電位の第２の電源端子に
ソースを接続した第１のＮチャネルＭＯＳトランジスタ
と、 上記第１のＰチャネルＭＯＳトランジスタのドレインと
上記第１のＮチャネルＭＯＳトランジスタのドレインと
の接続点に接続された出力端子と、 一方の端子を上記第１のＰチャネルＭＯＳトランジスタ
のゲートに接続し、他方の端子を入力端子に接続した第
１のコンデンサと、 一方の端子を上記第１のＮチャネルＭＯＳトランジスタ
のゲートに接続し、他方の端子を上記入力端子に接続し
た第２のコンデンサと、 一方の端子を上記第１のＰチャネルＭＯＳトランジスタ
のゲートに接続し、他方の端子を第２のＰチャネルＭＯ
Ｓトランジスタのゲートとソースとの接続点に接続した
第１の抵抗と、 一方の端子を上記第１のＮチャネルＭＯＳトランジスタ
のゲートに接続し、他方の端子を第２のＮチャネルＭＯ
Ｓトランジスタのゲートとソースとの接続点に接続した
第２の抵抗と、 上記第２のＰチャネルＭＯＳトランジスタのドレインと
上記第２の電源端子との間に接続された第３の抵抗と、 上記第２のＮチャネルＭＯＳトランジスタのドレインと
上記第１の電源端子との間に接続された第４の抵抗と、 ゲートとドレインとを接続し、上記第１の電源端子にソ
ースを接続し、ドレインを上記第２のＰチャネルＭＯＳ
トランジスタのソースに接続した第３のＰチャネルＭＯ
Ｓトランジスタと、 ゲートとドレインとを接続し、上記第２の電源端子にソ
ースを接続し、ドレインを上記第２のＮチャネルＭＯＳ
トランジスタのソースに接続した第３のＮチャネルＭＯ
Ｓトランジスタとを具備することを特徴とするＣＭＯＳ
インバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093620A JP2002290230A (ja) | 2001-03-28 | 2001-03-28 | Ｃｍｏｓインバータ |
| US10/094,824 US6794905B2 (en) | 2001-03-28 | 2002-03-11 | CMOS inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093620A JP2002290230A (ja) | 2001-03-28 | 2001-03-28 | Ｃｍｏｓインバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002290230A true JP2002290230A (ja) | 2002-10-04 |
Family
ID=18947932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093620A Withdrawn JP2002290230A (ja) | 2001-03-28 | 2001-03-28 | Ｃｍｏｓインバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6794905B2 (ja) |
| JP (1) | JP2002290230A (ja) |
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| Publication number | Publication date |
|---|---|
| US6794905B2 (en) | 2004-09-21 |
| US20020140458A1 (en) | 2002-10-03 |
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|
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