WO2022059398A1 - 発振装置及びｐｌｌ回路 - Google Patents

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義暁 森
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Definitions

  • FIG. 3E is a block diagram showing an example of the configuration of DCO13a. As shown in FIG. 2, when a digital PLL circuit is used, DCO13a is used instead of VCO13.
  • the current source 1351 is connected between the first reference voltage node RV1 and the first node N1.
  • the first reference voltage node RV1 is a power source.
  • the current source 1351 is connected in series with the third transistor Tr3.
  • the third transistor Tr3 is a p-type MOS transistor 1354
  • the fourth transistor Tr4 is an n-type MOS transistor 1353.
  • the first reference voltage node RV1 is ground
  • the second reference voltage node RV2 is a power source.
  • Other configurations of the DC bias voltage generation circuit 135 shown in FIG. 16 are the same as the configuration of the DC bias voltage generation circuit 135 shown in FIG.
  • FIG. 20B is a circuit diagram showing a modified example of the configuration of the ring oscillator 131.
  • the modification shown in FIG. 20B is different from the modification shown in FIG. 20A in that the detection target of the noise component detection circuit 136 is the oscillation signal of the ring oscillator 131.

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Abstract

［課題］発振器特性を調整する。 ［解決手段］発振装置は、入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第１制御端子と、を備える。

Description

発振装置及びＰＬＬ回路
　本開示による実施形態は、発振装置及びＰＬＬ回路に関する。
　ＰＬＬ（Phase Locked Loop）回路は、無線又は有線の送受信器、及び、デジタルシステムクロック生成等の様々な分野で用いられる電子回路の１つである。例えば、システムクロック等の発振信号をチップ内で生成するために必要となるＰＬＬ回路は、基準クロックとの位相差情報に応じた発振信号を生成するための発振器コアを必要とする。発振器コアには、例えば、アナログＰＬＬ回路における電圧制御発振器（ＶＣＯ（Voltage Controlled Oscillator））及びデジタルＰＬＬ回路におけるデジタル制御発振器（ＤＣＯ（Digital Controlled Oscillator））がある。ＶＣＯ及びＤＣＯには、発振メカニズムで大別してリング発振器又はＬＣ発振器が用いられる。
　また、昨今では、より高速での信号処理や、より大容量のデータ転送等の要求を実現するために、ＰＬＬ回路に対して最大レートの更なる向上が求められている。一方で、下位互換まで包含するために低データレートでも動作可能なＰＬＬ回路が求められる場合もある。従って、ＰＬＬ回路には、高速での発振動作が実現できるだけではなく、ワイドレンジで発振周波数を可変可能な発振器コアが求められる。
　ＬＣ発振器の周波数可変幅は一般的に小さいため、単一発振器で周波数可変幅を広げたい場合にはリング発振器がしばしば選択される（特許文献１参照）。
特許第３５０６２２９号公報
　しかし、リング発振器の発振周波数に寄与する電流－電圧変換ゲインｇｍは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを構成するトランジスタ能力に大きく依存することに加えて、トランジスタ能力はプロセス、電源電圧、及び温度で大きくばらつく。ここで、プロセス、電源電圧、及び温度によるトランジスタ能力のバラつきは閾値電圧のバラつきとして表現されることが多い。トランジスタ能力の大きなバラつきは、結果としてリング発振器に対して大きな特性バラつきをもたらす。
　このリング発振器の特性バラつきによって、リング発振器をＰＬＬ回路の発振器コアに使用した際に、ワイドレンジな発振周波数可変幅を実現するための設計が困難となる。加えて、トランジスタ能力が最も弱まった条件でリング発振器として保証可能な最大発振周波数が律速してしまう。従って、高周波での発振動作にはそもそもプロセスに由来するような物理的な限界が存在する。このように、従来のＰＬＬ回路は、プロセス等による制限により、最大発振周波数等の発振器特性を調整するのが容易ではなかった。
　そこで、本開示では、発振器特性を調整することができる発振装置及びＰＬＬ回路を提供するものである。
　上記の課題を解決するために、本開示によれば、
　入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
　前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第１制御端子と、を備える、発振装置が提供される。
　前記複数の遅延素子の入力ノードに接続され、前記複数の入力信号に含まれる直流信号成分を遮断する複数のキャパシタをさらに備えてもよい。
　前記遅延素子は、前記直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含んでもよい。
　前記複数の遅延素子は、リング状に接続された複数の論理反転回路を有し、
　前記複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、前記直流制御信号により一括して制御されてもよい。
　前記論理反転回路は、第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続され、互いに導電型の異なる第１トランジスタ及び第２トランジスタを有し、
　前記第１トランジスタ及び前記第２トランジスタの一方のゲートの直流電圧レベルは、前記直流制御信号により設定されてもよい。
　前記第１トランジスタのゲート及び前記第２トランジスタのゲートの間に接続され、他のいずれかの前記論理反転回路の出力信号に含まれる直流信号成分を遮断するキャパシタをさらに備えてもよい。
　前記遅延素子に含まれる少なくとも１つのトランジスタの駆動能力に応じた前記直流制御信号を生成する直流制御信号生成部をさらに備えてもよい。
　前記直流制御信号生成部は、前記トランジスタのゲートに入力される前記直流制御信号の電圧レベルを調整して、前記トランジスタの駆動能力を調整してもよい。
　前記直流制御信号生成部は、
　第１基準電圧ノードと第１ノードとの間で直列に接続される、電流源及びダイオード接続された第３トランジスタと、
　前記第１基準電圧ノードと前記第１ノードとの間に接続される、ダイオード接続された第４トランジスタと、
　前記第１ノードと第２基準電圧ノードとの間に接続される抵抗素子と、を有し、
　前記ダイオード接続された第３トランジスタのゲート及びドレインから前記直流制御信号を出力してもよい。
　前記直流制御信号生成部は、前記電流源を流れる電流、前記第３トランジスタの並列数、前記第４トランジスタの並列数及び前記抵抗素子の抵抗の少なくとも１つを制御することにより、前記直流制御信号の前記直流電圧レベルを制御してもよい。
　前記直流制御信号生成部は、
　前記第３トランジスタがｎ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｐ型ＭＯＳトランジスタである場合、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを上げ、
　前記第３トランジスタがｐ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｎ型ＭＯＳトランジスタである場合、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを上げてもよい。
　前記直流制御信号生成部は、
　前記第３トランジスタがｎ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｐ型ＭＯＳトランジスタである場合、前記ｎ型ＭＯＳトランジスタの並列数を増やし前記ｐ型ＭＯＳトランジスタの並列数を減らすことにより前記直流電圧レベルを下げ、又は、前記ｎ型ＭＯＳトランジスタの並列数を減らし前記ｐ型ＭＯＳトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、
　前記第３トランジスタがｐ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｎ型ＭＯＳトランジスタである場合、前記ｎ型ＭＯＳトランジスタの並列数を減らし前記ｐ型ＭＯＳトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、又は、前記ｎ型ＭＯＳトランジスタの並列数を増やし前記ｐ型ＭＯＳトランジスタの並列数を減らすことにより前記直流電圧レベルを下げてもよい。
　前記発振信号の発振周波数を制御する発振周波数制御部をさらに備え、
　前記発振周波数制御部は、
　前記電流源に流れる電流を制御する第５トランジスタと、
　前記第５トランジスタのドレイン電流に比例するドレイン電流を流す第６トランジスタと、を有し、
　前記複数の遅延素子の遅延時間は、前記第６トランジスタのドレイン電流に応じて変化し、
　前記発振周波数制御部は、前記第５トランジスタのゲート電圧を制御することにより、前記電流源に流れる電流を制御するとともに、前記複数の遅延素子の遅延時間を制御することにより前記発振信号の発振周波数を制御してもよい。
　前記第５トランジスタのゲート電圧により、前記電流源に流れる電流と前記第６トランジスタのドレイン電流とが制御され、
　前記電流源に流れる電流により、前記第３トランジスタのドレイン電流が制御されてもよい。
　前記第３トランジスタ及び前記第４トランジスタは、前記遅延素子に含まれるトランジスタと同一又は類似する特性を有してもよい。
　前記複数の遅延素子に入力される入力信号の交流電圧レベルを制御する交流制御信号を入力する第２制御端子をさらに備えてもよい。
　前記複数の遅延素子に供給される電源電圧のノイズ成分を検出するノイズ成分検出部と、
　前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備えてもよい。
　前記遅延素子が出力する発振信号のノイズ成分を検出するノイズ成分検出部と、
　前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備えてもよい。
　本開示によれば、基準信号との位相差に基づいて発振信号の発振周波数を制御する発振装置と、
　前記基準信号と前記発振信号との位相差を検出する位相比較器と、を備え、
　前記発振装置は、
　入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
　前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第１制御端子と、を有する、ＰＬＬ回路が提供される。
本開示に係る技術が適用されるＰＬＬ回路の構成の一例を示すブロック図である。 本開示に係る技術が適用されるＰＬＬ回路の構成の変形例を示すブロック図である。 ＶＣＯの構成の一例を示すブロック図である。 ＶＣＯの構成の変形例を示すブロック図である。 ＶＣＯの構成の変形例を示すブロック図である。 ＶＣＯの構成の変形例を示すブロック図である。 ＤＣＯの構成の一例を示すブロック図である。 ＤＣＯの構成の変形例を示すブロック図である。 ＶＣＯの構成の一例を示すブロック図である。 ＶＣＯの構成の変形例を示すブロック図である。 リング発振器の構成の一例を示す回路図である。 リング発振器の概念図である。 リング発振器の構成の比較例を示す回路図である。 リング発振器とバイアス電圧生成回路との接続の一例を示す回路図である。 リング発振器とバイアス電圧生成回路との接続の変形例を示す回路図である。 リング発振器とバイアス電圧生成回路との接続の変形例を示す回路図である。 図８Ａ～図８Ｃにおける発振周波数の増減と直流バイアス電圧の増減との間の関係の一例を示す図である。 トランジスタ能力に応じたバイアス電圧の一例を示す図である。 バイアス電圧生成回路の構成の一例を示す回路図である。 リング発振器におけるリングユニットの構成の比較例を示す回路図である。 リング発振器におけるリングユニットの構成の一例を示す回路図である。 リング発振器におけるリングユニットの構成の変形例を示す回路図である。 リング発振器におけるリングユニットの構成の変形例を示す回路図である。 リング発振器に含まれるリングユニットの一例を示すブロック図である。 図１４Ａのリングユニットによるリング発振器の構成の一例を示すブロック図である。 図１４Ａのリングユニットによるリング発振器の構成の変形例を示すブロック図である。 リング発振器の構成の変形例を示す回路図である。 リング発振器の構成の変形例を示す回路図である。 バイアス電圧生成回路の構成の変形例を示す回路図である。 バイアス電圧生成回路の構成の変形例を示す回路図である。 バイアス電圧生成回路の構成の変形例を示す回路図である。 図１７Ａ及び図１７Ｂにおける可変機構の動作とバイアス電圧との間の関係の一例を示す図である。 リングユニットの構成の変形例を示す回路図である。 リングユニットの構成の変形例を示す回路図である。 リングユニットの構成の変形例を示す回路図である。 リング発振器の構成の変形例を示す回路図である。 リング発振器の構成の変形例を示す回路図である。 ＶＣＯの構成の一例を示す回路図である。 図２１のＶＣＯに対して発振周波数制御部及びバイアス電圧生成回路内の各構成の可変機構の使用例を示す回路図である。 図２１のＶＣＯに対して発振周波数制御部及びバイアス電圧生成回路内の各構成の可変機構の使用例を示す回路図である。 図２１のＶＣＯに対して発振周波数制御部及びバイアス電圧生成回路内の各構成の可変機構の使用例を示す回路図である。 リング発振器をＰＬＬ回路として使用する際の接続の一例を示すブロック図である。 リング発振器をＰＬＬ回路として使用する際の接続の変形例を示すブロック図である。 ＰＬＬ回路の周波数設定の比較例を示す図である。 ＰＬＬ回路の周波数設定の一例を示す図である。
　以下、図面を参照して、発振装置及びＰＬＬ（Phase Locked Loop）回路の実施形態について説明する。以下では、発振装置及びＰＬＬ回路の主要な構成部分を中心に説明するが、発振回路及びＰＬＬ回路には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　また、図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
［ＰＬＬ回路の構成例］
　図１は、本開示に係る技術が適用されるＰＬＬ回路１の構成の一例を示すブロック図である。図１に示すＰＬＬ回路１は、アナログＰＬＬ回路である。
　ＰＬＬ回路１は、位相比較器１１と、アナログループフィルタ１２と、電圧制御発振器（ＶＣＯ(Voltage Controlled Oscillator））１３と、分周器１４と、を備える。
　発振装置としてのＶＣＯ１３は、基準信号との位相差に基づいて発振周波数を制御する。また、ＶＣＯ１３は、電圧制御により発振周波数を制御する発振器である。
　位相比較器１１は、基準信号と発振信号との位相差を検出する。
　ＰＬＬ回路１においては、位相比較器１１が入力信号とフィードバッククロック（以下、ＦＢと称する）との位相を比較し、位相差を電圧に変化して出力する。アナログループフィルタ１２は、例えば、ローパスフィルタにより、不要な短周期の変動を抑制する。ＶＣＯ１３は、電圧信号に応じた周波数のクロック信号を発生して後段に出力する。分周器１４は、ＶＣＯ１３からのクロック信号を分周することによりＦＢを生成して位相比較器１１に戻す。アナログＰＬＬ回路であるＰＬＬ回路１では、以上のようにして、入力信号とＦＢとの位相が合うようにフィードバック制御が行われる。
　図２は、ＰＬＬ回路１の構成の変形例を示すブロック図である。図２に示すＰＬＬ回路１ａは、デジタルＰＬＬ回路である。
　ＰＬＬ回路１ａは、位相比較器である時間－デジタル変換器（ＴＤＣ(Time-to-digital converter)）１１ａと、デジタルループフィルタ１２ａと、デジタル制御発振器（ＤＣＯ(Digital Controlled Oscillator））１３ａと、分周器１４ａと、を備える。
　発振装置としてのＤＣＯ１３ａは、デジタル制御によって発振周波数を制御する発振器である。
［ＶＣＯ及びＤＣＯの構成例］
　図３Ａは、ＶＣＯ１３の構成の一例を示すブロック図である。
　ＶＣＯ１３は、リング発振器１３１と、電圧制御電流源（ＶＣＣＳ（Voltage Controlled Current Source））１３２と、を備える。
　図３Ａに示す例では、リング発振器１３１及びＶＣＣＳ１３２は、電源とグランドとの間で直列に接続されている。また、リング発振器１３１は、電源側に接続され、ＶＣＣＳ１３２は、グランド側に接続されている。
　図３Ｂ～図３Ｄは、ＶＣＯ１３の構成の変形例を示すブロック図である。
　図３Ｂに示す例では、リング発振器１３１は、グランド側に接続され、ＶＣＣＳ１３２は、電源側に接続されている。
　図３Ｃ及び図３Ｄに示す例では、ＶＣＯ１３は、リング発振器１３１と、電圧レギュレータ（ＲＥＧ）１３３と、を備える。図３Ｃに示す例では、リング発振器１３１は、電源とＲＥＧ１３３との間に接続される。図３Ｄに示す例では、リング発振器１３１は、ＲＥＧ１３３とグランドとの間に接続される。
　図３Ｅは、ＤＣＯ１３ａの構成の一例を示すブロック図である。図２に示すように、デジタルＰＬＬ回路が用いられる場合、ＶＣＯ１３に代えて、ＤＣＯ１３ａが用いられる。
　ＤＣＯ１３ａは、リング発振器１３１と、Ｄ／Ａコンバータ（ＤＡＣ）１３４と、を備える。図３Ｅに示す例では、リング発振器１３１は、電源とＤＡＣ１３４との間に接続される。
　図３Ｆは、ＤＣＯ１３ａの構成の変形例を示すブロック図である。
　図３Ｆに示す例では、リング発振器１３１は、ＤＡＣ１３４とグランドとの間に接続される。
　ＶＣＯ１３に用いられるリング発振器１３１の構成は、例えば、ＤＣＯ１３ａに用いられるリング発振器１３１の構成と共通している。なお、リング発振器１３１の構成の詳細については、図５を参照して、後で説明する。
　また、以下では、ＶＣＯ１３について説明するが、ＤＣＯ１３ａはＶＣＯ１３と同様であるため、その説明を省略する。
　図４Ａは、ＶＣＯ１３の構成の一例を示すブロック図である。図４Ａは、本開示による実施形態の上位概念を示す図でもある。
　ＶＣＯ１３は、ＤＣ（Direct Current）バイアス電圧生成回路１３５をさらに備える。
　直流制御信号生成部としてのＤＣバイアス電圧生成回路１３５は、遅延素子１３１１に含まれる少なくとも１つのトランジスタの駆動能力に応じた直流制御信号を生成する。より詳細には、ＤＣバイアス電圧生成回路１３５は、リング発振器１３１に含まれるトランジスタの特性に応じて、リング発振器１３１の発振信号に関与するバイアス信号を生成する。これにより、ＤＣバイアス電圧生成回路１３５は、リング発振器１３１に含まれるトランジスタの能力を見かけ上制御することができる。ＤＣバイアス電圧生成回路１３５は、例えば、リング発振器１３１の外部に設けられる。
　図４Ｂは、ＶＣＯ１３の構成の変形例を示すブロック図である。
　図４Ｂに示す例では、１個のリング発振器１３１に対してＮ個のＤＣバイアス電圧生成回路１３５が設けられる。すなわち、ＤＣバイアス電圧生成回路１３５は、複数設けられていてもよい。
［リング発振器の構成例］
　図５は、リング発振器１３１の構成の一例を示す回路図である。
　リング発振器１３１は、端子ＴＡ、ＴＢ、ＴＣと、遅延素子１３１１と、キャパシタ１３１２と、抵抗素子１３１３と、を備える。なお、リング発振器１３１の１ユニットであるリングユニットＵは、遅延素子１３１１、キャパシタ１３１２及び抵抗素子１３１３を含む。
　遅延素子１３１１は、複数段設けられている。複数の遅延素子１３１１は、入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する。
　また、より詳細には、遅延素子１３１１は、リング状に接続された複数の論理反転回路（インバータ）を有する。複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、直流制御信号により一括して制御される。
　また、論理反転回路は、第１基準電圧ノードＲＶ１及び第２基準電圧ノードＲＶ２の間にカスコード接続され、互いに導電型の異なる第１トランジスタＴｒ１及び第２トランジスタＴｒ２を有する。なお、論理反転回路は、端子ＴＡ、ＴＢを介して、第１基準電圧ノードＲＶ１及び第２基準電圧ノードＲＶ２と接続されている。また、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の一方のゲートの直流電圧レベルは、直流制御信号により設定される。図５に示す例では、第１トランジスタＴｒ１は、ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、第２トランジスタＴｒ２は、ｎ型ＭＯＳトランジスタである。この場合、論理反転回路は、ＣＭＯＳ（Complementary MOS）インバータである。より詳細には、第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、例えば、それぞれｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｎ型ＭＯＳＦＥＴである。また、ＣＭＯＳインバータである遅延素子１３１１の出力端子は、第１トランジスタＴｒ１と第２トランジスタＴｒ２との間である。
　図５に示す例では、遅延素子１３１１の入力端子と出力端子とが互いに接続されている。従って、或る遅延素子（第１遅延素子）から出力される信号は、別の遅延素子（第２遅延素子）に入力される。また、３つの遅延素子１３１１が設けられているため、図５に示すリング発振器１３１は、３段（３相）リング発振器である。
　また、第１トランジスタＴｒ１は、一端（ソース）が端子ＴＡと接続され、他端（ドレイン）が第２トランジスタＴｒ２の一端（ドレイン）と接続される。また、第２トランジスタＴｒ２は、他端（ソース）が端子ＴＢと接続される。
　端子ＴＡ、ＴＢは、例えば、図３Ａ～図３Ｆに示す電源、グランド、ＶＣＣＳ１３２、ＲＥＧ１３３及びＤＡＣ１３４とリング発振器１３１とを接続するための端子である。
　図６は、リング発振器１３１の概念図である。図７は、リング発振器１３１Ｃの構成の比較例を示す回路図である。
　図６に示すように、リング発振器の単純な概念図は、電流－電圧変換ゲインｇｍの素子と容量Ｃとを１ユニット（リングユニットＵ）としてリング状に配置した図である。一般に、このようなリング発振器の発振周波数はｇｍ／Ｃに比例することが知られている。
　図７に示す比較例によるリング発振器１３１Ｃは、図６のような概念図で表現できるリング発振器の最も基本的かつ単純な実施形態の１つである。図７に示すリング発振器１３１Ｃは、図５に示すリング発振器１３１と同様に、遅延素子１３１１を有する３段のリング発振器である。なお、図７に示すリング発振器１３１Ｃには、端子ＴＣ、キャパシタ１３１２及び抵抗素子１３１３が設けられない。図７に示す例では、遅延素子１３１１が電流－電圧変換ゲインｇｍの素子として利用され、次段のゲート容量が容量Ｃとして利用されている。
　しかし、電流－電圧変換ゲインｇｍは、遅延素子１３１１を構成するトランジスタの能力に大きく依存することに加えて、トランジスタ能力はプロセス、電源電圧及び温度で大きくバラつく。ここで、このプロセス電源電圧及び温度によるトランジスタ能力のバラつきは閾値電圧のバラつきとして表現されることが多い。トランジスタ能力の大きなバラつきは、結果としてリング発振器に対して大きな特性バラつきをもたらす。なお、トランジスタ能力は、例えば、電流－電圧変換ゲインｇｍである。
　そこで、本実施形態では、図５に示すように、リング発振器１３１の外部から端子ＴＣを介して印加するバイアス電圧によって、トランジスタ能力を見かけ上制御し、発振器特性を調整する。
　キャパシタ１３１２は、複数設けられている。複数のキャパシタ１３１２は、複数の遅延素子１３１１の入力ノードＮinに接続され、複数の入力信号に含まれる直流信号成分を遮断する。これにより、後で説明するように、端子ＴＣに印加される直流バイアス電圧によって、発振信号の直流レベルを自由に動かすことができる。
　また、キャパシタ１３１２は、第１トランジスタＴｒ１のゲート及び第２トランジスタＴｒ２のゲートの間に接続され、他のいずれかの論理反転回路の出力信号に含まれる直流信号成分を遮断する。図５に示す例では、キャパシタ１３１２は、一端が前段の遅延素子１３１１の出力端子と接続され、他端がノードＮ２と接続される。ノードＮ２は、第２トランジスタＴｒ２のゲートと接続されている。
　第１制御端子としての端子ＴＣは、複数の遅延素子１３１１に入力される複数の入力信号の直流電圧レベル（直流バイアスレベル）を一括して制御する直流制御信号を複数の遅延素子１３１１に入力する。これにより、トランジスタ能力を調整することができ、発振器特性を調整することができる。この結果、発振周波数を制御することができる。図５に示す例では、端子Ｔｃは、第２トランジスタＴｒ２に直流制御信号を入力する。
　また、図５に示す例では、端子ＴＣは、キャパシタ１３１２と第２トランジスタＴｒ２との間のノードＮ２と接続されている。端子ＴＣは、図４Ａ及び図４Ｂに示すＤＣバイアス電圧生成回路１３５と接続するための端子である。端子ＴＣを介して、ＤＣバイアス電圧生成回路１３５で生成される直流バイアス電圧が第２トランジスタＴｒ２（リング発振器１３１）に印加される。
　抵抗素子１３１３は、端子ＴＣと、ノードＮ２と、の間に接続される。
　なお、キャパシタ１３１２及び抵抗素子１３１３は、ＲＣ回路（容量結合）の帯域が、発振器としてのループゲインが確保できるように、所望の最小発振周波数より十分低い値になるように設計される。ＲＣ回路の帯域は、例えば、使用時の最小発振周波数が２ＧＨｚであれば、ＲＣ回路の帯域が２００ＭＨｚ以下となるように設計される。
　図８Ａは、リング発振器１３１とＤＣバイアス電圧生成回路１３５との接続の一例を示す回路図である。図８Ａは、図４Ａの接続例を示す。
　ＤＣバイアス電圧生成回路１３５は、図５に示す端子ＴＣと接続されている。
　ＤＣバイアス電圧生成回路１３５から供給される直流バイアス電圧を増減させることにより、リング発振器１３１の発振周波数を増減させることができる。なお、ＤＣバイアス電圧生成回路１３５による発振周波数の増減の詳細については、図９を参照して、後で説明する。
　図８Ｂ及び図８Ｃは、リング発振器１３１とＤＣバイアス電圧生成回路１３５との接続の変形例を示す回路図である。図８Ｂは、図４Ａの接続例を示し、図８Ｃは、図４Ｂの接続例を示す。
　図８Ｂに示す例では、キャパシタ１３１２は、一端が前段の遅延素子１３１１の出力端子と接続され、他端がノードＮ３と接続される。ノードＮ３は、第１トランジスタＴｒ１のゲートと接続されている。また、ＤＣバイアス電圧生成回路１３５（端子ＴＣ）は、ノードＮ３と接続されている。この場合、ＤＣバイアス電圧生成回路１３５は、第１トランジスタＴｒ１に直流バイアス電圧を印加する。また、抵抗素子１３１３は、ＤＣバイアス電圧生成回路１３５（端子ＴＣ）と、ノードＮ３と、の間に接続される。
　図８Ｃに示す例では、図８Ａに示す例及び図８Ｂに示す例の組み合わせである。従って、ＤＣバイアス電圧生成回路１３５は、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の両方に直流バイアス電圧を印加する。
　図９は、図８Ａ～図８Ｃにおける発振周波数の増減と直流バイアス電圧の増減との間の関係の一例を示す図である。
　図８Ａ～図８Ｃに示す例では、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の少なくとも一方にＤＣバイアス電圧生成回路１３５（端子ＴＣ）が接続される。
　ＤＣバイアス電圧生成回路１３５は、遅延素子１３１１に含まれる少なくとも１つのトランジスタのゲートに入力される直流制御信号の電圧レベルを調整して、トランジスタの駆動能力を調整する。より詳細には、図９に示すように、ＤＣバイアス電圧生成回路１３５は、駆動能力を下げるように、ｐ型ＭＯＳトランジスタ（第１トランジスタＴｒ１）の直流電圧レベルを上げ、又は、ｎ型ＭＯＳトランジスタ（第２トランジスタＴｒ２）の直流電圧レベルを下げる直流制御信号を生成する。一方、ＤＣバイアス電圧生成回路１３５は、駆動能力を上げるように、ｐ型ＭＯＳトランジスタ（第１トランジスタＴｒ１）の直流電圧レベルを下げ、又は、ｎ型ＭＯＳトランジスタ（第２トランジスタＴｒ２）の直流電圧レベルを上げる直流制御信号を生成する。
　図８Ａに示す例では、より低周波数でリング発振器１３１を発振させたい場合（トランジスタ能力を下げたい場合）、ＤＣバイアス電圧生成回路１３５は、第１トランジスタＴｒ１のバイアス電圧を下げる。逆に、より高周波数でリング発振器１３１を発振させたい場合（トランジスタ能力を上げたい場合）、ＤＣバイアス電圧生成回路１３５は、第２トランジスタＴｒ２のバイアス電圧を上げる。
　図８Ｂに示す例では、より低周波数でリング発振器１３１を発振させたい場合、ＤＣバイアス電圧生成回路１３５は、第１トランジスタＴｒ１のバイアス電圧を上げる。逆に、より高周波数でリング発振器１３１を発振させたい場合、ＤＣバイアス電圧生成回路１３５は、第１トランジスタＴｒ１のバイアス電圧を下げる。
　図８Ｃに示す例では、ＤＣバイアス電圧生成回路１３５は、図９に従って、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の両方のバイアス電圧を増減させればよい。トランジスタ能力の制御の観点から、両方のバイアス電圧を制御することがより好ましい。
　また、高周波数でリング発振器１３１を動作させる場合、ＤＣバイアス電圧生成回路１３５は、バイアス電圧として電源電圧を印加してもよい。この場合、ＤＣバイアス電圧生成回路１３５は、電源までの配線であればよい。
　また、バイアス電圧をトランジスタ能力に応じて適切に印加すると、リング発振器１３１として構築した際の発振器特性のバラつきを抑制することができる。これは、トランジスタの閾値電圧を見かけ上制御することにより、トランジスタ本来の閾値電圧のバラつきを見かけ上打ち消すことができるためである。このバラつき抑制は、トランジスタ能力の弱まる条件（例えば、プロセス、電源電圧及び温度等）での発振周波数低下も抑制することが出来る。この結果、副次的効果として、実際にリング発振器１３１を使用した際に保証可能な最大発振周波数が向上する。
　図１０は、トランジスタ能力に応じたバイアス電圧の一例を示す図である。図１０は、上記のリング発振器１３１における発振器特性のバラ付きを抑制することができるバイアス電圧を示す。より詳細には、図１０は、バイアス電圧の電圧値の大きさの順番を、ｐ型ＭＯＳトランジスタ（第１トランジスタＴｒ１）及びｎ型ＭＯＳトランジスタ（第２トランジスタＴｒ２）のトランジスタ能力に応じて示す図である。
　図１０は、トランジスタ能力の調整前における、第１トランジスタＴｒ１および第２トランジスタＴｒ２の駆動能力の大小関係を示す。「ｐＭＯＳ」の「Ｆａｓｔ」は、第１トランジスタＴｒ１の動作速度が速く、駆動能力が高いことを示す。「ｐＭＯＳ」の「Ｓｌｏｗ」は、第１トランジスタＴｒ１の動作速度が遅く、駆動能力が低いことを示す。「ｎＭＯＳ」の「Ｆａｓｔ」は、第２トランジスタＴｒ２の動作速度が速く、駆動能力が高いことを示す。「ｎＭＯＳ」の「Ｓｌｏｗ」は、第２トランジスタＴｒ２の動作速度が遅く、駆動能力が低いことを示す。
　図１０に示すように、ＤＣバイアス電圧生成回路１３５は、バイアス電圧が降順に、第１トランジスタＴｒ１（ｐ型ＭＯＳトランジスタ）のトランジスタ能力が高く、かつ、第２トランジスタＴｒ２（ｎ型ＭＯＳトランジスタ）のトランジスタ能力が低い場合、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の両方のトランジスタ能力が低い場合、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の両方のトランジスタ能力が高い場合、第１トランジスタＴｒ１のトランジスタ能力が低く、かつ、第２トランジスタＴｒ２のトランジスタ能力が高い場合、となるようにバイアス電圧を変更する。
　第１トランジスタＴｒ１（ｐ型ＭＯＳトランジスタ）のトランジスタ能力が高く、かつ、第２トランジスタＴｒ２（ｎ型ＭＯＳトランジスタ）のトランジスタ能力が低い場合、第１トランジスタＴｒ１のトランジスタ能力を下げ、第２トランジスタＴｒ２のトランジスタ能力を上げる必要がある。従って、図９に示す関係により、バイアス電圧の電圧値は、最も高く、１番目に高い値に設定される。
　第１トランジスタＴｒ１及び第２トランジスタＴｒ２のトランジスタ能力が同程度である場合、すでにトランジスタ能力のバラつきは抑制されている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２の両方のトランジスタ能力が低い場合、図９に示す関係により、バイアス電圧の電圧値は、２番目に高い値に設定される。一方、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の両方のトランジスタ能力が高い場合、図９に示す関係により、バイアス電圧の電圧値は、３番目に高い値に設定される。
　第１トランジスタＴｒ１のトランジスタ能力が低く、かつ、第２トランジスタＴｒ２のトランジスタ能力が高い場合、第１トランジスタＴｒ１のトランジスタ能力を上げ、第２トランジスタＴｒ２のトランジスタ能力を下げる必要がある。従って、図９に示す関係により、バイアス電圧の電圧値は、最も低く、４番目に高い値に設定される。
　尚、電圧値の並び順は、図１０に示す例に限定されず、適切にトランジスタ能力を調整できる範囲内で変更されてもよい。
［バイアス電圧生成回路の構成例］
　図１１は、ＤＣバイアス電圧生成回路１３５の構成の一例を示す回路図である。図１１は、図１０に示すバイアス電圧を実現可能な回路の一例を示す。
　ＤＣバイアス電圧生成回路１３５は、電流源１３５１と、第３トランジスタＴｒ３と、第４トランジスタＴｒ４と、抵抗素子１３５２と、端子ＴＤと、を備える。図１１に示す例では、第３トランジスタＴｒ３はｎ型ＭＯＳトランジスタ１３５３であり、第４トランジスタＴｒ４はｐ型ＭＯＳトランジスタ１３５４である。
　電流源１３５１は、第１基準電圧ノードＲＶ１と第１ノードＮ１との間に接続される。図１１に示す例では、第１基準電圧ノードＲＶ１は、電源である。また、電流源１３５１は、第３トランジスタＴｒ３と直列に接続される。
　第３トランジスタＴｒ３は、ダイオード接続されている。すなわち、第３トランジスタＴｒ３は、ゲートとドレインとが接続されている。より詳細には、第３トランジスタＴｒ３は、一端（ドレイン）が電流源１３５１及び端子ＴＤと接続され、他端（ソース）が第１ノードＮ１と接続される。
　第４トランジスタＴｒ４は、第１基準電圧ノードＲＶ１（電源）と第１ノードＮ１との間に接続され、ダイオード接続されている。すなわち、第４トランジスタＴｒ４は、電流源１３５１及び第３トランジスタＴｒ３と並列に接続されている。より詳細には、一端（ソース）が第１基準電圧ノードＲＶ１と接続され、他端（ドレイン）が第１ノードＮ１と接続される。
　抵抗素子１３５２は、第１ノードＮ１と第２基準電圧ノードＲＶ２との間に接続される。図１１に示す例では、第２基準電圧ノードＲＶ２は、グランドである。
　出力端子としての端子ＴＤは、第３トランジスタＴｒ３のゲート及びドレインと接続され、直流制御信号を端子ＴＣに出力する。すなわち、ＤＣバイアス電圧生成回路１３５は、ダイオード接続された第３トランジスタＴｒ３のゲート及びドレインから直流制御信号を出力する。
　第４トランジスタＴｒ４の閾値電圧で、抵抗素子１３５２の上側の電圧が決まる。第３トランジスタＴｒ３の閾値電圧で第３トランジスタＴｒ３のゲート電圧が持ち上がる。従って、第３トランジスタＴｒ３のゲート電圧（バイアス電圧）は、第３トランジスタＴｒ３及び第４トランジスタＴｒ４の各閾値電圧のバランスで自動的に決まる。すなわち、図１１に示す回路により、ＤＣバイアス電圧生成回路１３５で生成される直流バイアス電圧が自動的に決まる。
　また、第３トランジスタＴｒ３及び第４トランジスタＴｒ４は、遅延素子１３１１に含まれるトランジスタと同一又は類似の特性を有することが好ましい。より詳細には、ｎ型ＭＯＳトランジスタ１３５３及びｐ型ＭＯＳトランジスタ１３５４は、それぞれ第２トランジスタＴｒ２及び第１トランジスタＴｒ１と同種であり、同様の特性を有する。「同一又は類似の特性」は、例えば、電流及び電圧特性等だけでなく、製造（プロセス）バラつき、電源電圧バラつき及び温度バラつき等による特性変化（駆動能力の変化）も含む。これにより、トランジスタ能力のバラつきに応じて、図１０に示すバイアス電圧の並び順が自動的に実現できる。この結果、トランジスタ能力を制御するために、追加で制御信号を設ける必要がない。
　尚、ＤＣバイアス電圧生成回路１３５の構成は、図１１に示す例に限定されない。ＤＣバイアス電圧生成回路１３５は、例えば、外部から制御信号を受けて、図９に示すように、所望の発振周波数が得られるバイアス電圧を生成してもよい。
［バイアス電圧によって閾値電圧が見かけ上制御される理論的背景］
　図１２Ａは、リング発振器１３１ＣにおけるリングユニットＵの構成の比較例を示す回路図である。図１２Ｂは、リング発振器１３１におけるリングユニットＵの構成の一例を示す回路図である。図１２Ａ及び図１２Ｂは、それぞれ図７の比較例によるリング発振器１３１Ｃ及び図５の本実施形態によるリング発振器１３１におけるリングユニットＵを示す。
　ＶＡは、端子ＴＡにおける電圧を示す。ＶＢは、端子ＴＢにおける電圧を示す。Ｖｂｉａｓは、外部（端子ＴＣ）から供給されるバイアス電圧（バイアス信号）を示す。Ｖｉｎは、各段の遅延素子１３１１（リングユニットＵ）における入力電圧（入力信号）を示す。Ｖｏｕｔは、各段の遅延素子１３１１における出力電圧（出力信号）を示す。
　入力電圧Ｖinは、交流の入力電圧Ｖin_AC及び直流の入力電圧Ｖin_DCを用いて、式１により表される。
　Ｖin＝Ｖin_AC＋Ｖin_DC　（式１）
また、バイアス電圧Ｖbiasは、直流のバイアス電圧Ｖbias_DCを用いて、式２により表される。
　Ｖbias＝Ｖbias_DC　（式２）
なお、図１２Ｂに示す例では、バイアス電圧Ｖbiasとして直流電圧のみを端子ＴＣから印加するため、バイアス電圧Ｖbiasは直流成分のみで表される。
　第２トランジスタＴｒ２のゲート端子に注目する。図７に示す比較例による第２トランジスタＴｒ２のオーバードライブ電圧Ｖovは、第２トランジスタＴｒ２の閾値電圧を「Ｖth」とすると、式３により表される。
　Ｖov＝Ｖin_AC＋Ｖin_DC－Ｖth　（式３）
一方、本実施形態における図５における第２トランジスタＴｒ２のオーバードライブ電圧Ｖｏｖは、式４により表される。
　Ｖov＝Ｖin_AC＋Ｖbias_DC－Ｖth　（式４）
ここで、「Ｖth_shift」を、式５のように定義する。
　Ｖbias_DC－Ｖin_DC＝Ｖth_shift　（式５）
これにより、式４を、式６のように書き換えることができる。
　Ｖov＝Ｖin_AC＋Ｖin_DC－（Ｖth－Ｖth_shift）　（式６）
式６と式３とを比較すると、式３における「Ｖth」が「Ｖth－Ｖth_shift」に書き換わっている。従って、見かけ上の第２トランジスタＴｒ２の閾値電圧がシフトされている。これにより、ＭＯＳＦＥＴの閾値電圧、すなわち、トランジスタ能力を、比較例での入力信号の直流電位と、外部（端子ＴＣ）から印加される直流バイアスと、の差分に応じて、見かけ上制御することができる。
　以上のように、本実施形態による発振装置（ＶＣＯ１３）は、複数の遅延素子１３１１に入力される入力信号の直流電圧レベルを制御する直流制御信号を入力する端子ＴＣを備えている。これにより、リング発振器１３１の外部からのバイアス電圧に応じてトランジスタ能力を制御することができ、発振器特性を制御することができる。この結果、リング発振器１３１の周波数可変幅を拡張（ワイドレンジ化）することができる。また、リング発振器１３１の保証可能な最大発振周波数は、トランジスタ能力が最も弱まる条件での発振周波数で決まってしまう。トランジスタ能力を見かけ上制御することにより、保証可能な最大発振周波数を向上させることができる。
　また、本実施形態による発振装置（ＶＣＯ１３）は、発振器特性のバラつきを抑えるための、トランジスタ能力に応じた適切なバイアス電圧を生成するＤＣバイアス電圧生成回路１３５を含む。ＤＣバイアス電圧生成回路１３５の構成を、例えば、図１１に示す構成にすることにより、特別なキャリブレーション動作（機能）や制御信号を用いることなく、トランジスタ能力を制御することができる。
　トランジスタ能力を制御する他の方法として、ＳＯＩ（Silicon on Insulator）ＭＯＳＦＥＴにおいてボディ効果を利用することが知られている。しかし、ボディ効果を利用するためには、ＳＯＩＭＯＳＦＥＴのような特定のトランジスタ構造が必要になることが多い。従って、一般的にＳｏＣ（System-on-a-chip）で用いられるバルクＣＭＯＳと比較して、ＳＯＩＭＯＳＦＥＴ構造を持つトランジスタの製造コストは高価である。
　これに対して、第１実施形態では、回路構成により発振信号に対して直流バイアス電圧を印加する。これにより、特定のトランジスタ構造を必要とすること無く、比較的安価なバルクＣＭＯＳプロセスで発振装置（ＶＣＯ１３）を製造することができる。
［変形例］
　図１３Ａ及び図１３Ｂは、リング発振器１３１におけるリングユニットＵの構成の変形例を示す回路図である。図１３Ａ及び図１３Ｂは、それぞれ図８Ｂ及び図８Ｃのリング発振器１３１におけるリングユニットＵを示す。
　このように、端子ＴＣは、第１トランジスタＴｒ１のゲートに接続されてもよく、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の両方のゲートと接続されてもよい。
　図１４Ａは、リング発振器１３１に含まれるリングユニットＵの一例を示すブロック図である。図１４Ａに示す例では、遅延素子１３１１は、インバータである。
　図１４Ｂは、図１４ＡのリングユニットＵによるリング発振器１３１の構成の一例を示すブロック図である。
　図１４Ｂは、奇数相で発振するリング発振器１３１の例を示す。図１４Ｂに示すリング発振器１３１は、図５に示すリング発振器１３１と同様に、３段のインバータチェーンを示す。しかし、これに限られず、リング発振器１３１は、５段、７段等のインバータチェーンであってもよい。
　図１４Ｃは、図１４ＡのリングユニットＵによるリング発振器１３１の構成の変形例を示すブロック図である。
　図１４Ｃは、偶数相で発振するリング発振器１３１の例を示す。従って、遅延素子１３１１の接続段数は、奇数に限られない。
　図１５Ａ及び図１５Ｂは、リング発振器１３１の構成の変形例を示す回路図である。
　図１５Ａに示す例では、第１トランジスタＴｒ１に代えて、負荷抵抗としての抵抗素子１３１４が設けられる。この場合も、遅延素子１３１１はインバータとして機能する。
　図１５Ｂに示す例では、遅延素子１３１１として差動型増幅回路が用いられる。
　このように、遅延素子１３１１は、ＣＭＯＳインバータのインバータチェーンに限られない。従って、遅延素子１３１１は、直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含んでいればよい。
　図１６は、ＤＣバイアス電圧生成回路１３５の構成の変形例を示す回路図である。
　図１６に示す例では、第３トランジスタＴｒ３はｐ型ＭＯＳトランジスタ１３５４であり、第４トランジスタＴｒ４はｎ型ＭＯＳトランジスタ１３５３である。また、第１基準電圧ノードＲＶ１は、グランドであり、第２基準電圧ノードＲＶ２は、電源である。図１６に示すＤＣバイアス電圧生成回路１３５のその他の構成は、図１１に示すＤＣバイアス電圧生成回路１３５の構成と同様である。
　図１６に示すＤＣバイアス電圧生成回路１３５は、図１１に示すＤＣバイアス電圧生成回路１３５とほぼ同様の機能及び役割を有するが、出力可能な電圧範囲及び電源電圧からの伝達関数等に差が出る。図８Ａ及び図８Ｃにおいて、第２トランジスタＴｒ２にＤＣバイアス電圧が供給される場合、図１１に示すＤＣバイアス電圧生成回路１３５がバイアス電圧を供給することが好ましい。一方、図８Ｂ及び図８Ｃにおいて、第１トランジスタＴｒ１にバイアス電圧が供給される場合、図１６に示すＤＣバイアス電圧生成回路１３５がバイアス電圧を供給することが好ましい。これにより、リング発振器１３１をよりワイドレンジの発振周波数で動作させることができる。
　図１７Ａ及び図１７Ｂは、ＤＣバイアス電圧生成回路１３５の構成の変形例を示す回路図である。
　ＤＣバイアス電圧生成回路１３５は、電流源１３５１を流れる電流、第３トランジスタＴｒ３の並列数、第４トランジスタＴｒ４の並列数及び抵抗素子１３５２の抵抗の少なくとも１つを変更することにより、直流制御信号の直流電圧レベルを制御する。トランジスタの並列数の変更は、トランジスタサイズを変更してトランジスタを流れる電流量を制御する方法の一例である。また、可変機構は、例えば、ＶＣＯ１３の外部から入力される制御信号により制御される。
　図１７Ａ及び図１７Ｂに示すＤＣバイアス電圧生成回路１３５は、それぞれ、図１１及び図１６に示すＤＣバイアス電圧生成回路１３５における電流源１３５１、第３トランジスタＴｒ３、第４トランジスタＴｒ４及び抵抗素子１３５２に可変機構が設けられている。
　このような可変機構により、トランジスタ能力に合わせたリング発振器１３１の特性の自動調整だけでなく、例えば、発振周波数ごとにより適切なトランジスタ能力を実現できるように制御することも可能となる。
　図１８は、図１７Ａ及び図１７Ｂにおける可変機構の動作とバイアス電圧との間の関係の一例を示す図である。図１８における「実施例（ａ）」は、図１７ＡのＤＣバイアス電圧生成回路１３５における可変機構の動作を示す。図１８における「実施例（ｂ）」は、図１７ＢのＤＣバイアス電圧生成回路１３５における可変機構の動作を示す。
　図１７Ａに示す例は、第３トランジスタＴｒ３がｎ型ＭＯＳトランジスタ１３５３であり、かつ、第４トランジスタＴｒ４がｐ型ＭＯＳトランジスタ１３５４である場合である。この場合、ＤＣバイアス電圧生成回路１３５は、電流源１３５１に流れる電流を減らすことにより直流電圧レベルを下げ、又は、電流源１３５１に流れる電流を増やすことにより直流電圧レベルを上げる。同様に、ＤＣバイアス電圧生成回路１３５は、ｎ型ＭＯＳトランジスタ１３５３の並列数を増やしｐ型ＭＯＳトランジスタ１３５４の並列数を減らすことにより直流電圧レベルを下げ、又は、ｎ型ＭＯＳトランジスタ１３５３の並列数を減らしｐ型ＭＯＳトランジスタ１３５４の並列数を増やすことにより直流電圧レベルを上げる。同様に、ＤＣバイアス電圧生成回路１３５は、抵抗素子１３５２の抵抗値を下げることにより直流電圧レベルを下げ、又は、抵抗素子１３５２の抵抗値を上げることにより直流電圧レベルを上げる。
　図１７Ｂに示す例は、第３トランジスタＴｒ３がｐ型ＭＯＳトランジスタ１３５４であり、かつ、第４トランジスタＴｒ４がｎ型ＭＯＳトランジスタ１３５３である場合である。この場合、ＤＣバイアス電圧生成回路１３５は、電流源１３５１に流れる電流を増やすことにより直流電圧レベルを下げ、又は、電流源１３５１に流れる電流を減らすことにより直流電圧レベルを上げる。同様に、ＤＣバイアス電圧生成回路１３５は、ｎ型ＭＯＳトランジスタ１３５３の並列数を減らしｐ型ＭＯＳトランジスタ１３５４の並列数を増やすことにより直流電圧レベルを上げ、又は、ｎ型ＭＯＳトランジスタ１３５３の並列数を増やしｐ型ＭＯＳトランジスタ１３５４の並列数を減らすことにより直流電圧レベルを下げる。同様に、ＤＣバイアス電圧生成回路１３５は、抵抗素子１３５２の抵抗値を上げることにより直流電圧レベルを下げ、又は、抵抗素子１３５２の抵抗値を下げることにより直流電圧レベルを上げる。
　また、図１８に示すように、ｎ型ＭＯＳトランジスタ１３５３の並列数の増減と、ｐ型ＭＯＳトランジスタ１３５４の並列数の増減と、の間の関係は逆になっている。
　なお、可変機構を用いた具体的な発振周波数の設定については、図２２Ａ～図２２Ｃを参照して、後で説明する。
　図１９Ａ～図１９Ｃは、リングユニットＵの構成の変形例を示す回路図である。
　リング発振器１３１は、端子ＴＥさらに備える。図１９Ａ～図１９Ｃに示す例では、それぞれ図１２Ｂ、１３Ａ、１３Ｂに示すリングユニットＵに、端子ＴＥがさらに設けられている。
　第２制御端子としての端子ＴＥは、複数の遅延素子１３１１に入力される入力信号の交流電圧レベルを制御する交流制御信号を入力する。端子ＴＥは、ノードＮ２およびノードＮ３の少なくとも一方と接続されている。
　図２０Ａは、リング発振器１３１の構成の変形例を示す回路図である。図２０Ａに示すリング発振器１３１は、一例として、図１９Ａに示すリングユニットＵを含む。また、図２０Ａは、ＡＣバイアス電圧の使用例を説明する図でもある。
　ＶＣＯ１３は、ノイズ成分検出回路１３６と、ＡＣ（Alternating Current）バイアス信号生成回路１３７と、をさらに備える。
　ノイズ成分検出部としてのノイズ成分検出回路１３６は、複数の遅延素子１３１１に供給される電源電圧のノイズ成分を検出する。
　交流制御信号生成部としてのＡＣバイアス信号生成回路１３７は、ノイズ成分を打ち消すように交流制御信号を生成する。
　図２０Ａに示す例では、ノイズ成分検出回路１３６は、電源電圧に重畳されるノイズ成分を検知する。ＡＣバイアス信号生成回路１３７は、ノイズ成分の大きさに応じて逆特性のＡＣバイアス電圧を生成し、リング発振器１３１に対してフィードフォワード的に印加する。すなわち、ＡＣバイアス信号生成回路１３７は、電源電圧のノイズの影響をキャンセルするように、ＡＣバイアス電圧をリング発振器１３１に供給する。これにより、電源電圧の変動によるリング発振器１３１の特性変化を抑制することができる。
　図２０Ｂは、リング発振器１３１の構成の変形例を示す回路図である。図２０Ｂに示す変形例は、ノイズ成分検出回路１３６の検出対象がリング発振器１３１の発振信号である点で、図２０Ａに示す変形例と異なる。
　ノイズ成分検出回路１３６は、遅延素子１３１１が出力する発振信号のノイズ成分を検出する。
　図２０Ｂに示す例では、ノイズ成分検出回路１３６は、発振信号に重畳されるノイズを検知する。ＡＣバイアス信号生成回路１３７は、ノイズ成分の大きさに応じて逆位相のＡＣバイアス電圧を生成し、リング発振器１３１に対してフィードバック的に印加する。すなわち、ＡＣバイアス信号生成回路１３７は、発振信号のノイズの影響をキャンセルするように、ＡＣバイアス電圧をリング発振器１３１に供給する。
　尚、ノイズ成分検出回路１３６は、電源電圧及び発振信号の両方のノイズ成分を検出してもよい。
［ＶＣＯの実施形態］
　図２１は、ＶＣＯ１３の構成の一例を示す回路図である。図２１は、図８Ａに示す接続例と、図１７Ａのうち電流源１３５１の電流値を可変とするＤＣバイアス電圧生成回路１３５と、の組み合わせである。
　複数の遅延素子１３１１は、第１基準電圧ノードＲＶ１と第２基準電圧ノードＲＶ２との間に接続される。従って、リング発振器１３１は、ＤＣバイアス電圧生成回路１３５と並列に接続されている。図２１に示す例では、第１基準電圧ノードＲＶ１は電源であり、第２基準電圧ノードＲＶ２はグランドである。
　ＶＣＯ１３は、発振周波数制御部１３８をさらに備える。
　発振周波数制御部１３８は、発振信号の発振周波数を制御する。図２１に示す例では、発振周波数制御部１３８は、図３Ａに示すＶＣＣＳ１３２である。従って、図２１は、図３Ａを組み合わせた図でもある。また、発振周波数制御部１３８は、第５トランジスタＴｒ５と、第６トランジスタＴｒ６と、端子ＴＦと、を有する。
　第５トランジスタＴｒ５は、電流源１３５１に流れる電流を制御する。図２１に示す例では、第５トランジスタＴｒ５は、電流源１３５１と第２基準電圧ノードＲＶ２との間に接続されている。
　第６トランジスタＴｒ６は、第５トランジスタＴｒ５のドレイン電流に比例するドレイン電流を流す。複数の遅延素子１３１１の遅延時間は、第６トランジスタＴｒ６のドレイン電流に応じて変化する。第６トランジスタＴｒ６は、複数の遅延素子１３１１と、第１基準電圧ノードＲＶ１又は第２基準電圧ノードＲＶ２と、の間に設けられる。図２１に示す例では、第６トランジスタＴｒ６は、リング発振器１３１と第２基準電圧ノードＲＶ２との間に接続されている。また、第６トランジスタＴｒ６は、複数の遅延素子１３１１に電流を流す。第６トランジスタＴｒ６に流れる電流値が大きいほど、リング発振器１３１はより高周波数で動作する。
　発振周波数制御部１３８は、第５トランジスタＴｒ５のゲート電圧を制御することにより、電流源１３５１に流れる電流を制御するとともに、複数の遅延素子１３１１の遅延時間を制御することにより発振信号の発振周波数を制御する。
　また、より詳細には、第５トランジスタＴｒ５のゲート電圧により、電流源１３５１に流れる電流と第６トランジスタＴｒ６のドレイン電流とが制御される。これは、第６トランジスタＴｒ６は、ゲートが第５トランジスタＴｒ５のゲートと接続されているためである。また、電流源１３５１に流れる電流により、第３トランジスタＴｒ３のドレイン電流が制御される。
　また、電流源１３５１は、例えば、カレントミラー回路である。従って、電流源１３５１は、第５トランジスタＴｒ５に流れる電流に応じた電流を、第３トランジスタＴｒ３に流す。より詳細には、第３トランジスタＴｒ３に流れる電流の大きさは、例えば、第５トランジスタＴｒ５に流れる電流に対して、ほぼ同じ、又は、比例する。
　図２１に示す例では、ＤＣバイアス電圧生成回路１３５の電流源１３５１は、リング発振器１３１の周波数を制御する第６トランジスタＴｒ６とカレントミラー構成になっている。これにより、第６トランジスタＴｒ６を流れる電流が増加すると、それに連動してＤＣバイアス電圧生成回路１３５の電流源１３５１が流す電流が増える。従って、リング発振器１３１の周波数を高くする制御信号が外部から印加された（第６トランジスタＴｒ６のゲート電圧が高くなった）場合、ＤＣバイアス電圧生成回路１３５は、その制御信号に関する情報を受けて、図１８に則って直流バイアス電圧を増加させる。これにより、図９の関係からリング発振器１３１の特性がより高周波動作に適した状態へと自動的に調節される。
　また、電流源１３５１を設けることにより、第３トランジスタＴｒ３のゲート電圧（バイアス電圧）が電源電圧に張り付かないようにすることができる。また、電流源１３５１に流れる電流が多いほど、第３トランジスタＴｒ３のゲート－ソース間電圧ＶＧＳが大きくなる。電流源１３５１を発振器の電流源（第６トランジスタＴｒ６）と連動させた場合、発振周波数が高周波数になるほど、よりトランジスタ能力を高めることができる。低周波数のときは、無理にトランジスタ能力を高めることはしない。これにより、高周波数だと動作するが、低周波数だと動作できないという不具合を抑制することができる。
　端子ＴＦは、発振周波数制御アナログ信号を、発振周波数制御部１３８に入力する。これにより、発振周波数制御部１３８は、第５トランジスタＴｒ５の並列数及び第６トランジスタＴｒ６の並列数を変更することにより、発振周波数を制御する。また、発振周波数制御部１３８は、例えば、発振周波数制御アナログ信号に基づいて、第３トランジスタＴｒ３の並列数、第４トランジスタＴｒ４の並列数及び抵抗素子１３５２の抵抗を制御する。
　尚、発振周波数制御部１３８は、ＶＣＣＳ１３２に限られず、例えば、図３Ｃ～図３Ｆに示すＲＥＧ１３３又はＤＡＣ１３４等であってもよい。
［ＶＣＯにおける可変機構の使用例］
　図２２Ａ～図２２Ｃは、図２１のＶＣＯ１３に対して発振周波数制御部１３８及びＤＣバイアス電圧生成回路１３５内の各構成の可変機構の使用例を示す回路図である。図２２Ａ～図２２Ｃは、それぞれ低周波用設定、中周波用設定及び高周波用設定を示す。
　図２２Ａ～図２２Ｃに示す例では、低周波数用設定から中周波用設定、または、中周波用設定から高周波数用設定にかけて、第５トランジスタＴｒ５、第６トランジスタＴｒ６及び第４トランジスタＴｒ４の並列数、並びに、抵抗素子１３５２の抵抗は倍増している。また、第３トランジスタＴｒ３の並列数は半減している。
　より高周波数用の設定になるにつれて、第６トランジスタＴｒ６の並列数を増やすことで、リング発振器１３１により多くの電流を供給できる。これに加えて、より高周波に向けたバイアス電圧がＤＣバイアス電圧生成回路１３５によって生成される。例えば、図２２Ａ～図２２Ｃの様な周波数制御発振器をＰＬＬ回路１に用いることで、発振器の設定切り替えによってより広い周波数レンジを持つＰＬＬ回路１を実現することができる。また、トランジスタ能力が高い場合、抵抗素子１３５２の抵抗値を低くするように制御することにより、トランジスタ能力を低くしてもよい。この場合、ノイズを抑制し、発振器特性を向上させることができる。
［ＰＬＬ回路の接続例］
　図２３Ａは、リング発振器１３１をＰＬＬ回路１として使用する際の接続の一例を示すブロック図である。図２３Ａは、図１のＰＬＬ回路１を示す。なお、リング発振器１３１及びＤＣバイアス電圧生成回路１３５は、合わせて発振コアとも呼ばれる。
　図２３Ｂは、リング発振器１３１をＰＬＬ回路１として使用する際の接続の変形例を示すブロック図である。図２３Ｂは、図２のＰＬＬ回路１ａを示す。
　図２３Ａに示すアナログＰＬＬ回路と図２３Ｂに示すデジタルＰＬＬ回路との間において、位相比較回路及び手法等に差分はあるが、リング発振器１３１の構成としては共通構成を用いることができる。
　以上のように、本実施形態による発振装置（ＶＣＯ１３）をＰＬＬ回路１に利用することにより、高速での発振動作が実現できるだけではなく、ワイドレンジな発振周波数可変幅を持つ発振器コアを実現することができる。
　図２４は、ＰＬＬ回路１の周波数設定の比較例を示す図である。図２４に示すＰＬＬ回路１は、図７に示す比較例によるリング発振器１３１Ｃが用いられている。リング発振器１３１Ｃは端子ＴＣを有さないため、バイアス電圧の供給等によるトランジスタ能力の調整は行われない。また、ＰＬＬ１～ＰＬＬ３は、それぞれＰＬＬ出力周波数レンジが異なるＰＬＬ回路を示す。
　昨今では、より高速での信号処理や、より大容量のデータ転送等の要求を実現するために、ＰＬＬ回路１に対して最大レートの更なる向上が求められている。一方で、下位互換まで包含する為に低データレートでも動作可能なＰＬＬ回路１が望まれる場合もある。
　図２４に示す例では、アプリケーションによっては、異なる発振周波数可変幅の発振器コアを持つＰＬＬ回路１の使い分けや組み合わせ等の手法で、要求されるデータレート等を実現することができる。例えば、３つのＩＦ（インターフェース）規格に対応するチップが必要となった場合、図２４に示すように、出力周波数レンジの異なる３つのＰＬＬ回路１を用いることで、３つのＩＦ規格に対応するチップを実現することができる。加えて、リング発振器及びＬＣ発振器ごとに、メリット及びデメリットがある。例えば、リング発振器は、理屈上はワイドレンジでの発振動作が実現可能である。一方、リング発振器は、トランジスタ能力のバラつき由来の大きな特性バラつきがワイドレンジ動作を阻害してしまう。また、ＬＣ発振器は、高速での発振動作が可能である。一方、ＬＣ発振器は、制御方式由来でワイドレンジでの発振動作が困難である。従って、図２４に示す例において、ＰＬＬ３がカバーしている高周波動作がリング発振器では実現できないケースも考えられる。そのようなケースでは、例えば、ＰＬＬ１とＰＬＬ２にはリング発振器が使用され、高周波動作用のＰＬＬ３ではＬＣ発振器が用いられるということも考えられる。しかし、このような手法では、複数のＰＬＬ回路１を設計する工数、及び、複数のＰＬＬ回路１を搭載する為のチップ面積を必要とするためにチップコストが増加する。
　これに対して、本実施形態によるＰＬＬ回路１には、高速での発振動作が実現できるだけではなく、ワイドレンジな発振周波数可変幅を実現可能な発振器コアが用いられる。
　図２５は、ＰＬＬ回路１の周波数設定の一例を示す図である。
　ＰＬＬ回路１は、周波数切替部１５をさらに備える。周波数切替部１５は、発振装置の発振周波数を制御する周波数信号に基づいて、発振周波数の可変域を切り替える。周波数信号は、例えば、図２３Ａに示す入力信号である。周波数切替部１５は、例えば、ＰＬＬ回路１の外部から、可変域を切り替える信号を受け取る。
　図２５に示すように、本実施形態では、単一の発振器（リング発振器１３１）で、複数の規格に対応することができる。また、単一の発振器で複数の規格（例えば、ＩＦ規格１～ＩＦ規格３）を包含させることができる。また、アプリケーションの動作モードの切り替えを、単一の発振器で実現することができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
　前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第１制御端子と、を備える、発振装置。
　（２）前記複数の遅延素子の入力ノードに接続され、前記複数の入力信号に含まれる直流信号成分を遮断する複数のキャパシタをさらに備える、（１）に記載の発振装置。
　（３）前記遅延素子は、前記直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含む、（１）又は（２）に記載の発振装置。
　（４）前記複数の遅延素子は、リング状に接続された複数の論理反転回路を有し、
　前記複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、前記直流制御信号により一括して制御される、（１）又は（２）に記載の発振装置。
　（５）前記論理反転回路は、第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続され、互いに導電型の異なる第１トランジスタ及び第２トランジスタを有し、
　前記第１トランジスタ及び前記第２トランジスタの一方のゲートの直流電圧レベルは、前記直流制御信号により設定される、（４）に記載の発振装置。
　（６）前記第１トランジスタのゲート及び前記第２トランジスタのゲートの間に接続され、他のいずれかの前記論理反転回路の出力信号に含まれる直流信号成分を遮断するキャパシタをさらに備える、（５）に記載の発振装置。
　（７）前記遅延素子に含まれる少なくとも１つのトランジスタの駆動能力に応じた前記直流制御信号を生成する直流制御信号生成部をさらに備える、（１）乃至（６）のいずれか一項に記載の発振装置。
　（８）前記直流制御信号生成部は、前記トランジスタのゲートに入力される前記直流制御信号の電圧レベルを調整して、前記トランジスタの駆動能力を調整する、（７）に記載の発振装置。
　（９）前記直流制御信号生成部は、
　第１基準電圧ノードと第１ノードとの間で直列に接続される、電流源及びダイオード接続された第３トランジスタと、
　前記第１基準電圧ノードと前記第１ノードとの間に接続される、ダイオード接続された第４トランジスタと、
　前記第１ノードと第２基準電圧ノードとの間に接続される抵抗素子と、を有し、
　前記ダイオード接続された第３トランジスタのゲート及びドレインから前記直流制御信号を出力する、（７）又は（８）に記載の発振装置。
　（１０）前記直流制御信号生成部は、前記電流源を流れる電流、前記第３トランジスタの並列数、前記第４トランジスタの並列数及び前記抵抗素子の抵抗の少なくとも１つを制御することにより、前記直流制御信号の前記直流電圧レベルを制御する、（９）に記載の発振装置。
　（１１）前記直流制御信号生成部は、
　前記第３トランジスタがｎ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｐ型ＭＯＳトランジスタである場合、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを上げ、
　前記第３トランジスタがｐ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｎ型ＭＯＳトランジスタである場合、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを上げる、（１０）に記載の発振装置。
　（１２）前記直流制御信号生成部は、
　前記第３トランジスタがｎ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｐ型ＭＯＳトランジスタである場合、前記ｎ型ＭＯＳトランジスタの並列数を増やし前記ｐ型ＭＯＳトランジスタの並列数を減らすことにより前記直流電圧レベルを下げ、又は、前記ｎ型ＭＯＳトランジスタの並列数を減らし前記ｐ型ＭＯＳトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、
　前記第３トランジスタがｐ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｎ型ＭＯＳトランジスタである場合、前記ｎ型ＭＯＳトランジスタの並列数を減らし前記ｐ型ＭＯＳトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、又は、前記ｎ型ＭＯＳトランジスタの並列数を増やし前記ｐ型ＭＯＳトランジスタの並列数を減らすことにより前記直流電圧レベルを下げる、（１０）又は（１１）に記載の発振装置。
　（１３）前記発振信号の発振周波数を制御する発振周波数制御部をさらに備え、
　前記発振周波数制御部は、
　前記電流源に流れる電流を制御する第５トランジスタと、
　前記第５トランジスタのドレイン電流に比例するドレイン電流を流す第６トランジスタと、を有し、
　前記複数の遅延素子の遅延時間は、前記第６トランジスタのドレイン電流に応じて変化し、
　前記発振周波数制御部は、前記第５トランジスタのゲート電圧を制御することにより、前記電流源に流れる電流を制御するとともに、前記複数の遅延素子の遅延時間を制御することにより前記発振信号の発振周波数を制御する、（９）乃至（１２）のいずれか一項に記載の発振装置。
　（１４）前記第５トランジスタのゲート電圧により、前記電流源に流れる電流と前記第６トランジスタのドレイン電流とが制御され、
　前記電流源に流れる電流により、前記第３トランジスタのドレイン電流が制御される、（１３）に記載の発振装置。
　（１５）前記第３トランジスタ及び前記第４トランジスタは、前記遅延素子に含まれるトランジスタと同一又は類似する特性を有する、（９）乃至（１４）のいずれか一項に記載の発振装置。
　（１６）前記複数の遅延素子に入力される入力信号の交流電圧レベルを制御する交流制御信号を入力する第２制御端子をさらに備える、（１）乃至（１５）のいずれか一項に記載の発振装置。
　（１７）前記複数の遅延素子に供給される電源電圧のノイズ成分を検出するノイズ成分検出部と、
　前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、（１６）に記載の発振装置。
　（１８）前記遅延素子が出力する発振信号のノイズ成分を検出するノイズ成分検出部と、
　前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、（１６）に記載の発振装置。
　（１９）基準信号との位相差に基づいて発振信号の発振周波数を制御する発振装置と、
　前記基準信号と前記発振信号との位相差を検出する位相比較器と、を備え、
　前記発振装置は、
　入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
　前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第１制御端子と、を有する、ＰＬＬ回路。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　ＰＬＬ回路、１３　ＶＣＯ、１３ａ　ＤＣＯ、１３１　リング発振器、１３１１　遅延素子、１３１２　キャパシタ、１３５　ＤＣバイアス電圧生成回路、１３５１　電流源、１３５２　抵抗素子、１３５３　ｎ型ＭＯＳトランジスタ、１３５４　ｐ型ＭＯＳトランジスタ、１３６　ノイズ成分検出回路、１３７　ＡＣバイアス信号生成回路、１３８　発振周波数制御部、１５　周波数切替部、Ｎin　入力ノード、Ｎ１　第１ノード、ＲＶ１　第１基準電圧ノード、ＲＶ２　第２基準電圧ノード、ＴＡ～ＴＦ　端子、Ｔｒ１　第１トランジスタ、Ｔｒ２　第２トランジスタ、Ｔｒ３　第３トランジスタ、Ｔｒ４　第４トランジスタ、Ｔｒ５　第５トランジスタ、Ｔｒ６　第６トランジスタ

Claims (19)

  1. 　入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて発振信号を生成する複数の遅延素子と、
    　前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第１制御端子と、を備える、発振装置。
  2. 　前記複数の遅延素子の入力ノードに接続され、前記複数の入力信号に含まれる直流信号成分を遮断する複数のキャパシタをさらに備える、請求項１に記載の発振装置。
  3. 　前記遅延素子は、前記直流制御信号により直流電圧レベルが調整されるゲートを有するトランジスタを含む、請求項１に記載の発振装置。
  4. 　前記複数の遅延素子は、リング状に接続された複数の論理反転回路を有し、
    　前記複数の論理反転回路に入力される複数の入力信号の直流電圧レベルは、前記直流制御信号により一括して制御される、請求項１に記載の発振装置。
  5. 　前記論理反転回路は、第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続され、互いに導電型の異なる第１トランジスタ及び第２トランジスタを有し、
    　前記第１トランジスタ及び前記第２トランジスタの一方のゲートの直流電圧レベルは、前記直流制御信号により設定される、請求項４に記載の発振装置。
  6. 　前記第１トランジスタのゲート及び前記第２トランジスタのゲートの間に接続され、他のいずれかの前記論理反転回路の出力信号に含まれる直流信号成分を遮断するキャパシタをさらに備える、請求項５に記載の発振装置。
  7. 　前記遅延素子に含まれる少なくとも１つのトランジスタの駆動能力に応じた前記直流制御信号を生成する直流制御信号生成部をさらに備える、請求項１に記載の発振装置。
  8. 　前記直流制御信号生成部は、前記トランジスタのゲートに入力される前記直流制御信号の電圧レベルを調整して、前記トランジスタの駆動能力を調整する、請求項７に記載の発振装置。
  9. 　前記直流制御信号生成部は、
    　第１基準電圧ノードと第１ノードとの間で直列に接続される、電流源及びダイオード接続された第３トランジスタと、
    　前記第１基準電圧ノードと前記第１ノードとの間に接続される、ダイオード接続された第４トランジスタと、
    　前記第１ノードと第２基準電圧ノードとの間に接続される抵抗素子と、を有し、
    　前記ダイオード接続された第３トランジスタのゲート及びドレインから前記直流制御信号を出力する、請求項７に記載の発振装置。
  10. 　前記直流制御信号生成部は、前記電流源を流れる電流、前記第３トランジスタの並列数、前記第４トランジスタの並列数及び前記抵抗素子の抵抗の少なくとも１つを制御することにより、前記直流制御信号の前記直流電圧レベルを制御する、請求項９に記載の発振装置。
  11. 　前記直流制御信号生成部は、
    　前記第３トランジスタがｎ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｐ型ＭＯＳトランジスタである場合、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを上げ、
    　前記第３トランジスタがｐ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｎ型ＭＯＳトランジスタである場合、前記電流源に流れる電流を増やすことにより前記直流電圧レベルを下げ、又は、前記電流源に流れる電流を減らすことにより前記直流電圧レベルを上げる、請求項１０に記載の発振装置。
  12. 　前記直流制御信号生成部は、
    　前記第３トランジスタがｎ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｐ型ＭＯＳトランジスタである場合、前記ｎ型ＭＯＳトランジスタの並列数を増やし前記ｐ型ＭＯＳトランジスタの並列数を減らすことにより前記直流電圧レベルを下げ、又は、前記ｎ型ＭＯＳトランジスタの並列数を減らし前記ｐ型ＭＯＳトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、
    　前記第３トランジスタがｐ型ＭＯＳトランジスタであり、かつ、前記第４トランジスタがｎ型ＭＯＳトランジスタである場合、前記ｎ型ＭＯＳトランジスタの並列数を減らし前記ｐ型ＭＯＳトランジスタの並列数を増やすことにより前記直流電圧レベルを上げ、又は、前記ｎ型ＭＯＳトランジスタの並列数を増やし前記ｐ型ＭＯＳトランジスタの並列数を減らすことにより前記直流電圧レベルを下げる、請求項１０に記載の発振装置。
  13. 　前記発振信号の発振周波数を制御する発振周波数制御部をさらに備え、
    　前記発振周波数制御部は、
    　前記電流源に流れる電流を制御する第５トランジスタと、
    　前記第５トランジスタのドレイン電流に比例するドレイン電流を流す第６トランジスタと、を有し、
    　前記複数の遅延素子の遅延時間は、前記第６トランジスタのドレイン電流に応じて変化し、
    　前記発振周波数制御部は、前記第５トランジスタのゲート電圧を制御することにより、前記電流源に流れる電流を制御するとともに、前記複数の遅延素子の遅延時間を制御することにより前記発振信号の発振周波数を制御する、請求項９に記載の発振装置。
  14. 　前記第５トランジスタのゲート電圧により、前記電流源に流れる電流と前記第６トランジスタのドレイン電流とが制御され、
    　前記電流源に流れる電流により、前記第３トランジスタのドレイン電流が制御される、請求項１３に記載の発振装置。
  15. 　前記第３トランジスタ及び前記第４トランジスタは、前記遅延素子に含まれるトランジスタと同一又は類似する特性を有する、請求項９に記載の発振装置。
  16. 　前記複数の遅延素子に入力される前記入力信号の交流電圧レベルを制御する交流制御信号を入力する第２制御端子をさらに備える、請求項１に記載の発振装置。
  17. 　前記複数の遅延素子に供給される電源電圧のノイズ成分を検出するノイズ成分検出部と、
    　前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、請求項１６に記載の発振装置。
  18. 　前記遅延素子が出力する前記発振信号のノイズ成分を検出するノイズ成分検出部と、
    　前記ノイズ成分を打ち消すように前記交流制御信号を生成する交流制御信号生成部と、をさらに備える、請求項１６に記載の発振装置。
  19. 　基準信号との位相差に基づいて発振信号の発振周波数を制御する発振装置と、
    　前記基準信号と前記発振信号との位相差を検出する位相比較器と、を備え、
    　前記発振装置は、
    　入力信号を順次遅延させるとともに、遅延させた信号のうち少なくとも一部の信号を前段側に帰還させて前記発振信号を生成する複数の遅延素子と、
    　前記複数の遅延素子に入力される複数の前記入力信号の直流電圧レベルを一括して制御する直流制御信号を前記複数の遅延素子に入力する第１制御端子と、を有する、ＰＬＬ回路。
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