JPH04357710A - 論理回路 - Google Patents
論理回路Info
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- JPH04357710A JPH04357710A JP3131071A JP13107191A JPH04357710A JP H04357710 A JPH04357710 A JP H04357710A JP 3131071 A JP3131071 A JP 3131071A JP 13107191 A JP13107191 A JP 13107191A JP H04357710 A JPH04357710 A JP H04357710A
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- gate
- power supply
- pmos
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Links
- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，ＣＭＯＳ（相補型モス
）トランジスタ構成の論理回路に係り，特に，低電源電
圧でしかも高速動作とすることを図った論理回路に関す
る。
）トランジスタ構成の論理回路に係り，特に，低電源電
圧でしかも高速動作とすることを図った論理回路に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ論理回路の従来例を図８に示す
。図８の（ａ）は，入力信号の反転信号を出力端子に得
る否定回路（以下，インバータと呼ぶ），（ｂ）は２入
力信号の論理積の反転信号を得る回路（以下，ＮＡＮＤ
と呼ぶ），（ｃ）は２入力信号の論理和の反転信号を得
る回路（以下，ＮＯＲと呼ぶ），（ｄ）は入力信号をク
ロック信号の状態に応じて一時的に記憶保持する機能を
もつ回路（以下，ラッチと呼ぶ）の回路構成を示したも
のである。以下に動作を述べる。なお、この種の技術が
記載されている文献として、例えば、“ＣＭＯＳの応用
技報”、第２７〜３３頁、産報出版、１９７６年発行が
ある。
。図８の（ａ）は，入力信号の反転信号を出力端子に得
る否定回路（以下，インバータと呼ぶ），（ｂ）は２入
力信号の論理積の反転信号を得る回路（以下，ＮＡＮＤ
と呼ぶ），（ｃ）は２入力信号の論理和の反転信号を得
る回路（以下，ＮＯＲと呼ぶ），（ｄ）は入力信号をク
ロック信号の状態に応じて一時的に記憶保持する機能を
もつ回路（以下，ラッチと呼ぶ）の回路構成を示したも
のである。以下に動作を述べる。なお、この種の技術が
記載されている文献として、例えば、“ＣＭＯＳの応用
技報”、第２７〜３３頁、産報出版、１９７６年発行が
ある。
【０００３】（ａ）図に示すインバータは，ＰＭＯＳで
あるＭｐのソースを電源Ｖｄｄに，ゲートを入力端子ｉ
ｎに，ドレインを出力端子ｏｕｔに接続し，ＮＭＯＳで
あるＭｎのソースを接地端子ＧＮＤに，ゲートを入力端
子ｉｎに，ドレインを出力端子ｏｕｔに接続する構成と
なっている。本構成ではｉｎがＧＮＤレベルのときＭｐ
がオン，ＭｎがオフしてｏｕｔはＶｄｄレベルとなり，
ｉｎがＶｄｄレベルのときはＭｐがオフ，Ｍｎがオンす
るため，ｏｕｔはＧＮＤレベルとなり，インバータの動
作をする。
あるＭｐのソースを電源Ｖｄｄに，ゲートを入力端子ｉ
ｎに，ドレインを出力端子ｏｕｔに接続し，ＮＭＯＳで
あるＭｎのソースを接地端子ＧＮＤに，ゲートを入力端
子ｉｎに，ドレインを出力端子ｏｕｔに接続する構成と
なっている。本構成ではｉｎがＧＮＤレベルのときＭｐ
がオン，ＭｎがオフしてｏｕｔはＶｄｄレベルとなり，
ｉｎがＶｄｄレベルのときはＭｐがオフ，Ｍｎがオンす
るため，ｏｕｔはＧＮＤレベルとなり，インバータの動
作をする。
【０００４】（ｂ）図はＮＡＮＤであり，第１のＰＭＯ
Ｓ Ｍｐ１のソースを電源Ｖｄｄに，ドレインを出力端
子ｏｕｔに，ゲートを第１の入力端子ｉｎ１に，第２の
ＰＭＯＳ Ｍｐ２のソースを電源Ｖｄｄに，ドレインを
出力端子ｏｕｔに，ゲートを第２の入力端子ｉｎ２に，
第１のＮＭＯＳ Ｍｎ１のソースを第２のＮＭＯＳ Ｍ
ｎ２のドレインに，ドレインを出力端子ｏｕｔに，ゲー
トを第１の入力端子ｉｎ１に，第２のＮＭＯＳ Ｍｎ２
のソースをＧＮＤに，ドレインを第１のＮＭＯＳ Ｍｎ
１のソースに，ゲートを第２の入力端子ｉｎ２に接続し
たもので，ｉｎ１とｉｎ２が共にＶｄｄレベルのときだ
け出力にＧＮＤレベルが出力され，それ以外のときはＶ
ｄｄレベルが出力されるためＮＡＮＤの動作をする。
Ｓ Ｍｐ１のソースを電源Ｖｄｄに，ドレインを出力端
子ｏｕｔに，ゲートを第１の入力端子ｉｎ１に，第２の
ＰＭＯＳ Ｍｐ２のソースを電源Ｖｄｄに，ドレインを
出力端子ｏｕｔに，ゲートを第２の入力端子ｉｎ２に，
第１のＮＭＯＳ Ｍｎ１のソースを第２のＮＭＯＳ Ｍ
ｎ２のドレインに，ドレインを出力端子ｏｕｔに，ゲー
トを第１の入力端子ｉｎ１に，第２のＮＭＯＳ Ｍｎ２
のソースをＧＮＤに，ドレインを第１のＮＭＯＳ Ｍｎ
１のソースに，ゲートを第２の入力端子ｉｎ２に接続し
たもので，ｉｎ１とｉｎ２が共にＶｄｄレベルのときだ
け出力にＧＮＤレベルが出力され，それ以外のときはＶ
ｄｄレベルが出力されるためＮＡＮＤの動作をする。
【０００５】（ｃ）図はＮＯＲであり，第１のＰＭＯＳ
Ｍｐ１のソースを電源に，ドレインを第２のＰＭＯＳ
Ｍｐ２のソースに，ゲートを第１の入力端子ｉｎ１に
，第２のＰＭＯＳ Ｍｐ２のドレインを出力端子ｏｕｔ
に，ゲートを第２の入力端子ｉｎ２に，第１のＮＭＯＳ
Ｍｎ１のソースを接地端子ＧＮＤに，ドレインを出力
端子ｏｕｔに，ゲートを第１の入力端子ｉｎ１に，第２
のＮＭＯＳ Ｍｎ２のソースを接地端子ＧＮＤに，ドレ
インを出力端子ｏｕｔに，ゲートを第２の入力端子ｉｎ
２に接続したもので，２つの入力端子ｉｎ１，ｉｎ２の
どちらかがＶｄｄレベルであれば出力がＧＮＤレベルと
なり，ＮＯＲの動作を行う。
Ｍｐ１のソースを電源に，ドレインを第２のＰＭＯＳ
Ｍｐ２のソースに，ゲートを第１の入力端子ｉｎ１に
，第２のＰＭＯＳ Ｍｐ２のドレインを出力端子ｏｕｔ
に，ゲートを第２の入力端子ｉｎ２に，第１のＮＭＯＳ
Ｍｎ１のソースを接地端子ＧＮＤに，ドレインを出力
端子ｏｕｔに，ゲートを第１の入力端子ｉｎ１に，第２
のＮＭＯＳ Ｍｎ２のソースを接地端子ＧＮＤに，ドレ
インを出力端子ｏｕｔに，ゲートを第２の入力端子ｉｎ
２に接続したもので，２つの入力端子ｉｎ１，ｉｎ２の
どちらかがＶｄｄレベルであれば出力がＧＮＤレベルと
なり，ＮＯＲの動作を行う。
【０００６】（ｄ）図はラッチであり，（ａ）図の回路
構成をもつインバータ２個と，トランジスタ２個を用い
て構成する。第１のトランジスタＭ１（ＮＭＯＳ）のソ
ースを入力端子ｉｎに，ドレインを第１のインバータＩ
１の入力端に，ゲートをクロック端子に，第１のインバ
ータＩ１の出力端を第２のインバータＩ２の入力端と出
力端子ｏｕｔに，第２のインバータＩ２の出力端を第２
のトランジスタＭ２（ＮＭＯＳ）のソースに，第２のト
ランジスタＭ２のドレインを第１のインバータＩ１の入
力端に，ゲートを反転クロック端子に接続する構成とな
っている。 クロック信号がＶｄｄレベルのときはＭ１はオン，Ｍ２
はオフとなり，出力端子ｏｕｔには入力端子信号の反転
信号が出力される。クロックがＧＮＤレベルになると，
Ｍ１はオフ，Ｍ２はオンとなり，Ｉ１，Ｉ２に信号はラ
ッチされる。これにより，ラッチ動作を行う。
構成をもつインバータ２個と，トランジスタ２個を用い
て構成する。第１のトランジスタＭ１（ＮＭＯＳ）のソ
ースを入力端子ｉｎに，ドレインを第１のインバータＩ
１の入力端に，ゲートをクロック端子に，第１のインバ
ータＩ１の出力端を第２のインバータＩ２の入力端と出
力端子ｏｕｔに，第２のインバータＩ２の出力端を第２
のトランジスタＭ２（ＮＭＯＳ）のソースに，第２のト
ランジスタＭ２のドレインを第１のインバータＩ１の入
力端に，ゲートを反転クロック端子に接続する構成とな
っている。 クロック信号がＶｄｄレベルのときはＭ１はオン，Ｍ２
はオフとなり，出力端子ｏｕｔには入力端子信号の反転
信号が出力される。クロックがＧＮＤレベルになると，
Ｍ１はオフ，Ｍ２はオンとなり，Ｉ１，Ｉ２に信号はラ
ッチされる。これにより，ラッチ動作を行う。
【０００７】
【発明が解決しようとする課題】近年，携帯電話，ウォ
ークマンなどに代表される，電池駆動の機器の開発が盛
んであり，電池数１〜２本（１Ｖ〜３Ｖ）での電子回路
の動作が必要となっており，かつＬＳＩにおいても電源
電圧の低電圧化が必須となっている。しかし，従来論理
回路では電源電圧を小さくすると動作速度が劣化する問
題点を有している。この速度劣化について図８（ａ）の
インバータを例にとり以下に説明する。まず，Ｖｄｄ＝
３ＶのときについてＰＭＯＳ，ＮＭＯＳのしきい値電圧
Ｖｔｈ＝０．６Ｖとして説明する。図９（ａ）はインバ
ータの入出力の伝達特性を示したものである。Ｖｄｄ＝
３ＶのときはＰＭＯＳであるＭｐは入力が０Ｖから２．
４Ｖ（＝Ｖｄｄ−Ｖｔｈ）までオンし，ＮＭＯＳである
Ｍｎは入力が０．６Ｖ（＝Ｖｔｈ）から３Ｖまでオンし
ている。ＭＯＳトランジスタではＶｇｓ（ゲート・ソー
ス間電圧）からＶｔｈをひいたＶｍが大きければ大きい
ほどドレイン電流Ｉｄが大きく負荷容量の充放電電流が
大きくなるため時定数が小さくなり高速で動作する。Ｖ
ｄｄ＝３ＶのときＭｐ，ＭｎのＶｍはそれぞれ図９（ａ
）にＶｍｐ，Ｖｍｎとして示すように２．４Ｖと大きく
，高速動作する。
ークマンなどに代表される，電池駆動の機器の開発が盛
んであり，電池数１〜２本（１Ｖ〜３Ｖ）での電子回路
の動作が必要となっており，かつＬＳＩにおいても電源
電圧の低電圧化が必須となっている。しかし，従来論理
回路では電源電圧を小さくすると動作速度が劣化する問
題点を有している。この速度劣化について図８（ａ）の
インバータを例にとり以下に説明する。まず，Ｖｄｄ＝
３ＶのときについてＰＭＯＳ，ＮＭＯＳのしきい値電圧
Ｖｔｈ＝０．６Ｖとして説明する。図９（ａ）はインバ
ータの入出力の伝達特性を示したものである。Ｖｄｄ＝
３ＶのときはＰＭＯＳであるＭｐは入力が０Ｖから２．
４Ｖ（＝Ｖｄｄ−Ｖｔｈ）までオンし，ＮＭＯＳである
Ｍｎは入力が０．６Ｖ（＝Ｖｔｈ）から３Ｖまでオンし
ている。ＭＯＳトランジスタではＶｇｓ（ゲート・ソー
ス間電圧）からＶｔｈをひいたＶｍが大きければ大きい
ほどドレイン電流Ｉｄが大きく負荷容量の充放電電流が
大きくなるため時定数が小さくなり高速で動作する。Ｖ
ｄｄ＝３ＶのときＭｐ，ＭｎのＶｍはそれぞれ図９（ａ
）にＶｍｐ，Ｖｍｎとして示すように２．４Ｖと大きく
，高速動作する。
【０００８】図９（ｂ）はＶｄｄ＝１Ｖとしたときの例
である。Ｍｐは０Ｖから０．４Ｖ（＝Ｖｄｄ−Ｖｔｈ）
までオンし，Ｍｎは０．６Ｖから１Ｖまでオンする。こ
のときのＶｍｐ，Ｖｍｎは０．４Ｖとなり，小さい。特
にＩｄはＶｍの２乗に比例するので，Ｖｄｄ＝１Ｖとし
たときは，Ｖｄｄ＝３Ｖとしたときから大幅な速度の劣
化をおこす。
である。Ｍｐは０Ｖから０．４Ｖ（＝Ｖｄｄ−Ｖｔｈ）
までオンし，Ｍｎは０．６Ｖから１Ｖまでオンする。こ
のときのＶｍｐ，Ｖｍｎは０．４Ｖとなり，小さい。特
にＩｄはＶｍの２乗に比例するので，Ｖｄｄ＝１Ｖとし
たときは，Ｖｄｄ＝３Ｖとしたときから大幅な速度の劣
化をおこす。
【０００９】図１０は，図８（ａ）の従来のインバータ
回路の動作遅延Ｔｐｄを，電源電圧Ｖｄｄを１Ｖから２
Ｖまで変えてシミュレーションしたものであり，Ｖｄｄ
の低減と共に動作遅延Ｔｐｄが大幅に劣化することがわ
かる。このように，従来のＣＭＯＳ論理回路では，電源
電圧を低減すると動作速度が大幅に劣化する問題点を有
していた。
回路の動作遅延Ｔｐｄを，電源電圧Ｖｄｄを１Ｖから２
Ｖまで変えてシミュレーションしたものであり，Ｖｄｄ
の低減と共に動作遅延Ｔｐｄが大幅に劣化することがわ
かる。このように，従来のＣＭＯＳ論理回路では，電源
電圧を低減すると動作速度が大幅に劣化する問題点を有
していた。
【００１０】本発明の目的は，従来のＣＭＯＳ論理回路
における前記問題点を解消し，一定時間内に論理信号“
０”，“１”がほぼ同一数入力されるような論理回路の
ゲート・ソース間電圧を上げることにより速度劣化を防
止することのできるＣＭＯＳ論理回路を提供することに
ある。
における前記問題点を解消し，一定時間内に論理信号“
０”，“１”がほぼ同一数入力されるような論理回路の
ゲート・ソース間電圧を上げることにより速度劣化を防
止することのできるＣＭＯＳ論理回路を提供することに
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に，本発明の請求項１においては，ＣＭＯＳ論理回路に
おいて，ＰＭＯＳのソースを第１の電源に，ドレインを
出力端子に，ゲートを第１の容量の一方端子に，ＮＭＯ
Ｓのソースを第２の電源に，ドレインを出力端子に，ゲ
ートを第２の容量の一方端子に，第１と第２の容量の他
方端子を入力端子に接続しさらに第１の抵抗の一方端子
をＰＭＯＳのゲートに，他方端子を第２の電源に，第２
の抵抗の一方端子をＮＭＯＳのゲートに，他方端子を第
１の電源に接続することにより，入力端子信号の反転信
号を出力端子に得るインバータ回路構成とする。
に，本発明の請求項１においては，ＣＭＯＳ論理回路に
おいて，ＰＭＯＳのソースを第１の電源に，ドレインを
出力端子に，ゲートを第１の容量の一方端子に，ＮＭＯ
Ｓのソースを第２の電源に，ドレインを出力端子に，ゲ
ートを第２の容量の一方端子に，第１と第２の容量の他
方端子を入力端子に接続しさらに第１の抵抗の一方端子
をＰＭＯＳのゲートに，他方端子を第２の電源に，第２
の抵抗の一方端子をＮＭＯＳのゲートに，他方端子を第
１の電源に接続することにより，入力端子信号の反転信
号を出力端子に得るインバータ回路構成とする。
【００１２】請求項２においては，第１のＰＭＯＳのソ
ースを第１の電源に，ドレインを出力端子に，ゲートを
第１の容量の一方端子に，第２のＰＭＯＳのソースを第
１の電源に，ドレインを出力端子に，ゲートを第２の容
量の一方端子に，第１のＮＭＯＳのソースを出力端子に
，ドレインを第２のＮＭＯＳのソースに，ゲートを第３
の容量の一方端子に，第２のＮＭＯＳのドレインを第２
の電源に，ゲートを第４の容量の一方端子に接続し，第
１と第３の容量の他方端子を第１の入力端子に，第２と
第４の容量の他方端子を第２の入力端子に接続し，かつ
，第１の抵抗の一方端子を第１のＰＭＯＳのゲートに，
第２の抵抗の一方端子を第２のＰＭＯＳのゲートに，第
１と第２の抵抗の他方端子を第２の電源に，第３の抵抗
の一方端子を第１のＮＭＯＳのゲートに，第４の抵抗の
一方端子を第２のＮＭＯＳのゲートに，第３と第４の抵
抗の他方端子を第１の電源に接続して，２入力信号の論
理積の反転信号を出力端子に得るＮＡＮＤ回路構成とす
る。
ースを第１の電源に，ドレインを出力端子に，ゲートを
第１の容量の一方端子に，第２のＰＭＯＳのソースを第
１の電源に，ドレインを出力端子に，ゲートを第２の容
量の一方端子に，第１のＮＭＯＳのソースを出力端子に
，ドレインを第２のＮＭＯＳのソースに，ゲートを第３
の容量の一方端子に，第２のＮＭＯＳのドレインを第２
の電源に，ゲートを第４の容量の一方端子に接続し，第
１と第３の容量の他方端子を第１の入力端子に，第２と
第４の容量の他方端子を第２の入力端子に接続し，かつ
，第１の抵抗の一方端子を第１のＰＭＯＳのゲートに，
第２の抵抗の一方端子を第２のＰＭＯＳのゲートに，第
１と第２の抵抗の他方端子を第２の電源に，第３の抵抗
の一方端子を第１のＮＭＯＳのゲートに，第４の抵抗の
一方端子を第２のＮＭＯＳのゲートに，第３と第４の抵
抗の他方端子を第１の電源に接続して，２入力信号の論
理積の反転信号を出力端子に得るＮＡＮＤ回路構成とす
る。
【００１３】請求項３においては，第１のＰＭＯＳのソ
ースを第１の電源に，ドレインを第２のＰＭＯＳのソー
スに，ゲートを第１の容量の一方端子に，第２のＰＭＯ
Ｓのドレインを出力端子に，ゲートを第２の容量の一方
端子に，第１のＮＭＯＳのソースを第２の電源に，ドレ
インを出力端子に，ゲートを第３の容量の一方端子に，
第２のＮＭＯＳのソースを第２の電源に，ドレインを出
力端子に，ゲートを第４の容量の一方端子に接続し，第
１と第３の容量の他方端子を第１の入力端子に，第２と
第４の容量の他方端子を第２の入力端子に接続し，かつ
，第１の抵抗の一方端子を第１のＰＭＯＳのゲートに，
第２の抵抗の一方端子を第２のＰＭＯＳのゲートに，第
１と第２の抵抗の他方端子を第２の電源に，第３の抵抗
の一方端子を第１のＮＭＯＳのゲートに，第４の抵抗の
一方端子を第２のＮＭＯＳのゲートに，第３と第４の抵
抗の他方端子を第１の電源に接続して，２入力信号の論
理和の反転信号を出力端子に得るＮＯＲ回路構成とする
。
ースを第１の電源に，ドレインを第２のＰＭＯＳのソー
スに，ゲートを第１の容量の一方端子に，第２のＰＭＯ
Ｓのドレインを出力端子に，ゲートを第２の容量の一方
端子に，第１のＮＭＯＳのソースを第２の電源に，ドレ
インを出力端子に，ゲートを第３の容量の一方端子に，
第２のＮＭＯＳのソースを第２の電源に，ドレインを出
力端子に，ゲートを第４の容量の一方端子に接続し，第
１と第３の容量の他方端子を第１の入力端子に，第２と
第４の容量の他方端子を第２の入力端子に接続し，かつ
，第１の抵抗の一方端子を第１のＰＭＯＳのゲートに，
第２の抵抗の一方端子を第２のＰＭＯＳのゲートに，第
１と第２の抵抗の他方端子を第２の電源に，第３の抵抗
の一方端子を第１のＮＭＯＳのゲートに，第４の抵抗の
一方端子を第２のＮＭＯＳのゲートに，第３と第４の抵
抗の他方端子を第１の電源に接続して，２入力信号の論
理和の反転信号を出力端子に得るＮＯＲ回路構成とする
。
【００１４】また，請求項４においては，請求項１に記
載のインバータ２個とトランスファゲート２個を用い，
入力端子を第１のトランスファゲートの入力端に，第１
のトランスファゲートの制御端子をクロック端子に，第
１のトランスファゲートの出力端を第１のインバータの
入力端に，第１のインバータの出力端を出力端子と第２
のインバータの入力端に，第２のインバータの出力端を
第２のトランスファゲートの入力端に，第２のトランス
ファゲートの制御端子を反転クロック端子に，第２のト
ランスファゲートの出力端を第１のインバータの入力端
に接続することにより，入力情報をクロック信号の状態
に応じて記憶保持するラッチ回路構成とする。
載のインバータ２個とトランスファゲート２個を用い，
入力端子を第１のトランスファゲートの入力端に，第１
のトランスファゲートの制御端子をクロック端子に，第
１のトランスファゲートの出力端を第１のインバータの
入力端に，第１のインバータの出力端を出力端子と第２
のインバータの入力端に，第２のインバータの出力端を
第２のトランスファゲートの入力端に，第２のトランス
ファゲートの制御端子を反転クロック端子に，第２のト
ランスファゲートの出力端を第１のインバータの入力端
に接続することにより，入力情報をクロック信号の状態
に応じて記憶保持するラッチ回路構成とする。
【００１５】
【作用】本発明のＣＭＯＳ論理回路は，ＣＭＯＳを形成
しているＰＭＯＳとＮＭＯＳの各ゲートを，信号の直流
分をしゃ断する容量Ｃを介して入力端子に接続する点と
，ＰＭＯＳのゲートは高抵抗を介してＧＮＤに，ＮＭＯ
Ｓのゲートは高抵抗を介してＶｄｄに接続して，各ゲー
トにバイアス電位を与える点が，従来のＣＭＯＳ論理回
路と構成が異なる。回路の作用は，具体的な数値例を挙
げて，後述の第１の実施例中で詳細に説明する。
しているＰＭＯＳとＮＭＯＳの各ゲートを，信号の直流
分をしゃ断する容量Ｃを介して入力端子に接続する点と
，ＰＭＯＳのゲートは高抵抗を介してＧＮＤに，ＮＭＯ
Ｓのゲートは高抵抗を介してＶｄｄに接続して，各ゲー
トにバイアス電位を与える点が，従来のＣＭＯＳ論理回
路と構成が異なる。回路の作用は，具体的な数値例を挙
げて，後述の第１の実施例中で詳細に説明する。
【００１６】
実施例１． 図１に本発明の請求項１に対応するイン
バータ回路構成を示す。ＭｐはＰＭＯＳトランジスタ，
ＭｎはＮＭＯＳトランジスタであり，Ｍｐのゲートを容
量Ｃ１の一方端子に，ソースをＶｄｄに，ドレインを出
力端子ｏｕｔに，Ｍｎのゲートを容量Ｃ２の一方端子に
，ソースをＧＮＤに，ドレインを出力端子ｏｕｔに接続
し，Ｃ１，Ｃ２の他方端子を入力端子ｉｎに接続する。 さらにＭｐのゲートを高抵抗Ｒ１を介してＧＮＤに，Ｍ
ｎのゲートを高抵抗Ｒ２を介してＶｄｄに接続する。本
回路は次のように動作する。Ｍｐ，ＭｎのゲートはＣ１
，Ｃ２により入力端子ｉｎとは分離されており，入力信
号の有している直流分はＭｐ，Ｍｎのゲートには伝達さ
れない。さらに高抵抗Ｒ１，Ｒ２によりａ点をＧＮＤレ
ベル，ｂ点をＶｄｄレベルにバイアスしている。いま，
電源電圧を従来回路を説明したときと同様にＶｄｄ＝１
Ｖとすると，入力端子ｉｎは０〜１Ｖの間で変化する。 これに対し，ａ点は変化の中心点が０Ｖにバイアスされ
ているため，ｉｎが０Ｖのときａ点は−０．５Ｖ，ｉｎ
が１Ｖのときはａ点は０．５Ｖとなる。ｂ点も同様に変
化の中心点が１Ｖにバイアスされているため，分周回路
等のように一定時間の間に入力される入力データの論理
“１”と“０”のデータ数がほぼ同一であれば，ｉｎが
０Ｖのときｂ点は０．５Ｖ，ｉｎが１Ｖのときはｂ点は
１．５Ｖとなる。このため入力が０．１Ｖ以上になると
Ｍｎのゲート電圧は０．６Ｖ以上となりオンする。また
入力が０．９Ｖ以下になるとＭｐのゲート電圧は０．４
Ｖ以下となりオンする。
バータ回路構成を示す。ＭｐはＰＭＯＳトランジスタ，
ＭｎはＮＭＯＳトランジスタであり，Ｍｐのゲートを容
量Ｃ１の一方端子に，ソースをＶｄｄに，ドレインを出
力端子ｏｕｔに，Ｍｎのゲートを容量Ｃ２の一方端子に
，ソースをＧＮＤに，ドレインを出力端子ｏｕｔに接続
し，Ｃ１，Ｃ２の他方端子を入力端子ｉｎに接続する。 さらにＭｐのゲートを高抵抗Ｒ１を介してＧＮＤに，Ｍ
ｎのゲートを高抵抗Ｒ２を介してＶｄｄに接続する。本
回路は次のように動作する。Ｍｐ，ＭｎのゲートはＣ１
，Ｃ２により入力端子ｉｎとは分離されており，入力信
号の有している直流分はＭｐ，Ｍｎのゲートには伝達さ
れない。さらに高抵抗Ｒ１，Ｒ２によりａ点をＧＮＤレ
ベル，ｂ点をＶｄｄレベルにバイアスしている。いま，
電源電圧を従来回路を説明したときと同様にＶｄｄ＝１
Ｖとすると，入力端子ｉｎは０〜１Ｖの間で変化する。 これに対し，ａ点は変化の中心点が０Ｖにバイアスされ
ているため，ｉｎが０Ｖのときａ点は−０．５Ｖ，ｉｎ
が１Ｖのときはａ点は０．５Ｖとなる。ｂ点も同様に変
化の中心点が１Ｖにバイアスされているため，分周回路
等のように一定時間の間に入力される入力データの論理
“１”と“０”のデータ数がほぼ同一であれば，ｉｎが
０Ｖのときｂ点は０．５Ｖ，ｉｎが１Ｖのときはｂ点は
１．５Ｖとなる。このため入力が０．１Ｖ以上になると
Ｍｎのゲート電圧は０．６Ｖ以上となりオンする。また
入力が０．９Ｖ以下になるとＭｐのゲート電圧は０．４
Ｖ以下となりオンする。
【００１７】図５（ａ）は，図９（ｂ）で示した従来回
路のＶｍｐ，Ｖｍｎを再度示したものであり，これに対
し，本発明を用いると図５（ｂ）に示すように，Ｖｍｐ
，ＶｍｎがＶｄｄ／２だけ大きくなる。これにより大幅
なＩｄの増加が可能となり，Ｖｄｄが小さなときでも高
速化が可能となる。図６は，動作遅延時間Ｔｐｄと電源
電圧Ｖｄｄの関係のシミュレーション結果を従来回路と
本発明回路について比較して示したものである。前述し
たように従来回路ではＶｄｄが１．５Ｖ以下になるとＴ
ｐｄは急激に大きくなるが本発明回路での低電圧下での
特性劣化は小さい。Ｖｄｄ＝１Ｖ付近では本発明回路は
従来回路に比して５倍の高速化が実現されている。さら
に，ＣとＲの受動素子のみでバイアス回路を構成してい
るため電力のロスは小さく，低消費電力化にも適してい
る。本回路においてはＣはトランジスタのゲート容量の
５〜１０倍，ＲについてはＣＲの時定数が１〜０．１ミ
リ秒程度になるように設計すれば十分であり，現行のＣ
ＭＯＳプロセス技術で問題なく実現可能な値である。
路のＶｍｐ，Ｖｍｎを再度示したものであり，これに対
し，本発明を用いると図５（ｂ）に示すように，Ｖｍｐ
，ＶｍｎがＶｄｄ／２だけ大きくなる。これにより大幅
なＩｄの増加が可能となり，Ｖｄｄが小さなときでも高
速化が可能となる。図６は，動作遅延時間Ｔｐｄと電源
電圧Ｖｄｄの関係のシミュレーション結果を従来回路と
本発明回路について比較して示したものである。前述し
たように従来回路ではＶｄｄが１．５Ｖ以下になるとＴ
ｐｄは急激に大きくなるが本発明回路での低電圧下での
特性劣化は小さい。Ｖｄｄ＝１Ｖ付近では本発明回路は
従来回路に比して５倍の高速化が実現されている。さら
に，ＣとＲの受動素子のみでバイアス回路を構成してい
るため電力のロスは小さく，低消費電力化にも適してい
る。本回路においてはＣはトランジスタのゲート容量の
５〜１０倍，ＲについてはＣＲの時定数が１〜０．１ミ
リ秒程度になるように設計すれば十分であり，現行のＣ
ＭＯＳプロセス技術で問題なく実現可能な値である。
【００１８】実施例２． 図２は請求項２に対する実
施例回路図で，従来のＮＡＮＤ回路に対応するものであ
る。第１のＰＭＯＳ Ｍｐ１のソースを電源Ｖｄｄに，
ゲートをＣ１の一方端子に，ドレインを出力端子ｏｕｔ
に，第２のＰＭＯＳ Ｍｐ２のソースを電源Ｖｄｄに，
ゲートをＣ２の一方端子に，ドレインを出力端子ｏｕｔ
に，第１のＮＭＯＳ Ｍｎ１のソースを第２のＮＭＯＳ
Ｍｎ２のドレインに，ゲートをＣ３の一方端子に，ド
レインを出力端子ｏｕｔに，第２のＮＭＯＳ Ｍｎ２の
ゲートをＣ４の一方端子に，ソースをＧＮＤに接続し，
Ｃ１，Ｃ３の他方端子を第１の入力端子ｉｎ１に，Ｃ２
，Ｃ４の他方端子を第２の入力端子ｉｎ２に，さらにＭ
ｐ１，Ｍｐ２のゲートをＲ１，Ｒ２によりＧＮＤに，Ｍ
ｎ１，Ｍｎ２のゲートをＲ３，Ｒ４によりＶｄｄに接続
する。本回路は従来回路のＮＡＮＤと同一動作するが図
１のインバータの場合と同様に低電源電圧でも高速動作
する。また実施例は２入力であるが，これを多入力にし
ても同様な効果が得られる。
施例回路図で，従来のＮＡＮＤ回路に対応するものであ
る。第１のＰＭＯＳ Ｍｐ１のソースを電源Ｖｄｄに，
ゲートをＣ１の一方端子に，ドレインを出力端子ｏｕｔ
に，第２のＰＭＯＳ Ｍｐ２のソースを電源Ｖｄｄに，
ゲートをＣ２の一方端子に，ドレインを出力端子ｏｕｔ
に，第１のＮＭＯＳ Ｍｎ１のソースを第２のＮＭＯＳ
Ｍｎ２のドレインに，ゲートをＣ３の一方端子に，ド
レインを出力端子ｏｕｔに，第２のＮＭＯＳ Ｍｎ２の
ゲートをＣ４の一方端子に，ソースをＧＮＤに接続し，
Ｃ１，Ｃ３の他方端子を第１の入力端子ｉｎ１に，Ｃ２
，Ｃ４の他方端子を第２の入力端子ｉｎ２に，さらにＭ
ｐ１，Ｍｐ２のゲートをＲ１，Ｒ２によりＧＮＤに，Ｍ
ｎ１，Ｍｎ２のゲートをＲ３，Ｒ４によりＶｄｄに接続
する。本回路は従来回路のＮＡＮＤと同一動作するが図
１のインバータの場合と同様に低電源電圧でも高速動作
する。また実施例は２入力であるが，これを多入力にし
ても同様な効果が得られる。
【００１９】実施例３． 図３は請求項３に対応する
ＮＯＲ回路の実施例構成図である。第１のＰＭＯＳ Ｍ
ｐ１のソースを電源Ｖｄｄに，ゲートをＣ１の一方端子
に，ドレインを第２のＰＭＯＳ Ｍｐ２のソースに，Ｍ
ｐ２のゲートをＣ２の一方端子に，ドレインを出力端子
ｏｕｔに，第１のＮＭＯＳ Ｍｎ１のソースをＧＮＤに
，ゲートをＣ３の一方端子に，ドレインを出力端子ｏｕ
ｔに，第２のＮＭＯＳ Ｍｎ２のソースをＧＮＤに，ゲ
ートをＣ４の一方端子に，ドレインを出力端子ｏｕｔに
接続し，Ｃ１，Ｃ３の他方端子を第１の入力端子ｉｎ１
に，Ｃ２，Ｃ４の他方端子を第２の入力端子ｉｎ２に，
さらにＭｐ１，Ｍｐ２のゲートをＲ１，Ｒ２によりＧＮ
Ｄに，Ｍｎ１，Ｍｎ２のゲートをＲ３，Ｒ４によりＶｄ
ｄに接続する。本回路は従来回路のＮＯＲと同一動作す
るが図１のインバータの場合と同様に低電源電圧でも高
速に動作する。本実施例も２入力の場合を示したが，多
入力のときでも同一な効果が得られる。
ＮＯＲ回路の実施例構成図である。第１のＰＭＯＳ Ｍ
ｐ１のソースを電源Ｖｄｄに，ゲートをＣ１の一方端子
に，ドレインを第２のＰＭＯＳ Ｍｐ２のソースに，Ｍ
ｐ２のゲートをＣ２の一方端子に，ドレインを出力端子
ｏｕｔに，第１のＮＭＯＳ Ｍｎ１のソースをＧＮＤに
，ゲートをＣ３の一方端子に，ドレインを出力端子ｏｕ
ｔに，第２のＮＭＯＳ Ｍｎ２のソースをＧＮＤに，ゲ
ートをＣ４の一方端子に，ドレインを出力端子ｏｕｔに
接続し，Ｃ１，Ｃ３の他方端子を第１の入力端子ｉｎ１
に，Ｃ２，Ｃ４の他方端子を第２の入力端子ｉｎ２に，
さらにＭｐ１，Ｍｐ２のゲートをＲ１，Ｒ２によりＧＮ
Ｄに，Ｍｎ１，Ｍｎ２のゲートをＲ３，Ｒ４によりＶｄ
ｄに接続する。本回路は従来回路のＮＯＲと同一動作す
るが図１のインバータの場合と同様に低電源電圧でも高
速に動作する。本実施例も２入力の場合を示したが，多
入力のときでも同一な効果が得られる。
【００２０】実施例４． 図４は請求項４に対応する
ラッチ回路の構成図である。構成は従来のラッチ回路と
同一であるが，インバータ部分に，図１の回路を用いる
点に特徴があり，図１の場合と同様に低電源電圧でも高
速動作する効果を生じる。
ラッチ回路の構成図である。構成は従来のラッチ回路と
同一であるが，インバータ部分に，図１の回路を用いる
点に特徴があり，図１の場合と同様に低電源電圧でも高
速動作する効果を生じる。
【００２１】実施例５． 図７は本発明に必要な高抵
抗を抵抗以外の素子で構成する実施例回路図である。 （ａ）はダイオードの逆方向飽和電流を抵抗のかわりに
用いたものであり，逆方向飽和電流の量はダイオードの
面積に比例するので，面積を調整することにより必要な
抵抗値を得る。（ｂ）は抵抗のかわりにＭＯＳトランジ
スタのオン抵抗またはオフ抵抗を用いるものでありＶｂ
を調整して必要な抵抗値を得る。また抵抗の一方端子を
ＶｄｄとＧＮＤでなく，別の固定電位に接続しても同一
の効果が得られる。（ｃ）は（ａ）に改良を加えたもの
であり，ａ，ｂ点の電位差がダイオードのオン電圧０．
８Ｖ以上にならないようにしたものであり，Ｖｄｄを高
くしたときのａ，ｂ点のバイアス電圧が大きくなりすぎ
ないようにする効果がある。
抗を抵抗以外の素子で構成する実施例回路図である。 （ａ）はダイオードの逆方向飽和電流を抵抗のかわりに
用いたものであり，逆方向飽和電流の量はダイオードの
面積に比例するので，面積を調整することにより必要な
抵抗値を得る。（ｂ）は抵抗のかわりにＭＯＳトランジ
スタのオン抵抗またはオフ抵抗を用いるものでありＶｂ
を調整して必要な抵抗値を得る。また抵抗の一方端子を
ＶｄｄとＧＮＤでなく，別の固定電位に接続しても同一
の効果が得られる。（ｃ）は（ａ）に改良を加えたもの
であり，ａ，ｂ点の電位差がダイオードのオン電圧０．
８Ｖ以上にならないようにしたものであり，Ｖｄｄを高
くしたときのａ，ｂ点のバイアス電圧が大きくなりすぎ
ないようにする効果がある。
【００２２】
【発明の効果】以上説明したように，本発明によれば，
低電源電圧で高速な論理回路を実現でき，これにより，
電池などで駆動するＬＳＩの低電源電圧化に適する。ま
た，受動素子である容量Ｃ，抵抗Ｒを追加するだけの回
路構成であるので電力ロスは小さく，低消費電力化にも
適している。
低電源電圧で高速な論理回路を実現でき，これにより，
電池などで駆動するＬＳＩの低電源電圧化に適する。ま
た，受動素子である容量Ｃ，抵抗Ｒを追加するだけの回
路構成であるので電力ロスは小さく，低消費電力化にも
適している。
【図１】本発明の実施例インバータ回路図。
【図２】本発明の実施例ＮＡＮＤ回路図。
【図３】本発明の実施例ＮＯＲ回路図。
【図４】本発明の実施例ラッチ回路図。
【図５】本発明のインバータ入出力伝達を従来回路との
比較で示すもので（ａ）は従来回路，（ｂ）は本発明回
路。
比較で示すもので（ａ）は従来回路，（ｂ）は本発明回
路。
【図６】本発明回路の動作速度特性を，従来回路との比
較で示す図。
較で示す図。
【図７】本発明の他の実施例を示す図で，（ａ）は抵抗
をダイオードに変更したもの，（ｂ）は抵抗をＭＯＳト
ランジスタに変更したもの，（ｃ）は（ａ）をさらに改
良した回路図。
をダイオードに変更したもの，（ｂ）は抵抗をＭＯＳト
ランジスタに変更したもの，（ｃ）は（ａ）をさらに改
良した回路図。
【図８】従来例を示す（ａ）はインバータ回路図，（ｂ
）はＮＡＮＤ回路図，（ｃ）はＮＯＲ回路図，（ｄ）は
ラッチ回路図。
）はＮＡＮＤ回路図，（ｃ）はＮＯＲ回路図，（ｄ）は
ラッチ回路図。
【図９】従来のインバータの入出力伝達特性図で（ａ）
はＶｄｄ＝３Ｖ，（ｂ）はＶｄｄ＝１Ｖに対するもの。
はＶｄｄ＝３Ｖ，（ｂ）はＶｄｄ＝１Ｖに対するもの。
【図１０】従来のインバータ回路の動作速度特性を示す
図。
図。
Ｍｐ，Ｍｐ１，Ｍｐ２…ＰＭＯＳトランジスタＭｎ，Ｍ
ｎ１，Ｍｎ２…ＮＭＯＳトランジスタｉｎ，ｉｎ１，ｉ
ｎ２…入力端子 ｏｕｔ…出力端子 Ｉ１，Ｉ２…インバータ Ｖｄｄ…電源電圧
ｎ１，Ｍｎ２…ＮＭＯＳトランジスタｉｎ，ｉｎ１，ｉ
ｎ２…入力端子 ｏｕｔ…出力端子 Ｉ１，Ｉ２…インバータ Ｖｄｄ…電源電圧
Claims (4)
- 【請求項１】ＣＭＯＳ論理回路において，ＰＭＯＳのソ
ースを第１の電源に，ドレインを出力端子に，ゲートを
第１の容量の一方端子に，ＮＭＯＳのソースを第２の電
源に，ドレインを出力端子に，ゲートを第２の容量の一
方端子に，第１と第２の容量の他方端子を入力端子に接
続しさらに第１の抵抗の一方端子をＰＭＯＳのゲートに
，他方端子を第２の電源に，第２の抵抗の一方端子をＮ
ＭＯＳのゲートに，他方端子を第１の電源に接続するこ
とにより，入力端子信号の反転信号を出力端子に得るこ
とを特徴とする論理回路。 - 【請求項２】第１のＰＭＯＳのソースを第１の電源に，
ドレインを出力端子に，ゲートを第１の容量の一方端子
に，第２のＰＭＯＳのソースを第１の電源に，ドレイン
を出力端子に，ゲートを第２の容量の一方端子に，第１
のＮＭＯＳのソースを出力端子に，ドレインを第２のＮ
ＭＯＳのソースに，ゲートを第３の容量の一方端子に，
第２のＮＭＯＳのドレインを第２の電源に，ゲートを第
４の容量の一方端子に接続し，第１と第３の容量の他方
端子を第１の入力端子に，第２と第４の容量の他方端子
を第２の入力端子に接続し，かつ，第１の抵抗の一方端
子を第１のＰＭＯＳのゲートに，第２の抵抗の一方端子
を第２のＰＭＯＳのゲートに，第１と第２の抵抗の他方
端子を第２の電源に，第３の抵抗の一方端子を第１のＮ
ＭＯＳのゲートに，第４の抵抗の一方端子を第２のＮＭ
ＯＳのゲートに，第３と第４の抵抗の他方端子を第１の
電源に接続して，２入力信号の論理積の反転信号を出力
端子に得ることを特徴とする論理回路。 - 【請求項３】第１のＰＭＯＳのソースを第１の電源に，
ドレインを第２のＰＭＯＳのソースに，ゲートを第１の
容量の一方端子に，第２のＰＭＯＳのドレインを出力端
子に，ゲートを第２の容量の一方端子に，第１のＮＭＯ
Ｓのソースを第２の電源に，ドレインを出力端子に，ゲ
ートを第３の容量の一方端子に，第２のＮＭＯＳのソー
スを第２の電源に，ドレインを出力端子に，ゲートを第
４の容量の一方端子に接続し，第１と第３の容量の他方
端子を第１の入力端子に，第２と第４の容量の他方端子
を第２の入力端子に接続し，かつ，第１の抵抗の一方端
子を第１のＰＭＯＳのゲートに，第２の抵抗の一方端子
を第２のＰＭＯＳのゲートに，第１と第２の抵抗の他方
端子を第２の電源に，第３の抵抗の一方端子を第１のＮ
ＭＯＳのゲートに，第４の抵抗の一方端子を第２のＮＭ
ＯＳのゲートに，第３と第４の抵抗の他方端子を第１の
電源に接続して，２入力信号の論理和の反転信号を出力
端子に得ることを特徴とする論理回路。 - 【請求項４】請求項１に記載のインバータ２個とトラン
スファゲート２個を用い，入力端子を第１のトランスフ
ァゲートの入力端に，第１のトランスファゲートの制御
端子をクロック端子に，第１のトランスファゲートの出
力端を第１のインバータの入力端に，第１のインバータ
の出力端を出力端子と第２のインバータの入力端に，第
２のインバータの出力端を第２のトランスファゲートの
入力端に，第２のトランスファゲートの制御端子を反転
クロック端子に，第２のトランスファゲートの出力端を
第１のインバータの入力端に接続することにより，入力
情報をクロック信号の状態に応じて記憶保持するラッチ
回路を構成したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131071A JPH04357710A (ja) | 1991-06-03 | 1991-06-03 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131071A JPH04357710A (ja) | 1991-06-03 | 1991-06-03 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357710A true JPH04357710A (ja) | 1992-12-10 |
Family
ID=15049318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3131071A Pending JPH04357710A (ja) | 1991-06-03 | 1991-06-03 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357710A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
| JP2002290230A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Precision Circuits Inc | Ｃｍｏｓインバータ |
| US6535021B1 (en) * | 1999-12-30 | 2003-03-18 | Hyundai Electronics Industries Co., Ltd. | Logic gate circuit with low sub-threshold leakage current |
| JP2010074860A (ja) * | 2003-02-12 | 2010-04-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN102983822A (zh) * | 2012-09-18 | 2013-03-20 | 上海集成电路研发中心有限公司 | 一种功率放大器 |
| JP2022043197A (ja) * | 2002-12-25 | 2022-03-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-06-03 JP JP3131071A patent/JPH04357710A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
| US6211720B1 (en) | 1995-04-26 | 2001-04-03 | Matsushita Electric Industrial Co., Ltd. | Logic circuit |
| US6535021B1 (en) * | 1999-12-30 | 2003-03-18 | Hyundai Electronics Industries Co., Ltd. | Logic gate circuit with low sub-threshold leakage current |
| JP2002290230A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Precision Circuits Inc | Ｃｍｏｓインバータ |
| JP2022043197A (ja) * | 2002-12-25 | 2022-03-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2010074860A (ja) * | 2003-02-12 | 2010-04-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8258847B2 (en) | 2003-02-12 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| US8786349B2 (en) | 2003-02-12 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| JP2019208285A (ja) * | 2003-02-12 | 2019-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN102983822A (zh) * | 2012-09-18 | 2013-03-20 | 上海集成电路研发中心有限公司 | 一种功率放大器 |
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