JPH0225108A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、電圧振幅が小さなディジタル信号を電圧振
幅が大きなディジタル信号に変換するインターフェイス
回路を備えた半導体集積回路に関する。

（従来の技術） 半導体集積回路、特に半導体メモリ等では大容量化を図
るために素子の微細化が年々進められている。例えば、
ＭＯ３型半導体集積回路に内蔵されたＭＯＳトランジス
タのゲート長は１μｍを割り、０．５μｍに近付いてき
た。

ことろで、ゲート長が１μｍ程度のときには電源電圧が
通常の５ｖでも動作上、特に問題は発生しない。しかし
、ゲート長が０．５μｍに近付いてくると、通常の５ｖ
の電源電圧で動作させると信頼性が損われるという問題
が生じる。

そこで、従来、ゲート長が縮小されたＭＯＳトランジス
タを使用する半導体集積回路ではｎ、電源電圧変換回路
を用いて外部型Ｒ電圧から値が低い内部電源電圧を発生
させ、ゲート長が縮小されたＭＯＳトランジスタで構成
された内部回路をこの内部電源電圧によって動作させる
方法が考えられている。このような半導体集積回路では
、内部回路の出力信号の電圧振幅が小さいため、外部回
路を直接駆動することはできない。このため内部回路と
外部回路との間には信号の電圧振幅を変換するためのイ
ンターフェイス回路が設けられている。

第５図は電圧振幅変換用のインターフェイス回路が設け
られ、１チツプ化された従来の半導体集積回路のブロッ
ク図である。図において、１１は外部電源電圧ＶＣＣか
ら内部電源電圧Ｖｉｎｔを発生する電源電圧変換回路、
１２は縮小されたゲート長のＭＯＳトランジスタで構成
され、上記内部電源電圧Ｖｉｎｔで動作する内部回路で
あり、１３はこの内部回路１２の出力バッファ、１４は
ＰチャネルＭＯＳトランジスタ１５及びＮチャネルＭＯ
Ｓトランジスタ１６からなるＣＭＯＳインバータ１７で
構成され、出力バッフ７１３の出力信号が供給されるイ
ンターフェイス回路、１８は外部電源電圧Ｖ。Ｃで動作
し、このインターフェイス回路１４の出力信号が供給さ
れる外部回路である。

ここで、例えば上記外部電源電圧ＶＣＣの値が５Ｖであ
り、内部電源電圧Ｖｉｎｔの値が３Ｖに設定されている
場合、内部回路１２内の出力バッファ１３の出力信号の
電圧振幅は接地電圧ＶＳＳであるＯＶと内部電源電圧Ｖ
ｉｎｔの３ｖの間の３ｖになる。そして、インターフェ
イス回路１４はこの３Ｖの電圧振幅を持つ内部回路１２
の出力信号を、接地電圧ＶＳＳのＯＶと外部電源電圧Ｖ
ＣＣの５Ｖの間の電圧振幅を持つ信号に変換し、外部回
路１８に出力する。

このように従来の半導体集積回路ではインターフェイス
回路１４をＣＭＯＳインバータ１７のみで構成している
。このため、このＣＭＯＳインバータ１７を構成してい
るＰチャネルＭＯＳトランジスタ１５の閾値電圧の絶対
値ＩＶｐｌは、外部電源電圧と内部電源電圧との差の値
（ＶＣ（−Ｖｉ　ｎ　ｔ）と等しいか、あるいはそれよ
りも大きな値に設定する必要がある。この値は例えば２
Ｖ以上となり、通常のＰチャネルＭＯＳトランジスタよ
りは大きなものとなる。このような値に設定しないと、
上記ＰチャネルＭＯ８トランジスタ１５が常にオン状態
となり、接地電圧ＶＳＳを出力することができなくなる
。

ところが、インターフェイス回路１４内のＰチャネルＭ
ＯＳトランジスタ１５の閾値電圧のみを上記の条件を満
足するような閾値に設定するには、製造時に不純物のド
ープ量を選択的に変化させる必要がある。この場合には
製造工程数が増加し、製造コストが上昇するという問題
が発生する。

他方、すべてのＰチャネルＭＯＳトランジスタの閾値電
圧を上記の条件を満足するような値に設定することが考
えられるが、この場合には回路の動作速度が低下する等
の種々の問題が発生する。

（発明が解決しようとする課８） このようにインターフェイス回路を備えた従来の半導体
集積回路では、インターフェイス回路をＣＭＯＳインバ
ータで構成しているので、このインターフェイス回路を
安定に動作させるため、そのＰチャネルＭＯＳトランジ
スタの閾値電圧だけを特別に設定する場合には、製造コ
ストが上昇するという問題が発生し、他方、すべてのＰ
チャネルＭＯＳトランジスタの閾値電圧を一様に設定す
る場合には動作速度が低下する等の問題が発生する。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、インターフェイス回路を安定に動作
させることができ、しかも製造コストの上昇を伴わず、
かつ動作速度の低下を防止することができる半導体集積
回路を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、第１の電源電圧で動作す
る第１の回路と、この第１の電源電圧と基準電圧との間
にＰチャネルの第１のＭＯＳトランジスタ及びＮチャネ
ルの第２のＭＯＳトランジスタのソース・ドレイン間が
直列に挿入され、上記第１の回路から出力され、第１の
電源電圧と基準電圧との間の電圧振幅を持つ入力信号が
供給される第１のＣＭＯＳ回路、第２の電源電圧と基準
電圧との間にＰチャネルの第３のＭＯＳトランジスタ及
びＮチャネルの第４のＭＯＳトランジスタのソース・ド
レイン間が直列に接続され、上記第１のＣＭＯＳ回路の
出力信号が供給される第２のＣＭＯＳ回路、上記第２の
電源電圧と信号出力ノードとの間にソース・ドレイン間
が挿入され、ゲートに上記第２のＣＭＯＳ回路の出力信
号が供給されるＰチャネルの第５のＭＯＳトランジスタ
。

上記信号出力ノードと基Ｆ＄雷電圧の間にソース・ドレ
イン間が挿入され、ゲートに上記入力信号が供給される
Ｎチャネルの第６のＭＯＳトランジスタとから構成され
、上記第１のＣＭＯＳ回路の出力信号が高電位にされて
いる期間に上記第２のＣＭＯＳ回路の出力信号の電位が
上記第２の電源電圧から上記第５のＭＯＳトランジスタ
の閾値電圧の絶対値を差し引いた値よりも低くなるよう
に、上記第３及び第４のＭＯＳトランジスタの素子寸法
を設定してなるインターフェイス回路と、第２の電源電
圧で動作し、上記インターフェイス回路の信号出力ノー
ドの信号が供給される第２の回路とから構成される。

（作用） インターフェイス回路内の第１のＣＭＯＳ回路の出力信
号が高電位にされている期間では、第２のＣＭＯＳ回路
の出力信号の電位が第２の電源電圧から第５のＭＯｌト
ランジスタの閾値電圧の絶対値を差し引いた値よりも低
くなり、第５のＭＯＳトランジスタはオン状態になる。

また、このときは第６のＭＯＳ）−ランジスタがオフ状
態になり、インターフェイス回路の信号出力ノードの電
位は第２の電源電圧である高電位に設定される。

第１のＣＭＯＳ回路の出力信号が低電位にされている期
間では第２のＣＭＯＳ回路の出力信号は第２の電Ｒ電圧
になり、第５のＭＯＳトランジスタがオフ状態になる。

また、このときは第６のＭＯＳトランジスタがオン状態
になり、インターフェイス回路の信号出力ノードの電位
は基準電圧である低電位に設定される。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第４図はこの発明に係る半導体集積回路の一実施例の構
成を示すブロック図である。なお、前記第５図に示す従
来回路と対応する箇所には同じ符号を付して説明を行う
。図において、１１は外部電源電圧ＶＣＣから内部電源
電圧Ｖｉｎｔを発生する電源電圧変換回路、１２は縮小
されたゲート長のＭＯＳトランジスタで構成され、上記
内部電源電圧Ｖｉｎｔで動作する内部回路、１３はこの
内部回路Ｉ２の出力バッファ、１９は上記外部電源電圧
ＶＣＣ及び内部電源電圧Ｖｉｎｔが供給され、上記出力
バッファ１３の出力信号である、基準電圧すなわち接地
電圧ＶＳＳと内部電源電圧Ｖｉｎｔとの間の電圧振幅を
、接地電圧ＶＳＳと外部電源電圧ＶＣＣとの間の電圧振
幅を持つ信号に変換するインターフェイス回路、１８は
外部電源電圧ＶＣＣで動作し、上記インターフェイス回
路■９の出力信号が供給される外部回路である。

第１図は上記実施例回路におけるインターフェイス回路
１９の詳細な構成を示す回路図である。内部型ＩＮＩＸ
電圧Ｖｉｎｔと第１のノード２１との間にはＰチャネル
ＭＯ３トランジスタ２２のソース・ドレイン間が挿入さ
れている。上記ノード２１と接地電圧ＶＳＳとの間には
ＮチャネルＭＯＳトランジスタ２３のソース・ドレイン
間が挿入されている。上記両ＭＯＳトランジスタ２２．
２３のゲートは共通接続されている。すなわち、上記両
ＭＯＳトランジスタ２２．２３は内部電源電圧Ｖｉｎｔ
を電源電圧とするＣＭＯＳインバータ２４を構成してお
り、その共通ゲートには入力信号Ｖｉｎとして前記内部
回路１２内の出力バッフ７１３の出力信号が供給される
。

外部電源電圧ＶＣＣと第２のノード２５との間にはＰチ
ャネルＭＯＳトランジスタ２５のソース・ドレイン間が
挿入されている。上記ノード２５と接地電圧ＶＳＳとの
間にはＮチャネルＭＯ３ｔ−ランジスタ２７のソース・
ドレイン間が挿入されている。

そして、上記ＰチャネルＭＯ３Ｉ−ランジスタ２Ｂのゲ
ートには接地電圧ＶＳＳが供給されており、Ｎチャネル
ＭＯ５トランジスタ２７のゲートには上記ノード２１の
信号が供給される。すなわち、上記両ＭＯＳトランジス
タ２Ｂ、　２７はＰチャネルＭＯＳトランジスタ２Ｇを
負荷トランジスタ、ＮチャネルＭＯＳトランジスタ２７
を駆動トランジスタとし、外部電源電圧ＶＣＣを電源電
圧とするＣＭＯＳインバータ２８を構成している。

また、外部電源電圧ＶＣＣと出力信号Ｖｏｕｔを得るた
めの第３のノード２９との間にはＰチャネルＭＯＳトラ
ンジスタ３０のソース・ドレイン間が挿入されている。

上記ノード２９と接地電圧ＶＳＳとの間にはＮチャネル
ＭＯＳトランジスタ３１のソース・ドレイン間が挿入さ
れている。上記ＰチャネルＭＯＳトランジスタ３０のゲ
ートには上記第２のノード２５の信号が供給される。上
記ＮチャネルＭＯＳトランジスタ３１のゲートには上記
入力信号Ｖｉｎが供給される。

さらに、上記インバータ２８では、その入力信号すなわ
ち上記ノード２１の信号電位がＶｉｎｔにされていると
きに、ノード２５の電位が外部電源電圧ＶＣＣから上記
ＰチャネルＭＯＳトランジスタ３０の閾値電圧の絶対値
１Ｖｐｌを差し引いた値（Ｖｃｃ　　　１Ｖｐｌ）より
も低くなるように、ＰチャネルＭＯＳトランジスタ２６
とＮチャネルＭＯ５トランジスタ２７の素子寸法、例え
ばゲート長やゲート幅が設定されている。

次に、上記実施例回路の動作を説明する。

まず、第４図中の内部回路１２から低電位の信号が出力
されるとき、第１図の回路における入力信号Ｖｉｎは接
地１゛ヒ圧ＶＳＳとなる。このとき、ＣＭＯＳインバー
タ２４ではＰチャネルＭＯＳトランジスタ２２がオンし
、ＮチャネルＭＯ３トランジスタ２３がオフするので、
第１のノード２１の電位は内部電源電圧Ｖｉｎｔの電位
になる。ノード２１の電位がＶｉｎｔのときは、インバ
ータ２８によってノード２５の信号電位が外部電源電圧
ＶＣＣからＰチャネルＭＯ３トランジスタ３０の閾値電
圧の絶対値ＩＶｐｌを差し引いた値（Ｖ（（ｌＶｐｌ）
よりも低い値に設定される。このため、ノード２５の信
号がゲートに供給されるＰチャネルＭＯＳトランジスタ
３０がオンする。また、信号Ｖｉｎがゲートに供給され
るＮチャネルＭＯＳトランジスタ３１はオフしている。

このため、信号Ｖｉｎが接地電圧ＶＳＳのときはノード
２９の信号であるインターフェイス回路１９の出力信号
Ｖｏｕｔは外部電源電圧ＶＣＣの高電位に設定される。

他方、内部回路１２から高電位の信号が出力されるとき
、第１図の回路における入力信号Ｖｉｎは内部電源電圧
Ｖｉｎｔになる。このとき、ＣＭＯＳインバータ２４で
はＰチャネルＭＯＳトランジスタ２２がオフし、Ｎチャ
ネルＭＯＳトランジスタ２３がオンするので、第１のノ
ード２１の電位は接地電圧ＶＳＳの電位になる。このと
き、インバータ２８内のＮチャネルＭＯＳトランジスタ
２７はオフする。また、インバータ２８内のＰチャネル
ＭｏＳトランジスタ２Ｂはオン状態にされているので、
ノード２５の信号電位は外部電源電圧ＶＣＣの電位にさ
れる。このため、このノード２５の信号がゲートに供給
されるＰチャネルＭＯＳトランジスタ３０はオフする。

また、信号Ｖｉｎがゲートに供給されるＮチャネルＭＯ
Ｓトランジスタ３１はオンしている。このため、信号Ｖ
ｉｎが内部電源電圧Ｖｉｎｔのときはノード２９の信号
であるインターフェイス回路１９の出力信号Ｖｏｕｔは
接地電圧ＶＳＳの低電位に設定される。

すなわち、インターフェイス回路１９で接地電圧ＶＳＳ
と内部電源電圧Ｖｉｎｔとの間の電圧振幅を持つ信号Ｖ
ｉｎが、接地電圧ＶＳＳと外部電源電圧ＶＣＣとの間の
電圧振幅を持つ信号Ｖｏｕｔに変換され、この信号Ｖｏ
ｕｔによって外部回路１８が駆動される。

このように上記実施例回路では、従来のようにインター
フェイス回路を安定に動作させるために、インターフェ
イス回路内のＰチャネルＭＯＳトランジスタの閾値電圧
のみを他と異ならせて高く設定したり、またインターフ
ェイス回路内のＰチャネルＭＯＳトランジスタを含むす
べてのＰチャネルＭＯＳトランジスタの閾値電圧を一様
に高く設定する必要がなく、ＭＯＳトランジスタ２Ｂと
２７の素子寸法を設定するのみで実現することができる
。

この結果、製造工程数の増加に伴う製造コストの上昇や
、すべてのＰチャネルＭＯＳトランジスタの閾値電圧を
一様に高く設定することによって生じる動作速度の低下
等の問題はすべて解決することができる。

なお、上記インターフェイス回路１９は上記第１図の構
成のものに限定されるものではなく、種々の変形が可能
である。

例えば、第２図に示すインターフェイス回路では、Ｐチ
ャネルＭＯＳトランジスタ２Ｇのゲートに接地電圧ＶＳ
Ｓを供給する代わりに、そのゲートに前記ノード２１の
信号を供給し、ＮチャネルＭＯＳトランジスタ２７と共
にＣＭＯＳインバータ３２を構成するように変形したも
のである。そして、この変形例回路の場合でも、このＣ
ＭＯＳインバータ３２では、前記ノード２１の信号電位
がＶｉｎｔにされているときに、ノード２５の電位が外
部電源電圧ｖ、：ｃからＰチャネルＭＯＳトランジスタ
３０の閾値電圧の絶対値１Ｖｐｌを差し引いた値（Ｖｃ
ｃ−ｌＶｐｌ）よりも低くなルヨウニ、ＰチャネルＭＯ
Ｓトランジスタ２ＢとＮチャネルＭＯＳトランジスタ２
７の素子寸法が設定されている。前記第１図の回路内の
インバータ２８では常時接地電圧ＶＳＳに流れる消費電
流があったのに対し、この第２図の回路ではＣＭＯＳイ
ンバータ回路３２を用いることにより、消費電流を少な
くすることができる。

さらに、第３図に示すインターフェイス回路では、Ｐチ
ャネルＭＯＳトランジスタ２６のゲートに接地電圧ＶＳ
Ｓを供給する代わりに、そのゲートに前記ノード２９の
信号を供給するように変形したものである。

この変形例回路の場合には、ノード２１の電位がＶｉｎ
ｔでかつノード２９の電位がＶＳＳにされているときに
、ノード２５の電位が外部電源電圧ＶＣＣからＰチャネ
ルＭＯＳトランジスタ３０の閾値電圧の絶対値ＩＶｐｌ
を差し引いた値（Ｖｃｃ　　１Ｖｐｌ）よりも低くなる
ように、ＰチャネルＭＯＳトランジスタ２ＧとＮチャネ
ルＭＯＳｌ−ランジスタ２７の素子寸法が設定されてい
ると共に、入力信号Ｖｉｎの電位すなわちＮチャネルＭ
ＯＳトランジスタ３１のゲート入力電位がＶｉｎｔで、
かつノード２５の電位すなわちＰチャネルＭＯＳトラン
ジスタ３０のゲート入力電位がＶＣＣにされているとき
に、ノード２９の電位すなわち出力信号Ｖｏｕｔの電位
が外部電源電圧ＶｃｃからＰチャネルＭＯＳトランジス
タ２Ｂの閾値７１文圧の絶対値を差し引いた値よりも低
くなるように、ＰチャネルＭＯＳトランジスタ３０とＮ
チャネルＭＯＳトランジスタ３１の素子寸法が設定され
ている。

この第３図のインターフェイス回路において、予め出力
信号Ｖｏｕｔが接地電圧ＶＳＳにされているときに、入
力信号Ｖｉｎが接地電圧ＶＳｓに変化すると、Ｐチャネ
ルＭＯＳトランジスタ２２がオンし、ＮチャネルＭＯＳ
トランジスタ２３がオフし、ノード２１の電位は内部電
源電圧Ｖｉｎｔの電位になる。これにより、Ｐチャネル
ＭＯＳｌ−ランジスタ２ＧとＮチャネルＭＯＳｌ−ラン
ジスタ２７の素子寸法の設定に基づき、ノード２５の電
位は外部電源電圧ＶＣＣからＰチャネルＭＯＳｌ−ラン
ジスタ３０の閾値電圧の絶対値ＩＶｐｌを差し引いた値
（Ｖｃｃ　　　１Ｖｐｌ）よりも低い値に設定されるの
で、ＰチャネルＭＯＳトランジスタ３０はオンする。ま
た、信号Ｖｉｎがゲートに供給されるＮチャネルＭＯＳ
トランジスタ３１はオフしている。このため、信号Ｖｉ
ｎが接地電圧ＶＳＳに変化すると、ノード２９の信号電
位は外部電源電圧ＶＣＣＯＣ型Ｏに設定される。さらに
、ノード２９がＶＣＣの電位に設定された後は、Ｐチャ
ネルＭＯＳトランジスタ２Ｂがオフし、ノード２５の電
位はＮチャネルＭＯＳトランジスタ２７を介して最終的
にＶＳＳに放電される。

他方、入力信号Ｖｉｎが接地電圧ＶＳＳから内部電源電
圧Ｖｉｎｔに変化すると、Ｐ・チャネルＭＯＳトランジ
スタ２２がオフし、ＮチャネルＭＯＳトランジスタ２３
がオンして、ノード２１の電位は接地電圧ＶＳＳになる
。従って、ＮチャネルＭＯＳトランジスタ２７はオフす
る。また、予めノード２５の電位は接地電圧ＶｓＳに設
定されされているため、ＰチャネルＭＯＳトランジスタ
３０とＮチャネルＭＯＳトランジスタ３１の素子寸法の
設定に基づき、ノード２９の電位は外部電源電圧ＶＣＣ
からＰチャネルＭＯＳトランジスタ２６の閾値電圧の絶
対値ＩＶｐｌを差し引いた値（Ｖｃｃ　　　１Ｖｐｌ）
よりも低い値に設定される。

従って、この後、ＰチャネルＭＯＳトランジスタ２６が
オンし、ノード２５の電位がＶＣＣまで上昇するため、
ＰチャネルＭＯＳトランジスタ３ｏは充分こオフ状態と
なり、ノード２９の電位は最終的にＶｓｓまで低下する
。

この第３図の回路では、ＰチャネルＭＯＳトランジスタ
２Ｂのゲート電位は出力Ｖｏｕｔの電位に依存する。従
って、ＶｉｎがＶｉｎｔの高電位になった場合、Ｎチャ
ネルＭＯＳｌ−ランシタ３１がオンすることによって、
出力ＶｏｕｔがＶ。ＣからＶＳＳに切替わるときに、Ｐ
チャネルＭＯＳトランジスタ２６がオンする。このとき
、インバータ３３内のＮチャネルＭＯＳトランジスタ２
７はすでにオフしている。このように動作することによ
り、インバータ３３のプルアップ出力動作時における外
部電源電圧ＶＣＣから接地電圧ｖＳｓに流れる貫通電流
が防止できる。

［発明の効果］ 以上説明したようにこの発明によれば、インターフェイ
ス回路を安定に動作させることができ、しかも、製造コ
ストの上昇を伴わず、かつ動作速度の低下を防止するこ
とができる半導体集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るインターフェイス回の半導体集
積回路の構成を示すブロック図、第５図は従来の半導体
集積回路の構成を示すブロック図である。 １１・・・電源電圧変換回路、Ｉ２・・・内部回路、Ｉ
３・・・出力バッファ、１８・・・外部回路、１９・・
・インターフエイス回路、２１．２５．２９・・・ノー
ド、２２．２８．３０・・・ＰチャネルＭＯＳトランジ
スタ、２３．２７．３１・・・ＮチャネルＭＯＳトラン
ジスタ、２４・・・ＣＭＯＳインバータ、２８・・・イ
ンバータ。

Claims (4)

【特許請求の範囲】
1. （１）第１の電源電圧で動作する第１の回路と、上記第
   １の電源電圧と基準電圧との間にＰチャネルの第１のＭ
   ＯＳトランジスタ及びＮチャネルの第２のＭＯＳトラン
   ジスタのソース、ドレイン間が直列に挿入され、上記第
   １の回路から出力され、第１の電源電圧と基準電圧との
   間の電圧振幅を持つ入力信号が供給される第１のＣＭＯ
   Ｓ回路。 第２の電源電圧と基準電圧との間にＰチャネルの第３の
   ＭＯＳトランジスタ及びＮチャネルの第４のＭＯＳトラ
   ンジスタのソース・ドレイン間が直列に接続され、上記
   第１のＣＭＯＳ回路の出力信号が供給される第２のＣＭ
   ＯＳ回路、 上記第２の電源電圧と信号出力ノードとの間にソース・
   ドレイン間が挿入され、ゲートに上記第２のＣＭＯＳ回
   路の出力信号が供給されるＰチャネルの第５のＭＯＳト
   ランジスタ、 上記信号出力ノードと基準電圧との間にソース・ドレイ
   ン間が挿入され、ゲートに上記入力信号が供給されるＮ
   チャネルの第６のＭＯＳトランジスタ とから構成され、上記第１のＣＭＯＳ回路の出力信号が
   高電位にされている期間に上記第２のＣＭＯＳ回路の出
   力信号の電位が上記第２の電源電圧から上記第５のＭＯ
   Ｓトランジスタの閾値電圧の絶対値を差し引いた値より
   も低くなるように、上記第３及び第４のＭＯＳトランジ
   スタの素子寸法を設定してなるインターフェイス回路と
   、第２の電源電圧で動作し、上記インターフェイス回路
   の信号出力ノードの信号が供給される第２の回路と を具備したことを特徴とする半導体集積回路。
2. （２）前記第２のＣＭＯＳ回路内の第３のＭＯＳトラン
   ジスタのゲートには前記基準電圧が供給され、第４のＭ
   ＯＳトランジスタのゲートには前記第１のＣＭＯＳ回路
   の出力信号が供給されている請求項１記載の半導体集積
   回路。
3. （３）　前記第２のＣＭＯＳ回路内の第３及び第４のＭ
   ＯＳトランジスタの両ゲートには前記第１のＣＭＯＳ回
   路の出力信号が供給されている請求項１記載の半導体集
   積回路。
4. （４）前記第２のＣＭＯＳ回路内の第３のＭＯＳトラン
   ジスタのゲートには前記信号出力ノードの信号が供給さ
   れ、第４のＭＯＳトランジスタのゲートには前記第１の
   ＣＭＯＳ回路の出力信号が供給され、かつ前記第５のＭ
   ＯＳトランジスタのゲート電位が基準電圧の電位に、前
   記第６のＭＯＳトランジスタのゲート電位が第１の電源
   電圧の電位にそれぞれされている期間に、前記信号出力
   ノードの電位が前記第２の電源電圧から第３のＭＯＳト
   ランジスタの閾値電圧の絶対値を差し引いた値よりも低
   くなるように、上記第５及び第６のＭＯＳトランジスタ
   の素子寸法を設定してなる請求項１記載の半導体集積回
   路。