JP2877039B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2877039B2 JP2877039B2 JP7208884A JP20888495A JP2877039B2 JP 2877039 B2 JP2877039 B2 JP 2877039B2 JP 7208884 A JP7208884 A JP 7208884A JP 20888495 A JP20888495 A JP 20888495A JP 2877039 B2 JP2877039 B2 JP 2877039B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor integrated
- integrated circuit
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 238000000605 extraction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 15
- 230000009467 reduction Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、ボンディングパッドにボンディングするかし
ないかによって製造工程中で半体集積回路の機能を分け
るための機能決定回路を備える、ボンディング・オプシ
ョンの半導体集積回路に関する。
し、特に、ボンディングパッドにボンディングするかし
ないかによって製造工程中で半体集積回路の機能を分け
るための機能決定回路を備える、ボンディング・オプシ
ョンの半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路（以下、ＬＳＩと
記す）の製造に当って、異る品種のＬＳＩを低コストで
製造するために、組立て前までの所謂前工程と呼ばれる
製造プロセスを同一チップで行い、後工程の組立て時に
上記の機能決定回路を用いて品種を分けることが行われ
ている。このような製造技術による品種分けは、ボンデ
ィング・オプションなどと呼ばれる。図７に、ボンディ
ング・オプションのＬＳＩにおける従来の機能決定回路
の一例の回路図を示す。図７を参照して、この回路は接
地ボンディング・オプションの機能決定回路であって、
ボンディングパッド１と、そのボンディングパッドと電
源線（電圧＝ＶDD）２との間に接続されゲート電極が接
地線３に接続されたｐＭＯＳトランジスタＱP1と、入力
点がトランジスタＱP1のドレイン電極（節点Ａ）に接続
されたＣＭＯＳインバータ４Ａと、ゲート電極がインバ
ータ４Ａの出力点（節点Ｂ）に接続されドレイン電極が
節点Ａに接続されたｐＭＯＳトランジスタＱP2と、入力
点がインバータ４Ａの出力点に接続されたインバータ４
Ｂとからなる。この図に示す回路を用いた接地ボンディ
ング・オプションのＬＳＩでは、製造工程中で次のよう
にして、機能決定を行う。
記す）の製造に当って、異る品種のＬＳＩを低コストで
製造するために、組立て前までの所謂前工程と呼ばれる
製造プロセスを同一チップで行い、後工程の組立て時に
上記の機能決定回路を用いて品種を分けることが行われ
ている。このような製造技術による品種分けは、ボンデ
ィング・オプションなどと呼ばれる。図７に、ボンディ
ング・オプションのＬＳＩにおける従来の機能決定回路
の一例の回路図を示す。図７を参照して、この回路は接
地ボンディング・オプションの機能決定回路であって、
ボンディングパッド１と、そのボンディングパッドと電
源線（電圧＝ＶDD）２との間に接続されゲート電極が接
地線３に接続されたｐＭＯＳトランジスタＱP1と、入力
点がトランジスタＱP1のドレイン電極（節点Ａ）に接続
されたＣＭＯＳインバータ４Ａと、ゲート電極がインバ
ータ４Ａの出力点（節点Ｂ）に接続されドレイン電極が
節点Ａに接続されたｐＭＯＳトランジスタＱP2と、入力
点がインバータ４Ａの出力点に接続されたインバータ４
Ｂとからなる。この図に示す回路を用いた接地ボンディ
ング・オプションのＬＳＩでは、製造工程中で次のよう
にして、機能決定を行う。
【０００３】先ず、ボンデイングパッド１がこのＬＳＩ
の外部端子にボンディングされていないとき（ノンボン
ディング）は、電源線２からトランジスタＱP1を介して
節点Ａに電荷が供給され、節点Ａの電圧が上昇する。節
点Ａの電圧がインバータ４Ａのスレッショルドレベルに
達すると、節点Ｂはインバータ４Ａにより接地電位に引
き抜かれる。これによりトランジスタＱP2がオン状態と
なり、節点Ａは電源電圧ＶDDレベルまで充電される。こ
の一連の動作の結果、トランジスタＱP1，ＱP2を通して
の電荷供給が止まり、この機能決定回路の出力φ1 はハ
イ（“Ｈ”）レベルとなる。チップ上の信号処理回路
（図示せず）はこのハイレベルの信号φ1を受けて動作
し、このＬＳＩはφ1 ＝“Ｈ”でコントロールされたフ
ァンクションを持つＬＳＩとなる。このノンボンディン
グのとき、機能決定回路での電流消費はない。
の外部端子にボンディングされていないとき（ノンボン
ディング）は、電源線２からトランジスタＱP1を介して
節点Ａに電荷が供給され、節点Ａの電圧が上昇する。節
点Ａの電圧がインバータ４Ａのスレッショルドレベルに
達すると、節点Ｂはインバータ４Ａにより接地電位に引
き抜かれる。これによりトランジスタＱP2がオン状態と
なり、節点Ａは電源電圧ＶDDレベルまで充電される。こ
の一連の動作の結果、トランジスタＱP1，ＱP2を通して
の電荷供給が止まり、この機能決定回路の出力φ1 はハ
イ（“Ｈ”）レベルとなる。チップ上の信号処理回路
（図示せず）はこのハイレベルの信号φ1を受けて動作
し、このＬＳＩはφ1 ＝“Ｈ”でコントロールされたフ
ァンクションを持つＬＳＩとなる。このノンボンディン
グのとき、機能決定回路での電流消費はない。
【０００４】次に、ボンディングパッド１がこのＬＳＩ
の接地用の外部端子５にボンディングされている場合
（接地ボンディング）について説明する。このときは、
トランジスタＱP1，ＱP2を通して節点Ａに電荷が供給さ
れるが、これら二つのトランジスタは電流能力を小さく
されているので、節点Ａの電圧は接地電位になる。これ
によりインバータ４Ａの出力点である節点Ｂが電源電圧
ＶDDレベルとなり、トランジスタＱP2はオフ状態とな
る。このとき、この機能決定回路の出力φ1 はロウ
（“Ｌ”）レベルとなる。この一連の動作の結果、この
ＬＳＩはφ1 ＝“Ｌ”でコントロールされたファンクシ
ョンを持つＬＳＩとなる。この接地ボンディングのとき
は、トランジスタＱP1を通してボンディングパッド１へ
常に電流が流れていて、これが機能決定回路の消費電流
となる。
の接地用の外部端子５にボンディングされている場合
（接地ボンディング）について説明する。このときは、
トランジスタＱP1，ＱP2を通して節点Ａに電荷が供給さ
れるが、これら二つのトランジスタは電流能力を小さく
されているので、節点Ａの電圧は接地電位になる。これ
によりインバータ４Ａの出力点である節点Ｂが電源電圧
ＶDDレベルとなり、トランジスタＱP2はオフ状態とな
る。このとき、この機能決定回路の出力φ1 はロウ
（“Ｌ”）レベルとなる。この一連の動作の結果、この
ＬＳＩはφ1 ＝“Ｌ”でコントロールされたファンクシ
ョンを持つＬＳＩとなる。この接地ボンディングのとき
は、トランジスタＱP1を通してボンディングパッド１へ
常に電流が流れていて、これが機能決定回路の消費電流
となる。
【０００５】尚、これまでの動作説明から、機能決定回
路のうちボンディン・オプションに直接関るのは、ボン
ディングパッド１とｐＭＯＳトランジスタＱP1とである
ことが分る。インバータ４ＡとｐＭＯＳトランジスタＱ
P2とからなる回路は、節点Ａの状態を保持して回路の動
作をより確実なものとするためのラッチとして働く。ま
たインバータ４Ｂは、負荷つまり本来の信号処理回路に
対するバッファとして作用する。
路のうちボンディン・オプションに直接関るのは、ボン
ディングパッド１とｐＭＯＳトランジスタＱP1とである
ことが分る。インバータ４ＡとｐＭＯＳトランジスタＱ
P2とからなる回路は、節点Ａの状態を保持して回路の動
作をより確実なものとするためのラッチとして働く。ま
たインバータ４Ｂは、負荷つまり本来の信号処理回路に
対するバッファとして作用する。
【０００６】図８に、従来の機能決定回路の他の例の回
路図を、示す。この回路は、電源ボンディング・オプシ
ョンの機能決定回路である。図８を参照して、この回路
においては、ボンディングパッド１（節点Ｃ）からｎＭ
ＯＳトラジスタＱN1，ＱN2を介して、接地線３に電荷が
引き抜かれる。このことから、各節点Ｃ，Ｄが接地ボン
ディング・オプションの場合と逆相になるが、それ以外
の動作原理は、図７に示す接地ボンディング・オプショ
ンの場合と同じである。
路図を、示す。この回路は、電源ボンディング・オプシ
ョンの機能決定回路である。図８を参照して、この回路
においては、ボンディングパッド１（節点Ｃ）からｎＭ
ＯＳトラジスタＱN1，ＱN2を介して、接地線３に電荷が
引き抜かれる。このことから、各節点Ｃ，Ｄが接地ボン
ディング・オプションの場合と逆相になるが、それ以外
の動作原理は、図７に示す接地ボンディング・オプショ
ンの場合と同じである。
【０００７】電源ボンディング・オプションの場合は、
ノンボンディング時に節点Ｃの電荷を引き抜きフローテ
ィングを防止するのは、ｎＭＯＳトランジスタＱN1であ
る。ところで、良く知られているように、トランジスタ
どうしのチャネル長、チャネル幅あるいはゲート絶縁膜
厚などの幾何学的寸法が等しければ、ｎＭＯＳトランジ
スタはｐＭＯＳトランジスタの２倍程度の電流能力があ
る。従って、電源ボンディング・オプションと接地ボン
ディング・オプションとで消費電流を同一にしようとす
るならば、ｎＭＯＳトランジスタＱN1のチャネル長を、
ｐＭＯＳトランジスタＱP1のチャネル長の２倍にしなけ
ればならない。すなわち、トランジスタＱN1の面積は、
トランジスタＱP1の面積のほぼ２倍になる。
ノンボンディング時に節点Ｃの電荷を引き抜きフローテ
ィングを防止するのは、ｎＭＯＳトランジスタＱN1であ
る。ところで、良く知られているように、トランジスタ
どうしのチャネル長、チャネル幅あるいはゲート絶縁膜
厚などの幾何学的寸法が等しければ、ｎＭＯＳトランジ
スタはｐＭＯＳトランジスタの２倍程度の電流能力があ
る。従って、電源ボンディング・オプションと接地ボン
ディング・オプションとで消費電流を同一にしようとす
るならば、ｎＭＯＳトランジスタＱN1のチャネル長を、
ｐＭＯＳトランジスタＱP1のチャネル長の２倍にしなけ
ればならない。すなわち、トランジスタＱN1の面積は、
トランジスタＱP1の面積のほぼ２倍になる。
【０００８】
【発明が解決しようとする課題】これまで述べたよう
に、図７に示す従来の機能決定回路では、ボンディング
パッド１と外部接地端子とをボンディングした接地ボン
ディングの場合、電源線２→トランジスタＱP1→節点Ａ
→ボンディングパッド１の経路で常に電流が流れてお
り、電流を消費している。
に、図７に示す従来の機能決定回路では、ボンディング
パッド１と外部接地端子とをボンディングした接地ボン
ディングの場合、電源線２→トランジスタＱP1→節点Ａ
→ボンディングパッド１の経路で常に電流が流れてお
り、電流を消費している。
【０００９】上記の消費電流を削減するには、トランジ
スタＱP1を高抵抗にすることが有効である。原理的には
トランジスタＱP1の抵抗を無限大にする、つまりこのト
ランジスタＱP1を取り去れば、消費電流はゼロになる。
しかしながら、トランジスタＱP1を取り除いた場合、ノ
ンボンディングのときには、このボンディングパッド１
がフローティング状態になってしまう。たとえ電源投入
時の節点Ａを“Ｈ”レベルに確定させるような回路を付
加したとしても、その後節点Ａはフローティング状態と
なってしまう。その結果、節点Ａの電圧レベルが電源電
圧の変動やＬＳＩ内部で発生したノイズなどによってイ
ンバータ４Ａのスレッショルドレベルを越え、出力信号
φ1 が“Ｌ”に反転してしまう可能性が生じる。すなわ
ち、トランジスタＱP1を取り外すことは動作の確実性を
損うことのある非常に危険な手段であって、実用上は実
行不可能な消費電流削減手段である。
スタＱP1を高抵抗にすることが有効である。原理的には
トランジスタＱP1の抵抗を無限大にする、つまりこのト
ランジスタＱP1を取り去れば、消費電流はゼロになる。
しかしながら、トランジスタＱP1を取り除いた場合、ノ
ンボンディングのときには、このボンディングパッド１
がフローティング状態になってしまう。たとえ電源投入
時の節点Ａを“Ｈ”レベルに確定させるような回路を付
加したとしても、その後節点Ａはフローティング状態と
なってしまう。その結果、節点Ａの電圧レベルが電源電
圧の変動やＬＳＩ内部で発生したノイズなどによってイ
ンバータ４Ａのスレッショルドレベルを越え、出力信号
φ1 が“Ｌ”に反転してしまう可能性が生じる。すなわ
ち、トランジスタＱP1を取り外すことは動作の確実性を
損うことのある非常に危険な手段であって、実用上は実
行不可能な消費電流削減手段である。
【００１０】結局は、電源電圧変動やノイズに耐え得る
範囲でなるべく消費電流を減らすために、トランジスタ
ＱP1のチャネル長を最大限に大きくして高抵抗にするの
が現実的な対策となる。但し、その場合には、トランジ
スタＱP1の面積、換言すれば機能決定回路のチップ上に
占る面積が大きくなるという副作用が伴う。例えば、機
能決定回路の消費電流は０．５μＡ以下程度になるよう
に設計されるが、このときトランジスタＱP1の面積はほ
ぼ２５００μｍ2 と、巨大になる。近年では、ＬＳＩの
製造コストを少しでも削減するために、同一チップで製
造する品種数は増大傾向にあり、１チップに機能決定回
路が多数載って入るＬＳＩも多い。例えばチップ上に機
能決定回路が６個載っているＬＳＩでは、トランジスタ
ＱP1の面積の総計はボンディングパッド１個分にも相当
し、チップ面積が大幅に増大することになる。
範囲でなるべく消費電流を減らすために、トランジスタ
ＱP1のチャネル長を最大限に大きくして高抵抗にするの
が現実的な対策となる。但し、その場合には、トランジ
スタＱP1の面積、換言すれば機能決定回路のチップ上に
占る面積が大きくなるという副作用が伴う。例えば、機
能決定回路の消費電流は０．５μＡ以下程度になるよう
に設計されるが、このときトランジスタＱP1の面積はほ
ぼ２５００μｍ2 と、巨大になる。近年では、ＬＳＩの
製造コストを少しでも削減するために、同一チップで製
造する品種数は増大傾向にあり、１チップに機能決定回
路が多数載って入るＬＳＩも多い。例えばチップ上に機
能決定回路が６個載っているＬＳＩでは、トランジスタ
ＱP1の面積の総計はボンディングパッド１個分にも相当
し、チップ面積が大幅に増大することになる。
【００１１】このような、機能決定回路の低消費電流化
に伴うチップ面積の増大は、図８に示す電源ボンディン
グ・オプションのＬＳＩでは、更に深刻な問題である。
電源ボンディング・オプションの場合には、これに用い
られるｎＭＯＳトランジスタＱN1の電流能力がｐＭＯＳ
トランジスタＱP1の電流能力の約２倍もあるからであ
る。
に伴うチップ面積の増大は、図８に示す電源ボンディン
グ・オプションのＬＳＩでは、更に深刻な問題である。
電源ボンディング・オプションの場合には、これに用い
られるｎＭＯＳトランジスタＱN1の電流能力がｐＭＯＳ
トランジスタＱP1の電流能力の約２倍もあるからであ
る。
【００１２】したがって本発明は、ボンディング・オプ
ションのＬＳＩにおける機能決定回路の消費電流を減ら
し、そのチップ上での占有面積を削減することを目的と
するものである。
ションのＬＳＩにおける機能決定回路の消費電流を減ら
し、そのチップ上での占有面積を削減することを目的と
するものである。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
は、一チップ上に、本来の信号処理回路とその信号処理
回路に作用してこの半導体集積回路の機能を決定する手
段とを備える半導体集積回路であって、前記機能決定手
段を、ボンディングパッドと、そのボンディングパッド
に電源電位点から電荷を供給し又はボンディングパッド
から接地電位点に電荷を引き抜くためのトランジスタと
を少くとも含む回路で構成し、外部との接続のための端
子と前記ボンディングパッドとをボンディングするかし
ないかによって、製造工程中で前記半導体集積回路の機
能決定を行うように構成したボンディング・オプション
の半導体集積回路において、前記機能決定手段を構成す
るトランジスタのゲート電極に、この半導体集積回路の
降圧電源電圧の基準電圧あるいは入力回路初段の基準電
圧など、機能決定手段に専用に用いる以外の目的のため
に発生した、電源電位点の電位と接地電位との間の値を
持つ直流電圧を、共用して与えることを特徴とする。
は、一チップ上に、本来の信号処理回路とその信号処理
回路に作用してこの半導体集積回路の機能を決定する手
段とを備える半導体集積回路であって、前記機能決定手
段を、ボンディングパッドと、そのボンディングパッド
に電源電位点から電荷を供給し又はボンディングパッド
から接地電位点に電荷を引き抜くためのトランジスタと
を少くとも含む回路で構成し、外部との接続のための端
子と前記ボンディングパッドとをボンディングするかし
ないかによって、製造工程中で前記半導体集積回路の機
能決定を行うように構成したボンディング・オプション
の半導体集積回路において、前記機能決定手段を構成す
るトランジスタのゲート電極に、この半導体集積回路の
降圧電源電圧の基準電圧あるいは入力回路初段の基準電
圧など、機能決定手段に専用に用いる以外の目的のため
に発生した、電源電位点の電位と接地電位との間の値を
持つ直流電圧を、共用して与えることを特徴とする。
【００１４】又、本発明の半導体集積回路は、上記の半
導体集積回路において、前記機能決定手段を構成するト
ランジスタに、そのトランジスタにおける前記電荷の供
給又は電荷の引抜きに対応して、この半導体集積回路の
電源投入後の所定の期間前記電源電位点から前記ボンデ
ィングパッドに電荷を供給し又はボンディングパッドか
ら前記接地電位点に電荷を引き抜くための第２のトラン
ジスタを、並列に設けたことを特徴とする。
導体集積回路において、前記機能決定手段を構成するト
ランジスタに、そのトランジスタにおける前記電荷の供
給又は電荷の引抜きに対応して、この半導体集積回路の
電源投入後の所定の期間前記電源電位点から前記ボンデ
ィングパッドに電荷を供給し又はボンディングパッドか
ら前記接地電位点に電荷を引き抜くための第２のトラン
ジスタを、並列に設けたことを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１に、本発明の第１の
実施の形態による機能決定回路の回路図を示す。本実施
の形態は、接地ボンディング・オプションの機能決定回
路である。図１と図７とを比較して、本実施の形態は、
ボンディングパッド１のフローティング防止のためのｐ
ＭＯＳトランジスタＱP1のゲート電極に、ＬＳＩ内部で
発生させた基準電圧ＶREF を与えている点が、従来の機
能決定回路と異っている。すなわち、本実施の形態の機
能決定回路は、ボンディングパッド１と、そのボンディ
ングパッドにドレイン電極が接続されソース電極が電源
線２に接続されたｐＭＯＳトランジスタＱP1と、トラン
ジスタＱP1のドレイン電極（節点Ａ）に入力点が接続さ
れたＣＭＯＳインバータ４Ａと、電源線２と節点Ａとの
間に電流経路を成すように接続されゲート電極がインバ
ータ４Ａの出力点に接続されたｐＭＯＳトランジスタＱ
P2と、入力点がインバータ４Ａの出力点に接続されたＣ
ＭＯＳインバータ４Ｂとからなる回路である。ＬＳＩ内
部の信号処理回路（図示せず）への出力信号φ10は、イ
ンバータ４Ｂの出力点から取り出される。トランジスタ
ＱP1のゲート電極には、直流の基準電圧ＶREF が入力さ
れている。この基準電圧ＶREF は電源電圧ＶDDより低
く、ＶDD−ＶREF ＞ＶT(QP1)（但し、ＶT(QP1)はｐＭＯ
ＳトランジスタＱP1のしきい値電圧）なる条件を満足す
る電圧である。
て、図面を参照して説明する。図１に、本発明の第１の
実施の形態による機能決定回路の回路図を示す。本実施
の形態は、接地ボンディング・オプションの機能決定回
路である。図１と図７とを比較して、本実施の形態は、
ボンディングパッド１のフローティング防止のためのｐ
ＭＯＳトランジスタＱP1のゲート電極に、ＬＳＩ内部で
発生させた基準電圧ＶREF を与えている点が、従来の機
能決定回路と異っている。すなわち、本実施の形態の機
能決定回路は、ボンディングパッド１と、そのボンディ
ングパッドにドレイン電極が接続されソース電極が電源
線２に接続されたｐＭＯＳトランジスタＱP1と、トラン
ジスタＱP1のドレイン電極（節点Ａ）に入力点が接続さ
れたＣＭＯＳインバータ４Ａと、電源線２と節点Ａとの
間に電流経路を成すように接続されゲート電極がインバ
ータ４Ａの出力点に接続されたｐＭＯＳトランジスタＱ
P2と、入力点がインバータ４Ａの出力点に接続されたＣ
ＭＯＳインバータ４Ｂとからなる回路である。ＬＳＩ内
部の信号処理回路（図示せず）への出力信号φ10は、イ
ンバータ４Ｂの出力点から取り出される。トランジスタ
ＱP1のゲート電極には、直流の基準電圧ＶREF が入力さ
れている。この基準電圧ＶREF は電源電圧ＶDDより低
く、ＶDD−ＶREF ＞ＶT(QP1)（但し、ＶT(QP1)はｐＭＯ
ＳトランジスタＱP1のしきい値電圧）なる条件を満足す
る電圧である。
【００１６】いま、ボンディングパッド１がＬＳＩの外
部端子にボンディングされていない（ノンボンディン
グ）とする。トランジスタＱP1はゲート電極に直流電圧
ＶREFを与えられてオン状態となり、節点Ａに電荷を供
給する。節点Ａの電圧がこの電荷供給により上昇しイン
バータ４Ａのスレッショルドレベルを越えると、インバ
ータ４Ａは節点Ｂを接地電位に引き抜く。これによりト
ランジスタＱP2がオン状態となって節点Ａは電源電圧Ｖ
DDまで充電される。この一連の動作の結果、トランジス
タＱP1の電荷供給が停止する。このとき、インバータ４
Ｂの出力点からＬＳＩ内部の信号処理回路に与えられる
信号φ10は、φ10＝“Ｈ”となり、このＬＳＩはφ10＝
“Ｈ”でコントロールされたファンクションを持つＬＳ
Ｉとなる。このノンボンディング時には、機能決定回路
は電流を消費しない。
部端子にボンディングされていない（ノンボンディン
グ）とする。トランジスタＱP1はゲート電極に直流電圧
ＶREFを与えられてオン状態となり、節点Ａに電荷を供
給する。節点Ａの電圧がこの電荷供給により上昇しイン
バータ４Ａのスレッショルドレベルを越えると、インバ
ータ４Ａは節点Ｂを接地電位に引き抜く。これによりト
ランジスタＱP2がオン状態となって節点Ａは電源電圧Ｖ
DDまで充電される。この一連の動作の結果、トランジス
タＱP1の電荷供給が停止する。このとき、インバータ４
Ｂの出力点からＬＳＩ内部の信号処理回路に与えられる
信号φ10は、φ10＝“Ｈ”となり、このＬＳＩはφ10＝
“Ｈ”でコントロールされたファンクションを持つＬＳ
Ｉとなる。このノンボンディング時には、機能決定回路
は電流を消費しない。
【００１７】次に、ボンディングパッド１を接地用外部
端子５にボンディングした場合（接地ボンディング）に
ついて、説明する。このときはトランジスタＱP1，ＱP2
を通して節点Ａに電荷が供給されるが、これらトランジ
スタは電流能力を小さくされているので、節点Ａの電圧
は接地電位になる。これによりインバータ４Ａの出力点
である節点Ｂは電源電圧ＶDDレベルとなり、トランジス
タＱP2はオフ状態となる。このとき、この機能決定回路
の出力φ10は、φ10＝“Ｌ”となる。この一連の動作の
結果、このＬＳＩはφ10＝“Ｌ”でコントロールされた
ファンクションを持つＬＳＩとなる。この接地ボンディ
ングのときは、トランジスタＱP1からボンディングパッ
ド１へ常に電流が流れていて、これが機能決定回路の消
費電流となる。
端子５にボンディングした場合（接地ボンディング）に
ついて、説明する。このときはトランジスタＱP1，ＱP2
を通して節点Ａに電荷が供給されるが、これらトランジ
スタは電流能力を小さくされているので、節点Ａの電圧
は接地電位になる。これによりインバータ４Ａの出力点
である節点Ｂは電源電圧ＶDDレベルとなり、トランジス
タＱP2はオフ状態となる。このとき、この機能決定回路
の出力φ10は、φ10＝“Ｌ”となる。この一連の動作の
結果、このＬＳＩはφ10＝“Ｌ”でコントロールされた
ファンクションを持つＬＳＩとなる。この接地ボンディ
ングのときは、トランジスタＱP1からボンディングパッ
ド１へ常に電流が流れていて、これが機能決定回路の消
費電流となる。
【００１８】ここで、接地ボンディングのときに機能設
定回路に流る消費電流の大きさを、本実施の形態と図７
に示す従来の機能決定回路とで比較する。従来の機能決
定回路では、トランジスタＱP1のゲート電圧は接地電位
であり、このトランジスタは飽和領域で動作している。
従って、機能決定回路の消費電流すなわちトランジスタ
ＱP1を流れる電流は、（ＶDD−ＶT(QP1)）2 に比例す
る。これに対し本実施の形態では、トランジスタＱP1の
ゲート電圧はＶREF であり、消費電流は、（ＶDD−Ｖ
REF −ＶT(QP1)）2 に比例する。従って、従来の機能決
定回路と本実施の形態とで消費電流を等しくした場合、
本実施の形態におけるトランジスタＱP1のチャネル長
は、従来の技術による機能決定回路におけるトランジス
タＱP1のチャネル長に対し、（ＶDD−ＶREF −
ＶT(QP1)）2 ／（ＶDD−ＶT(QP1)）2 倍となる。一例と
して、電源電圧ＶDD＝３．３Ｖ，直流基準電圧ＶREF ＝
２．０Ｖ，トランジスタＱP1のしきい値電圧ＶT(QP1)＝
０．８Ｖとした場合、上記の値は０．０４であり、本実
施の形態におけるトランジスタＱP1の面積は、従来のわ
ずか４％で済む。
定回路に流る消費電流の大きさを、本実施の形態と図７
に示す従来の機能決定回路とで比較する。従来の機能決
定回路では、トランジスタＱP1のゲート電圧は接地電位
であり、このトランジスタは飽和領域で動作している。
従って、機能決定回路の消費電流すなわちトランジスタ
ＱP1を流れる電流は、（ＶDD−ＶT(QP1)）2 に比例す
る。これに対し本実施の形態では、トランジスタＱP1の
ゲート電圧はＶREF であり、消費電流は、（ＶDD−Ｖ
REF −ＶT(QP1)）2 に比例する。従って、従来の機能決
定回路と本実施の形態とで消費電流を等しくした場合、
本実施の形態におけるトランジスタＱP1のチャネル長
は、従来の技術による機能決定回路におけるトランジス
タＱP1のチャネル長に対し、（ＶDD−ＶREF −
ＶT(QP1)）2 ／（ＶDD−ＶT(QP1)）2 倍となる。一例と
して、電源電圧ＶDD＝３．３Ｖ，直流基準電圧ＶREF ＝
２．０Ｖ，トランジスタＱP1のしきい値電圧ＶT(QP1)＝
０．８Ｖとした場合、上記の値は０．０４であり、本実
施の形態におけるトランジスタＱP1の面積は、従来のわ
ずか４％で済む。
【００１９】直流基準電圧ＶREF としては、ＶDD−Ｖ
T(QP1)より低い電圧であれば良く、例えばＬＳＩ内部に
設けられた降圧電源回路の基準電圧など、他の目的で作
られた直流電圧が用いられる。このようにすれば、機能
決定回路用に専用の電圧発生回路を設けるための面積の
オーバーヘッドがなく、好都合である。或いは、消費電
流をより精密に制御する目的のためには、例えば図２に
回路図を示すような、電圧発生回路を用いることもでき
る。
T(QP1)より低い電圧であれば良く、例えばＬＳＩ内部に
設けられた降圧電源回路の基準電圧など、他の目的で作
られた直流電圧が用いられる。このようにすれば、機能
決定回路用に専用の電圧発生回路を設けるための面積の
オーバーヘッドがなく、好都合である。或いは、消費電
流をより精密に制御する目的のためには、例えば図２に
回路図を示すような、電圧発生回路を用いることもでき
る。
【００２０】図２は、基準電圧ＶREF 発生回路の一例の
回路図である。図２を参照して、この電圧発生回路は、
電源線３と接地線２との間に、ゲート電極とドレイン電
極とを結んでダイオード接続としたｐＭＯＳトランジス
タＱPRと、抵抗素子Ｒ1 とをこの順に直列に接続した回
路である。基準電圧ＶREF は、トランジスタＱPRのゲー
ト・ドレイン共通電極から取り出される。この電圧発生
回路において、抵抗素子Ｒ1 の抵抗値を十分大きくすれ
ばＶREF ≒ＶDD−ＶT(QP1)となる。従って、機能決定回
路のトランジスタＱP1の電流能力は最少となり、トラン
ジスタＱP1の面積、延いては機能決定回路の占有面積を
最小限にできる。
回路図である。図２を参照して、この電圧発生回路は、
電源線３と接地線２との間に、ゲート電極とドレイン電
極とを結んでダイオード接続としたｐＭＯＳトランジス
タＱPRと、抵抗素子Ｒ1 とをこの順に直列に接続した回
路である。基準電圧ＶREF は、トランジスタＱPRのゲー
ト・ドレイン共通電極から取り出される。この電圧発生
回路において、抵抗素子Ｒ1 の抵抗値を十分大きくすれ
ばＶREF ≒ＶDD−ＶT(QP1)となる。従って、機能決定回
路のトランジスタＱP1の電流能力は最少となり、トラン
ジスタＱP1の面積、延いては機能決定回路の占有面積を
最小限にできる。
【００２１】次に、本発明の第２の実施の形態について
説明する。図３（ａ）にその回路図を示す本実施の形態
は第１の実施の形態に対し、ＬＳＩの電源投入時の動作
の安定性を高めることにより、トランジスタＱP1の電流
能力をより削減できるようにしたものである。図３
（ｂ）に、本実施の形態における電源投入時のタイムチ
ャート図を示す。図３（ａ）を参照して、本実施の形態
は、電源線２とボンディングパッド１との間つまりトラ
ンジスタＱP1に並列に、ｐＭＯＳトランジスタＱP3が接
続されている点が第１の実施の形態と異っている。トラ
ンジスタＱP3のゲート電極にはこのＬＳＩで発生される
パワーオン信号ＰONが、インバータ４Ｃにより反転され
て入力されている。パワーオン信号ＰONは大概の大規模
ＬＳＩに用いられる信号であって、図３（ｂ）にその波
形を示すように、時刻ｔ0 におけるＬＳＩの電源投入時
から所定の時間“Ｈ”となって、ＬＳＩに初期状態設定
を行わせる制御信号である。
説明する。図３（ａ）にその回路図を示す本実施の形態
は第１の実施の形態に対し、ＬＳＩの電源投入時の動作
の安定性を高めることにより、トランジスタＱP1の電流
能力をより削減できるようにしたものである。図３
（ｂ）に、本実施の形態における電源投入時のタイムチ
ャート図を示す。図３（ａ）を参照して、本実施の形態
は、電源線２とボンディングパッド１との間つまりトラ
ンジスタＱP1に並列に、ｐＭＯＳトランジスタＱP3が接
続されている点が第１の実施の形態と異っている。トラ
ンジスタＱP3のゲート電極にはこのＬＳＩで発生される
パワーオン信号ＰONが、インバータ４Ｃにより反転され
て入力されている。パワーオン信号ＰONは大概の大規模
ＬＳＩに用いられる信号であって、図３（ｂ）にその波
形を示すように、時刻ｔ0 におけるＬＳＩの電源投入時
から所定の時間“Ｈ”となって、ＬＳＩに初期状態設定
を行わせる制御信号である。
【００２２】図３（ｂ）を参照して、この機能決定回路
が、ノンボンディング状態にあるとする。いま、時刻ｔ
0 にＬＳＩの電源が投入されると、パワーオン信号ＰON
は電源電圧ＶDDが或る電圧に達する迄の間、ほぼ電圧Ｖ
DDに追従して上昇して行く。時刻ｔ1 にＶDD＞ＶTN（但
し、ＶTNはこのＬＳＩを構成するｎＭＯＳトランジスタ
のしきい値電圧）となると、インバータ４ＣのｎＭＯＳ
トランジスタがオン状態となり、トランジスタＱP3のゲ
ート電極（節点Ｇ）は接地電位に引き抜かれる。更に、
時刻ｔ2 に電源電圧がＶDD＞ＶTP（但し、ＶTPはこのＬ
ＳＩを構成するｐＭＯＳトランジスタのしきい値電圧）
に達すると、トランジスタＱP3がオン状態となって、ボ
ンディングパッド１（節点Ｅ）が電源電圧ＶDDのレベル
になる。その結果、節点Ｆがインバータ４Ａによって接
地電位となり、これによりｐＭＯＳトランジスタＱP2が
オン状態となって、節点Ｅに電荷を供給する。この一連
の動作により、電源電圧ＶDDが定常時の所定電圧に上り
切らないうちにパワーオン信号が停止してＰON＝“Ｌ”
となっても、節点ＥはレベルＶDDを保ち、出力信号φ11
＝“Ｈ”を出力する。
が、ノンボンディング状態にあるとする。いま、時刻ｔ
0 にＬＳＩの電源が投入されると、パワーオン信号ＰON
は電源電圧ＶDDが或る電圧に達する迄の間、ほぼ電圧Ｖ
DDに追従して上昇して行く。時刻ｔ1 にＶDD＞ＶTN（但
し、ＶTNはこのＬＳＩを構成するｎＭＯＳトランジスタ
のしきい値電圧）となると、インバータ４ＣのｎＭＯＳ
トランジスタがオン状態となり、トランジスタＱP3のゲ
ート電極（節点Ｇ）は接地電位に引き抜かれる。更に、
時刻ｔ2 に電源電圧がＶDD＞ＶTP（但し、ＶTPはこのＬ
ＳＩを構成するｐＭＯＳトランジスタのしきい値電圧）
に達すると、トランジスタＱP3がオン状態となって、ボ
ンディングパッド１（節点Ｅ）が電源電圧ＶDDのレベル
になる。その結果、節点Ｆがインバータ４Ａによって接
地電位となり、これによりｐＭＯＳトランジスタＱP2が
オン状態となって、節点Ｅに電荷を供給する。この一連
の動作により、電源電圧ＶDDが定常時の所定電圧に上り
切らないうちにパワーオン信号が停止してＰON＝“Ｌ”
となっても、節点ＥはレベルＶDDを保ち、出力信号φ11
＝“Ｈ”を出力する。
【００２３】通常、ｐＭＯＳトランジスタＱP1は機能決
定回路での消費電流を削減するために、非常に小さな電
流能力しか持たない。従って、電源投入の際にトランジ
スタＱP1だけで節点Ｅを電源電圧ＶDDのレベルにまで上
げようとすると時定数が大きく、出力信号φ11が“Ｈ”
にならないうちにＬＳＩが動作を開始する可能性があ
る。逆に言えば、このようなことが起らないようにする
ためには、トランジスタＱP1の電流能力をあまり絞れな
いことになる。これに対し本実施の形態では、このよう
な電源投入時の問題は新たに設けたトランジスタＱP3で
回避できるので、トランジスタＱP1の電流能力は、電源
電圧の変動やノイズにより機能決定回路が誤動作をしな
い限度の、ぎりぎりのところまで絞ることができる。従
来の機能決定回路では、このような電源投入時の動作確
実化のためのトランジスタＱP3を設けても、トランジス
タＱP1の電流能力を絞ろうとするとその面積が非常に大
きくなるため、逆に面積が制限要素となって消費電流を
削減できない。本実施の形態では面積的な問題が小さい
ので、消費電流を最小限に抑えることができる。本実施
の形態においても、基準電圧ＶREF として、ＬＳＩ内部
で他の目的のために発生した直流電圧を用いることがで
きる。又、図２に示す電圧発生回路の出力電圧を用いる
ことも、当然、できる。
定回路での消費電流を削減するために、非常に小さな電
流能力しか持たない。従って、電源投入の際にトランジ
スタＱP1だけで節点Ｅを電源電圧ＶDDのレベルにまで上
げようとすると時定数が大きく、出力信号φ11が“Ｈ”
にならないうちにＬＳＩが動作を開始する可能性があ
る。逆に言えば、このようなことが起らないようにする
ためには、トランジスタＱP1の電流能力をあまり絞れな
いことになる。これに対し本実施の形態では、このよう
な電源投入時の問題は新たに設けたトランジスタＱP3で
回避できるので、トランジスタＱP1の電流能力は、電源
電圧の変動やノイズにより機能決定回路が誤動作をしな
い限度の、ぎりぎりのところまで絞ることができる。従
来の機能決定回路では、このような電源投入時の動作確
実化のためのトランジスタＱP3を設けても、トランジス
タＱP1の電流能力を絞ろうとするとその面積が非常に大
きくなるため、逆に面積が制限要素となって消費電流を
削減できない。本実施の形態では面積的な問題が小さい
ので、消費電流を最小限に抑えることができる。本実施
の形態においても、基準電圧ＶREF として、ＬＳＩ内部
で他の目的のために発生した直流電圧を用いることがで
きる。又、図２に示す電圧発生回路の出力電圧を用いる
ことも、当然、できる。
【００２４】次に、図４に示す回路は、本発明の第３の
実施の形態の電源ボンディング・オプションの機能決定
回路である。本実施の形態は第１の実施の形態に対し
て、ボンディングパッド１の電荷がｎＭＯＳトランジス
タＱN1を通して接地線３に引き抜かれるのに対応して、
各節点Ｃ，Ｄが逆相になっている以外、動作原理は同じ
である。本実施の形態における直流基準電圧ＶREF の条
件は、トランジスタＱN3がｎチャネル型のＭＯＳトラン
ジスタであることから、ＶREF ＞ＶT(QN1)（但し、Ｖ
T(QN1)はｎＭＯＳトランジスタＱN1のしきい値電圧）で
ある。第１の実施の形態と同一の条件、すなわち、ＶDD
＝３．３Ｖ，ＶREF ＝２．０Ｖ，ＶT(QN1)＝０．８Ｖと
して、従来の電源ボンディング・オプションの機能決定
回路と同じ消費電流にするためのトランジスタＱN1のゲ
ート長は、（ＶREF −ＶT(QN1)）2 ／（ＶDD−
ＶT(QN1)）2 ＝０．２３、すなわち、従来の２３％で済
む。
実施の形態の電源ボンディング・オプションの機能決定
回路である。本実施の形態は第１の実施の形態に対し
て、ボンディングパッド１の電荷がｎＭＯＳトランジス
タＱN1を通して接地線３に引き抜かれるのに対応して、
各節点Ｃ，Ｄが逆相になっている以外、動作原理は同じ
である。本実施の形態における直流基準電圧ＶREF の条
件は、トランジスタＱN3がｎチャネル型のＭＯＳトラン
ジスタであることから、ＶREF ＞ＶT(QN1)（但し、Ｖ
T(QN1)はｎＭＯＳトランジスタＱN1のしきい値電圧）で
ある。第１の実施の形態と同一の条件、すなわち、ＶDD
＝３．３Ｖ，ＶREF ＝２．０Ｖ，ＶT(QN1)＝０．８Ｖと
して、従来の電源ボンディング・オプションの機能決定
回路と同じ消費電流にするためのトランジスタＱN1のゲ
ート長は、（ＶREF −ＶT(QN1)）2 ／（ＶDD−
ＶT(QN1)）2 ＝０．２３、すなわち、従来の２３％で済
む。
【００２５】本実施の形態においても第１の実施の形態
におけると同様に、基準電圧ＶREFとして、降圧電源な
ど機能決定回路に用いる以外の目的のために発生させた
電圧を用いることができる。又、図５に回路図を示す電
圧発生回路を用いて、トランジスタＱN1の面積を更に小
さくすることもできる。すなわち、図５を参照して、こ
の電圧発生回路は、電源線２と接地線３との間に、抵抗
素子Ｒ2 と、ゲート電極とドレイン電極とを接続してダ
イオード接続としたｎＭＯＳトランジスタＱNRとをこの
順に直列に接続した回路である。基準電圧ＶREF は、ト
ランジスタＱNRのゲート・ドレイン共通電極から取り出
される。この電圧発生回路において、抵抗素子Ｒ2 の抵
抗値を十分大きくすれば、ＶREF ≒ＶT(QN1)となるの
で、トランジスタＱN1の電流能力は最少となる。従っ
て、トランジスタＱN1の面積、延いては機能決定回路の
占有面積を最小限にできる。
におけると同様に、基準電圧ＶREFとして、降圧電源な
ど機能決定回路に用いる以外の目的のために発生させた
電圧を用いることができる。又、図５に回路図を示す電
圧発生回路を用いて、トランジスタＱN1の面積を更に小
さくすることもできる。すなわち、図５を参照して、こ
の電圧発生回路は、電源線２と接地線３との間に、抵抗
素子Ｒ2 と、ゲート電極とドレイン電極とを接続してダ
イオード接続としたｎＭＯＳトランジスタＱNRとをこの
順に直列に接続した回路である。基準電圧ＶREF は、ト
ランジスタＱNRのゲート・ドレイン共通電極から取り出
される。この電圧発生回路において、抵抗素子Ｒ2 の抵
抗値を十分大きくすれば、ＶREF ≒ＶT(QN1)となるの
で、トランジスタＱN1の電流能力は最少となる。従っ
て、トランジスタＱN1の面積、延いては機能決定回路の
占有面積を最小限にできる。
【００２６】次に、図６（ａ）に示す回路は、本発明の
第４の実施の形態の電源ボンディング・オプションの機
能決定回路である。本実施の形態は第２の実施の形態に
対して、ボンディングパッド１の電荷がｎＭＯＳトラン
ジスタＱN1を通して接地線３に引き抜かれるのに対応し
て各節点が逆相になっている以外、動作原理は同じであ
り、ＬＳＩの電源投入時の動作を確実にしてトランジス
タＱN1の面積を更に小さくできる。本実施の形態におい
ても、直流基準電圧ＶREF として、ＬＳＩ内部で他の目
的のために発生させた直流電圧を用いることもできる
し、又、図５に示す電圧発生回路の出力電圧を用いるこ
ともできる。
第４の実施の形態の電源ボンディング・オプションの機
能決定回路である。本実施の形態は第２の実施の形態に
対して、ボンディングパッド１の電荷がｎＭＯＳトラン
ジスタＱN1を通して接地線３に引き抜かれるのに対応し
て各節点が逆相になっている以外、動作原理は同じであ
り、ＬＳＩの電源投入時の動作を確実にしてトランジス
タＱN1の面積を更に小さくできる。本実施の形態におい
ても、直流基準電圧ＶREF として、ＬＳＩ内部で他の目
的のために発生させた直流電圧を用いることもできる
し、又、図５に示す電圧発生回路の出力電圧を用いるこ
ともできる。
【００２７】
【発明の効果】以上説明したように、本発明は、ボンデ
ィングパッドと、そのボンディングパッドに電源電位点
から電荷を供給し又はボンディングパッドから接地電位
点に電荷を引き抜くためのトランジスタとを少くとも含
む機能決定回路を備え、外部との接続のための端子とボ
ンディングパッドとをボンディングするかしないかによ
って、製造工程中でＬＳＩの機能決定を行うように構成
したボンディング・オプションのＬＳＩに対し、機能決
定回路を構成するトランジスタのゲート電極に、このＬ
ＳＩ内で発生し、電源電圧と接地電位との間の値を持
つ、直流電圧を与えるように構成している。これにより
本発明によれば、ボンディングパッドと外部端子とを結
んだときに機能決定回路のトランジスタに流れる電流を
削減し、トランジスタの面積を小さくすることが可能と
なる。
ィングパッドと、そのボンディングパッドに電源電位点
から電荷を供給し又はボンディングパッドから接地電位
点に電荷を引き抜くためのトランジスタとを少くとも含
む機能決定回路を備え、外部との接続のための端子とボ
ンディングパッドとをボンディングするかしないかによ
って、製造工程中でＬＳＩの機能決定を行うように構成
したボンディング・オプションのＬＳＩに対し、機能決
定回路を構成するトランジスタのゲート電極に、このＬ
ＳＩ内で発生し、電源電圧と接地電位との間の値を持
つ、直流電圧を与えるように構成している。これにより
本発明によれば、ボンディングパッドと外部端子とを結
んだときに機能決定回路のトランジスタに流れる電流を
削減し、トランジスタの面積を小さくすることが可能と
なる。
【００２８】また本発明は、上記のＬＳＩにおいて、機
能決定回路のトランジスタに、このＬＳＩの電源投入後
の所定の期間電源電位点からボンディングパッドに電荷
を供給し又はボンディングパッドから接地電位点に電荷
を引き抜くための第２のトランジスタを並列に設けてい
る。これにより、電源電圧投入時の動作を確実なものに
し、機能決定回路のトランジスタの電流能力を更に小さ
くできるようにしてその面積を減少させることができ
る。
能決定回路のトランジスタに、このＬＳＩの電源投入後
の所定の期間電源電位点からボンディングパッドに電荷
を供給し又はボンディングパッドから接地電位点に電荷
を引き抜くための第２のトランジスタを並列に設けてい
る。これにより、電源電圧投入時の動作を確実なものに
し、機能決定回路のトランジスタの電流能力を更に小さ
くできるようにしてその面積を減少させることができ
る。
【００２９】上記のＬＳＩにおいて、機能決定回路のト
ランジスタのゲート電極に与える直流電圧として、ゲー
ト電極とドレイン電極とが短絡されソース電極が電源電
位点に接続されたダイオード接続のｐチャネル型のＭＯ
Ｓトランジスタと、そのｐＭＯＳトランジスタのドレイ
ン電極と接地電位点との間に接続された抵抗素子とから
なる回路の、ｐＭＯＳトランジスタのドレイン電極の電
圧を与えると、機能決定回路の消費電力を更に削減でき
る。
ランジスタのゲート電極に与える直流電圧として、ゲー
ト電極とドレイン電極とが短絡されソース電極が電源電
位点に接続されたダイオード接続のｐチャネル型のＭＯ
Ｓトランジスタと、そのｐＭＯＳトランジスタのドレイ
ン電極と接地電位点との間に接続された抵抗素子とから
なる回路の、ｐＭＯＳトランジスタのドレイン電極の電
圧を与えると、機能決定回路の消費電力を更に削減でき
る。
【００３０】機能決定回路のトランジスタのゲート電極
に与える電圧として、ゲート電極とドレイン電極とが短
絡されソース電極が接地電位点に接続されたダイオード
接続のｎチャネル型のＭＯＳトランジスタと、そのｎＭ
ＯＳトランジスタのドレイン電極と電源電位点との間に
接続された抵抗素子とからなる回路の、ｎＭＯＳトラン
ジスタのドレイン電極の電圧を与えるように構成するこ
ともできる。
に与える電圧として、ゲート電極とドレイン電極とが短
絡されソース電極が接地電位点に接続されたダイオード
接続のｎチャネル型のＭＯＳトランジスタと、そのｎＭ
ＯＳトランジスタのドレイン電極と電源電位点との間に
接続された抵抗素子とからなる回路の、ｎＭＯＳトラン
ジスタのドレイン電極の電圧を与えるように構成するこ
ともできる。
【図１】本発明の第１の実施の形態による機能決定回路
の回路図である。
の回路図である。
【図２】第１の実施の形態および第２の実施の形態に用
いられる直流電圧発生回路の一例の回路図である。
いられる直流電圧発生回路の一例の回路図である。
【図３】本発明の第２の実施の形態による機能決定回路
の回路図および、その電源投入時のタイムチャート図で
ある。
の回路図および、その電源投入時のタイムチャート図で
ある。
【図４】本発明の第３の実施の形態による機能決定回路
の回路図である。
の回路図である。
【図５】第３の実施の形態および第４の実施の形態に用
いられる直流電圧発生回路の一例の回路図である。
いられる直流電圧発生回路の一例の回路図である。
【図６】本発明の第４の実施の形態による機能決定回路
の回路図および、その電源投入時のタイムチャート図で
ある。
の回路図および、その電源投入時のタイムチャート図で
ある。
【図７】従来の機能決定回路の一例の回路図である。
【図８】従来の機能決定回路の他の例の回路図である。
１ ボンディングパッド ２ 電源線 ３ 接地線 ４Ａ，４Ｂ，４Ｃ インバータ ５，６ 外部端子
フロントページの続き (56)参考文献 特開 昭63−64354（ＪＰ，Ａ) 特開 平８−220191（ＪＰ，Ａ) 特開 平６−260884（ＪＰ，Ａ) 特開 昭63−260145（ＪＰ，Ａ) 特開 平６−334123（ＪＰ，Ａ) 特開 昭62−189745（ＪＰ，Ａ) 特開 平２−268454（ＪＰ，Ａ) 特開 昭58−202547（ＪＰ，Ａ) 特開 昭62−51231（ＪＰ，Ａ) 特開 昭62−244144（ＪＰ，Ａ) 実開 平４−74464（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (3)
- 【請求項１】 一チップ上に、本来の信号処理回路とそ
の信号処理回路に作用してこの半導体集積回路の機能を
決定する手段とを備える半導体集積回路であって、前記
機能決定手段を、ボンディングパッドと、そのボンディ
ングパッドに電源電位点から電荷を供給し又はボンディ
ングパッドから接地電位点に電荷を引き抜くためのトラ
ンジスタとを少くとも含む回路で構成し、外部との接続
のための端子と前記ボンディングパッドとをボンディン
グするかしないかによって、製造工程中で前記半導体集
積回路の機能決定を行うように構成したボンディング・
オプションの半導体集積回路において、 前記機能決定手段を構成するトランジスタのゲート電極
に、この半導体集積回路の降圧電源電圧の基準電圧ある
いは入力回路初段の基準電圧などのような、機能決定手
段に専用に用いる以外の目的のために発生した、電源電
位点の電位と接地電位との間の電位を持つ直流電圧を、
共用して与えることを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記機能決定手段を構成するトランジスタに、そのトラ
ンジスタにおける前記電荷の供給又は電荷の引抜きに対
応して、この半導体集積回路の電源投入後の所定の期間
前記電源電位点から前記ボンディングパッドに電荷を供
給し又はボンディングパッドから前記接地電位点に電荷
を引き抜くための第２のトランジスタを、並列に設けた
ことを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記第２のトランジスタのゲート電極に、この半導体集
積回路に設けられた回路で発生する信号であって、電源
電圧投入後の所定の期間二値状態の一方の状態にあって
この半導体集積回路に初期状態設定をなさしめる二値制
御信号を与えることを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208884A JP2877039B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体集積回路 |
| US08/696,404 US6885232B2 (en) | 1995-08-16 | 1996-08-14 | Semiconductor integrated circuit having a function determination circuit |
| TW085109951A TW309655B (ja) | 1995-08-16 | 1996-08-15 | |
| KR1019960034561A KR100210553B1 (ko) | 1995-08-16 | 1996-08-16 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208884A JP2877039B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955468A JPH0955468A (ja) | 1997-02-25 |
| JP2877039B2 true JP2877039B2 (ja) | 1999-03-31 |
Family
ID=16563719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208884A Expired - Fee Related JP2877039B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6885232B2 (ja) |
| JP (1) | JP2877039B2 (ja) |
| KR (1) | KR100210553B1 (ja) |
| TW (1) | TW309655B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651149B1 (en) | 1998-12-10 | 2003-11-18 | Kabushiki Kaisha Toshiba | Data storage medium with certification data |
| US6769103B2 (en) * | 2002-07-19 | 2004-07-27 | Micron Technology, Inc. | Line width check in layout database |
| US7023248B2 (en) * | 2004-05-27 | 2006-04-04 | Intel Corporation | High voltage tolerant power up detector |
| JP2008288581A (ja) * | 2008-04-25 | 2008-11-27 | Renesas Technology Corp | 半導体集積回路 |
| CN102147295B (zh) * | 2011-01-14 | 2012-08-22 | 北方工业大学 | 基于磁隧道结器件的温度传感器 |
| US11994888B2 (en) | 2022-07-18 | 2024-05-28 | Nxp Usa, Inc. | Power supply handling for multiple package configurations |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364354A (ja) * | 1986-09-04 | 1988-03-22 | Fujitsu Ltd | 制御用入力回路 |
| US5117177A (en) * | 1991-01-23 | 1992-05-26 | Ramtron Corporation | Reference generator for an integrated circuit |
| US5353250A (en) * | 1991-12-09 | 1994-10-04 | Texas Instruments Inc. | Pin programmable dram that provides customer option programmability |
| EP0573965B1 (en) * | 1992-06-10 | 1999-09-08 | Nec Corporation | Semiconductor device having bonding optional circuit |
-
1995
- 1995-08-16 JP JP7208884A patent/JP2877039B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-14 US US08/696,404 patent/US6885232B2/en not_active Expired - Fee Related
- 1996-08-15 TW TW085109951A patent/TW309655B/zh not_active IP Right Cessation
- 1996-08-16 KR KR1019960034561A patent/KR100210553B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW309655B (ja) | 1997-07-01 |
| KR100210553B1 (ko) | 1999-07-15 |
| JPH0955468A (ja) | 1997-02-25 |
| US6885232B2 (en) | 2005-04-26 |
| KR970013312A (ko) | 1997-03-29 |
| US20040212402A1 (en) | 2004-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3806742A (en) | Mos voltage reference circuit | |
| EP0195525B1 (en) | Low power cmos reference generator with low impedance driver | |
| US10454466B1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
| JPH0690655B2 (ja) | 中間電位発生回路 | |
| US6201435B1 (en) | Low-power start-up circuit for a reference voltage generator | |
| JP3087838B2 (ja) | 定電圧発生回路 | |
| JPH04351791A (ja) | 半導体メモリー装置のデータ入力バッファー | |
| US7482847B2 (en) | Power-on reset circuit | |
| JPS6257318A (ja) | Ｔｔｌレベル入力を受信するｃｍｏｓバツフア回路 | |
| JP2877039B2 (ja) | 半導体集積回路 | |
| JP3213179B2 (ja) | 半導体集積回路 | |
| JPH0249519B2 (ja) | ||
| JPH03116864A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JP2746117B2 (ja) | 基板バイアス回路 | |
| JPH08307240A (ja) | 低電源電圧半導体装置の入力バッファー | |
| JP3386661B2 (ja) | 出力バッファ | |
| TW583832B (en) | Electronic device having a CMOS circuit | |
| JPH0554673A (ja) | 基準電位発生回路 | |
| JP3361605B2 (ja) | 半導体集積回路装置 | |
| JP2551148B2 (ja) | 半導体集積回路用入力バッファ回路 | |
| JPH0225108A (ja) | 半導体集積回路 | |
| JP3137454B2 (ja) | 半導体集積回路の電源回路 | |
| JPS59231916A (ja) | 半導体回路 | |
| JPH04162113A (ja) | 電源電圧降圧回路 | |
| JPH04237214A (ja) | クロックドインバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981222 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100122 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110122 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110122 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120122 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120122 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140122 Year of fee payment: 15 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |