KR100210553B1 - 반도체 집적 회로 - Google Patents

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가네꼬 히사시
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Abstract

LSI에서 발생되어, 전원전압(VDD)과 접지전위와의 사이값을 가지고 있는 DC 전압(VREF)이 기능결정회로를 형성하고 있는 pMOS 트랜지스터(Qp1)의 게이트전극에 인가된다. 트랜지스터(Qp1)의 게이트전압이 종래 기능결정회로에 비해 낮으므로, 이 트랜지스터(Qp1)를 통해 흐르는 전류는 감소한다. 따라서 트랜지스터(Qp1)의 게이트길이가 줄어들 수 있다. 제2 pMOS 트랜지스터가 트랜지스터(Qp1)에 병렬로 접속되어 있어 LSI에의 전원 공급시 상기 트랜지스터가 절점(A)에 전하를 공급하는 기능을 가지게 될 때, 트랜지스터(Qp1)의 면적은 더 감소할 수 있다. LSI의 스텝다운전원과 같이 기능혈정회로 이외의 용도로 발생된 전압이 DC 전압으로서 사용되는 경우에는 트랜지스터의 면적이 줄어들 수 있다.

Description

반도체 집적회로
[발명의 배경]
[발명의 분야]
본 발명은 반도체집적회로에 관한 것으로, 특히 본딩패드의 본딩 여부에 따라 제조공정에서 반도체집적회로에 다른 기능을 제공해주는 기능결정회로를 포함하고 있는 본딩옵션타입의 반도체집적회로에 관한 것이다.
[종래의 기술]
최근에, 반도체집적회로(이하, LSI)의 제조시에 다른 종류의 LSI를 저렴한 비용으로 제조하기 위하여, LSI의 조립전에 소위 전공정(pre-process)이라 하는 제조공정을 동일한 칩상에서 행하고, 다음에 상기 기능결정회로를 사용하여 LSI의 기능을 제공하는 것이 공통된 관례이다.
앞서 언급한 제조공정에 의해서 타입을 결정하는 것을 본딩옵션이라고 한다. 제1도에는 LSI의 본딩옵션의 종래기능결정회로의 회로도가 도시되어 있다. 제1도을 참조하면, 그 회로는 접지본딩옵션타입의 기능결정회로로서, 본딩패드(1), 이 본딩패드(1)와 전원라인(전압=VDD)과를 상호접속하고 접지라인(3)에 게이트전극이 접속되어 있는 pMOS 트랜지스터(Qp1), 이 트랜지스터(Qp1)의 드레인전극(결점 (junction)A)에 접속된 입력단자를 가지고 있는 CMOS 인버터(4A), 이 인버터(4A)의 출력단자(절점B)에 게이트전극이 접속되어 있고 상기 절점(A)에 드레인 전극이 접속되어 있는 pMOS 트랜지스터(Qp2), 및 상기 인버터(4A)의 출력단자에 연결된 입력단자를 가지고 있는 인버터(4B)를 포함하고 있다. 제1도에 도시된 회로를 이용하는 접지본딩옵션타입의 LSI에서의 기능결정의 제조공정 중에 다음과 같은 방법으로 행해진다.
먼저, 상기 본댕패드(1)가 LSI의 외부단자에 본딩되지 않은(비본딩된) 경우에는, 전원라인(2)으로부터의 전하가 트랜지스터(Qp1)를 통해 절점에 공급되며, 이에 따라 절점(A)에서 전압이 상승한다. 절점(A)의 전압이 인버터(4A)의 문턱 레벨에 도달하면, 절점(B)은 인버터(4A)의 문턱 레벨에 도달하면, 절점(B) 인버터(4A)에 의해 접지전위까지 풀다운된다. 따라서, 트랜지스터(Qp2)은 온(ON) 상태가 되고, 절점(A)은 전원전압(UDD)의 레벨까지 충전된다. 앞서 언급한 동작순서의 결과로, 트랜지스터(Qp1,Qp2)를 통한 전하공급이 중단되고, 기능결정 회로의 출력(1)은 하이레벨(H)을 나타낸다. 칩상의 신호 처리 회로(미도시)는 하이레벨의 신호(11)에 응답하여 동작하며, 따라서 LSI에는 1=H의 상태하에서 제어된 기능이 주어진다. 이러한 비본딩시에는 전류소비가 없다.
다음에, 본딩패드(1)가 LSI를 접지시키기 위한 외부단자(5)에 본딩(접지본딩) 되어 있는 경우에서의 기능결정에 대하여 설명한다. 이 경우에, 트랜지스터(Qp1, Qp2)를 통해 절점(A)에 전하가 공급된다. 그러나, 두 트랜지스터 모두가 저전류용량을 가지고 있으므로, 절점(A)의 전압을 접지전위를 나타낸다. 따라서, 인버터(4A)의 출력점인 절점(B)은 전원전압(VDD)의 레벨을 나타내며, 트랜지스터(Qp2)는 오프(OFF) 상태가 된다. 이 경우에, 기능결정회로의 출력(11)은 저레벨(L)을 나타낸다. 앞서 언급한 동작의 결과로, 이 LSI에게는 1 p1
이상의 동작설명으로부터, 기능결정회로에서의 본딩옵션에 직접관련된 요소는 본딩패드(1)와 pMOS 트랜지스터(Qp1)임을 알 수 있음에 주목하자. 인버터(4A)와 트랜지스터(Qp2)를 구비하고 있는 회로는 절점(A)에서 상태를 유지시키는 래치로서 기능하며, 따라서 회로의 동작이 보다 확실해진다.
제2도는 종래 기능결정회로의 다른예의 회로도이다. 도시된 회로는 전원본딩옵션타입의 기능결정회로이다. 제2도를 참조하면, 도시된 회로에서 전하는 nMOS 트랜지스터(QN1, QN2)를 통해 본딩패드(1)(절점 C)로부터 접지라인(3)까지 풀다운된다. 이에따라, 절점(C,D)의 위상이 접지본딩옵션타입의 기능결정회로와는 역 위상일지라도, 다른 동작원리는 제1도에 도시된 접지본딩옵션타입의 기능결정회로에서와 마찬가지이다.
전원본딩옵션의 경우에, 비본딩타입일 때, nMOS 트랜지스터(QN1)는 절점(C)으로부터의 전하를 풀다운시켜서 플로팅(floating)을 막는다.
공지되어 있는 바와같이, 채널길이, 채널폭 또는 케이트절연막 두께와 같은 기하학적 치수가 트랜지스터들 간에 동일하면 nMOS 트랜지스터는 pMOS 트랜지스터의 전류용량의 대략 2배되는 전류용량을 갖는다. 따라서, 전원본딩옵션타입의 기능결정회로와 접지본딩옵션타입의 기능결정회로간에 전류소비가 동일해지도록 하고자 하는 경우에는, nMOS 트랜지스터(QN1)의 채널 길이는PMOS 트랜지스터(QP1)의 채널길이의 2배로 설정되어야 한다. 환언하면, 트랜지스터(QN1)의 면적은 트랜지스터(QP1)의 면적의 대략 2배이다.
앞서 언급한 바와같이, 제1도에 도시된 종래 기능결정회로에서 본딩패드(1)와 외부접지단자가 서로 본딩되어 있는 접지본딩 타입이면, 전류는 전원라인(2)으로부터 트랜지스터(QP1), 결점(A)을 통해 본딩패드(1) 쪽으로 흘러 전류가 소비된다.
전류소비를 줄이기 위해서는 고저항의 트랜지스터(QP1)를 제공하는 것이 효과적이다. 원칙적으로 트랜지스터(QP1)의 저항이 무한대로 증가하면, 즉 트랜지스터(QP1)가 제거되면, 전류소비는 제로로 줄어들 수 있다. 그러나, 트랜지스터(QP1)가 제거되면, 비본딩된 경우에 본딩패드(1)는 플로팅 상태가 되게 된다. 회로를 추가하여, 전원 공급시 절점(A)을 레벨(H)로 설정해 주더라도, 그 후에 절점(A)은 플로팅 상태로 된다. 결과적으로, 절점(A)의 전압레벨은 LSI에서 발생된 전원전압과 노이즈로 인해 인버터(4A)의 문턱레벨을 초과할 수 있으며, 이에 따라 출력신호(11)가 레벨(L)로 반전된다. 즉 트랜지스터(Qp1)를 제거하는 일은 매우 위험한 조치인데 이는 동작의 신뢰도를 손상시킬 수 있기 때문이며, 따라서 그러한 조치는 실제로는 이용되지 않는다.
결국에, 고저항을 제공하기 위해 트랜지스터(Qp1)의 채널길이를 최대화해서, 기능결정회로가 통상적으로 전원전압이나 노이즈의 변동의 영향을 받지 않고 동작할 수 있도록 하는 범위내로 전류소비를 가능한한 줄이는 방법이 현실성 있는 대책이다. 그러나, 이 대책은 트랜지스터(Qp1)의 면적, 즉 기능결정회로에 의해 점유된 면적이 줄어드는 결과를 낳는다. 예컨대, 기능결정회로의 전류소비가 0.5μA정도 이하로 되도록 설계되고, 이 경우에 트랜지스터(Qp1)의 면적은 2,500μm2정도이다. 최근에, LSI의 제조비용을 가능한 만큼 줄이기 위해서, 동일 첩상에서 생산될 LSI의 가지수를 증가시키는 경향이 있으며, 다수의 LSI는 1개 칩상에 상당한 갯수의 기능결정회로를 포함하고 있다. 예컨대, 6개의 기능결정회로가 1개칩상에 존재하는 LSI에서, 트랜지스터(Qp1)의 전체 면적은 1개 본딩패드의 면적 만큼이나 크며, 결과적으로, 칩면적이 크게 증가한다.
앞서 언급한 기능결정회로의 전류소비 감소에 의해 야기된 칩면적의 증가는 제2도에 도시된 전원본딩옵션타입의 LSI가 가지는 보다 심각한 문제이다. 이는 전원본딩옵션타입인 경우, 사용되는 nMOS 트랜지스터(QN1)의 전류 용량이 pMOS 트랜지스터(QP1)의 전류용량의 2배정도라는 사실 때문이다.
[발명의 개요]
따라서, 본 발명의 목적은 본딩옵션타입의 LSI내의 기능결정회로의 전류소비가 감소하여 칩상의 기능결정회로의 점유면적이 줄어든 반도체 집적회로를 제공함에 있다.
본 발명에 따라, 본래의 신호처리회로와 이 신호처리회에 대해 동작하여 반도체 집적회로의 기능을 결정하는 기능결정수단을 동일 칩상에 포함하고 있고, 상기 기능결정수단은 본딩패드와, 전원전위점으로부터 상기 본딩패드에 전하를 공급하기 위한 또는 상기 본딩패드로부터 접지전위점으로 전하를 풀다운시키기 위한 트랜지스터를 적어도 포함하고 있는 회로로 구성되어 있고, 상기 반도체 집적회로의 기능은 외부에서 접속용단자와 상기 본딩패드가 서로 본딩되어 있는지의 여부에 따라 제조공정중에 결정되며, 상기 반도체집적회로에서 발생되어 전원전압과 접지전위와의 사이값을 가지고 있는 DC 전압은 상기 기능결정수단을 구성하는 상기 트랜지스터의 게이트전극에 인가되는 본딩옵션타입의 반도체 집적회로가 제공되어 있다.
반도체 집적회로는 또한 전원전위점으로부터 본딩패드로 전하를 공급하기 위한, 또는 전하공급이나 기능결정수단을 구성하는 트랜지스터의 전하풀다운에 따라 반도체 집적회로에 전원이 공급된후 본딩패드로부터 접지전위점으로 전하를 풀다운시키기 위한 제2 트랜지스터가 기능결정수단을 구성하는 트랜지스터에 병렬접속되어 있다.
제1도는 종래 기능결정회로의 일예의 회로도.
제2도는 종래 기능결정회로의 다른예의 회로도.
제3도는 본 발명의 제1실시예에 따른 기능결정회로의 회로도.
제4도는 제1실시예 및 제2실시예에서 이용되는 DC 전압발생회로의 일예의 회로도.
제5a도는 본 발명의 제2실시예에 따른 기능결정회로의 회로도.
제5b도는 전원이 이용가능해질 때 제5a도의 기능결정회로의 타이밍도.
제6도는 본 발명의 제3실시예에 따른 기능결정회로의 회로도.
제7도는 제3실시예 및 제4실시예에서 이용되는 DC 전압발생회로의 일예의 회로도.
제8a도는 본 발명의 제4실시예에 따른 기능결정회로의 회로도.
제8b도는 전원이 이용가능해질 때 제8a도의 기능결정회로의 타이밍도.
[바람직한 실시예의 상세한 설명]
이제, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 제3도에는 본 발명의 제1실시예에 따른 기능결정회로의 블록도가 도시되어 있다. 본 실시예는 접지본딩옵션타입의 기능결정회로이다. 제3도 및 제1도를 서로 비교하면, 본 실시예는 LSI에서 발생된 기준전압(VREF)이 본딩패드(1)의 플로팅 방지용으로 제공된 pMOS 트랜지스터(QP1)의 게이트전극에 인가된다는 점에서 종래 기능결정회로와는 다르다. 특히, 본 발명의 기능결정회로는 본딩패드(1), 이 본딩패드(1)에 드레인전극이 접속되어 있고 전원라인(2)에 소오스전극이 접속되어 있는 pMOS 트랜지스터(QP1), 이 트랜지스터(QP1)의 드레인전극(절점 A)에 접속된 입력단자를 가지고 있는 CMOS 인버터(4A), 전원라인(2)과 절점(A)간을 상호 접속하여 전류경로를 형성하고 상기 인버터(4A)의 출력단자에 게이트전극이 접속되어 있는 pMOS 트랜지스터(QP2), 및 인버터(4A)의 출력단자에 접속된 입력단자를 가지고 있는 CMOS 인버터(4B)를 포함하고 있다. LSI의 신호처리회로(미도시)에 공급되는 출력신호(110)는 인버터(4B)의 출력 단자로부터 추출한다. DC기준전압(VREF)은 트랜지스터(QP1)의 게이트전극에 입력된다. 이 기준전압(VREF)은 전원전압(VDD)보다 낮으며, VDD-VREFVT(QP1)(여기서 VT(QP1)는 pMOS 트랜지스터(QP1)의 문턱전압임) 관계식을 만족한다.
이제, 본딩패드(1)가 LSI의 외부단자에 본딩되지 않은(비본딩된) 경우에는, DC 전압(VREF)이 트랜지스터(QP1)의 게이트전극에 인가되어, 트랜지스터(QP1)를 온상태로 만들며, 이에 따라 절점(A)에 전하가 공급되므로 절점(A)의 전압이 상승하며, 이 절점(A)의 전압이 인버터(4A)의 문턱레벨을 초과할 때, 인버터(4A)는 접지전위로 절점(B)를 풀다운시킨다. 따라서, 트랜지스터(QP2)는 온상태가 되고, 절점(A)은 전원전압(VDD)까지 충전된다. 앞서 언급한 일련의 동작 결과로서, 트랜지스터(QP1)에의 전하공급이 중단된다. 이 경우, 인버터(4B)의 출력단자로부터 LSI의 신호처리회로에 공급된 신호(110)는 110=H를 나타내며, 이에 따라, LSI는 110=H상태하에서 제어된 기능을 가지는 LSI로서 작용한다. 비본딩시에는 기능결정회로에서 전류소비가 없다.
다음에, 본딩패드(1)가 접지용의 외부단자(5)에 본딩되어 있는 접지본딩에 대하여 설명한다. 이 경우, 전하는 트랜지스터(QP1,QP2)를 통해 절점(A)에 공급된다. 그러나, 이들 트랜지스터가 저전류용량을 가지고 있으므로, 절점(A)의 전압은 접지전위를 나타낸다. 따라서, 인버터(4A)의 출력점인 절점(B)은 전원전압(VDD)의 레벨을 나타내고, 트랜지스터(QP2)는 오프상태로 된다. 이 경우에, 기능결정회로의 출력(110)은 110=L의 상태에 있다. 앞서 언급한 일련의 동작의 결과로서, LSI는 110=L에서 제어된 기능을 갖는다. 접지본딩의 경우에, 전류는 항상 트랜지스터(QP1)로부터 본딩패드(1)측으로 흐르며, 이 전류는 기능결정회로의 소비전류이다.
여기서, 접지본딩시에 기능결정회로를 통해 흐르는 소비전류의 크기는 본 실시예와 제1도에 도시된 종래기술과의 사이에서 비교된다. 종래 기능결정회로에서, 트랜지스터(QP1)는 게이트전압은 접지전위이고, 따라서 트랜지스터(QP1)는 포화영역에서 동작한다. 그러므로, 기능결정회로의 소비전류, 즉 트랜지스터(QP1)를 통해 흐르는 전류는 (VDD-VT(QP1))2에 비례한다. 이와는 대조적으로, 본 실시예에서, 트랜지스터(QP1)의 게이트전압은 VREF이고, 소비전류는 (VDD-VREF-VT(QP1))2에 비례한다. 따라서, 종래 기능결정회로와 본 발명간에 소비전류가 동일해질 때, 본 발명의 트랜지스터(QP1)의 채널길이는 종래 기능결정회로의 트랜지스터(QP1)의 채널길이의 (VDD-VREF-VT(QP1))2/ (VDD-VT(QP1))2배가 된다. 예컨대, 전원전압 VDD=3.3V, DC기준전압 VREF=2.0V, 트랜지스터(QP1)의 문턱전압 VT(QP1)=0.8V이면, 그 값은 0.04이다. 본 실시예에서 트랜지스터(QP1)의 면적은 단지 종래 기술결정회로의 면적의 4%에 불과하다.
DC기준전압(VREF)은 단지 VDD-VT(QP1)이하일 필요가 있으며, 예컨대 LSI에 제공되어 있는 스텝다운전원회로의 기준전압과 같은 DC 전압이 DC기준전압(VREF)으로서 사용될 수 있다. 이러한 방법으로, 기능결정회로는 기능결정회로에 전용의 전압발생회로를 제공하기 위한 영역을 필요로 하지 않게 된다. 즉, 소비전류를 보다 정확하게 제어하기 위해서는, 예컨대 제4도의 회로도에 도시된 전압발생회로를 사용할 수 있다.
제4도는 기준전압(VREF) 발생회로의 회로도이다. 제4도를 참조하면, 도시된 전압발생회로는 다이오드접속을 구성하는 pMOS 트랜지스터(QPR)를 포함하고 있으며, 게이트전극과 드레인전극은 서로 접속되어 있고, 접지라인(2)과 전원라인(3) 사이에 저항소자(R1)가 접속되어 있다. 기준전압(VREF)은 트랜지스터(QPR)의 공통 게이트-드레인 전극으로부터 도출된다. 상기 전압발생회로에서, 저항소자(R1)의 저항값이 충분히 증가하면, VREF≒VDD-VT(QP1)이다. 따라서, 기능결정회로의 트랜지스터(QP1)의 전류용량은 최소로 줄어들 수 있고, 트랜지스터(QP1)의 면적과 기능결정회로의 점유면적은 최소화될 수 있다.
다음에, 본 발명의 제2실시예에 대하여 설명한다. 제5a도에 블록도가 도시되어 있는 상기 실시예는 제1실시예에 비해서, 전원공급시 LSI의 동작 안정성이 상승하여 트랜지스터(QP1)의 전류용량이 더 줄어들 수 있다는 이점을 가지고 있다. 제5b도에는 전원이 공급될 때의 본 실시예의 타이밍도가 도시되어 있다. 제5a도를 참조하면, pMOS 트랜지스터(QP3)가 전원라인(2)과 접지라인(3) 사이에, 즉 트랜지스터(QP1)와 병렬로 제공되어 있다는 점에서 본 실시예는 제1실시예와는 다르다. LSI에서 발생된 전원온신호(PON)는 인버터(4C)에 의해 반전된 후, 트랜지스터(QP3)의 게이트전극이 입력된다. 이 전원온신호(PON)는 통상 LSI에서 사용될 수 있는 신호이다. 그 파형이 제5b도에 도시되어 있는 바와 같이, 제어신호인 상기 하이레벨 H(VDD)로 상승하여 LSI에의 전원공급후 소정시간이 경과한 다음에 초기화시키게 한다.
제5b도를 참조하면, 이때에는 기능결정회로는 비본딩상태로 가정되었다. 시간(to)에서 LSI에 전원이 공급되면, 전원전압(VDD)이 특정전압에 도달할 때까지 전원온신호(PON)는 상승하여 사실상 상기 전원전압(VDD)을 따르게 된다. VDDVTN(단, VTN은 LSI를 형성하고 있는 nMOS 트랜지스터의 문턱 전압)의 조건이 시간 t1에서 만족되면, 인버터(4C)의 nMOS 트랜지스터는 온 상태가 되며, 이에 따라 트랜지스터(QP3)의 게이트전극(절점G)이 접지전위로 풀다운된다. 또한, 전원전압이 시간(t2)에서 VDDVTP(단, VTP는 LSI를 형성하고 있는 pMOS 트랜지스터의 문턱전압)에 도달하면, 트랜지스터(QP3)는 온상태로 되고, 이에 따라 본딩패드(1)(절점E)는 전원전압(VDD)의 레벨까지 풀업된다. 결과적으로, 절점(F)에서의 전위는 인버터(4A)에 의해 접지전위로 되고, 따라서 pMOS 트랜지스터(QP2)는 온상태로 되고 절점(E)에 전하가 공급된다. 이상 설명한 동작들의 결과로서, 전원온신호가 정지되고, PON=L(로우레벨)이 정상상태에서 나타나는 소정전압까지 전원전압(VDD)이 상승하기전에 도달되더라도 절점(E)은 레벨(VDD)을 유지하고 출력신호 11
일반적으로, pMOS 트랜지스터(QP1)는 매우 작은 전류용량만을 가지고 있으며, 이에 따라 기능결정회로의 소비전류가 줄어든다. 그러므로, 전원공급시 단지 트랜지스터(QP1)에 의해서 절점(E)의 전위를 전원전압(VDD)의 레벨까지 상승시키고자 하는 경우에, 시상수는 출력신호( 11)가 H에 도달하기전에 LSI가 동작을 개시할 수 있도록 큰 값일 수있다. 환언하면, 이를 방지하기 위해서는 트랜지스터(QP1)의 전류용량이 그렇게 많이 감소될 수는 없다. 이와는 대조적으로, 본 실시예에서, 전원공급시의 그러한 문제는 새롭게 제공된 트랜지스터(QP3)에 의해 피할 수 있기 때문에, 트랜지스터(QP1)의 전류용량은 전원전압의 변동이나 노이즈에 의해 기능결정회로가 오기능을 하지 않는 최하레벨까지 감소할 수 있다. 종래 기능결정회로에서, 전원공급시에 동작을 확실하게 하기 위한 트랜지스터(QP3)가 제공되어 있을지라도, 트랜지스터(QP1)의 전류용량을 줄이고자 하면 그 면적이 크게 증가하며, 따라서 면적에 의해서 전류소모의 감소가 억제된다. 본 실시예에서는 면적으로 인한 문제는 무시할 수 있기 때문에, 전류소비는 최소로 억제된다. 또한 본 발명에서는, LSI에서 다른 용도로 발생된 DC 전압이 기준전압(VREF)으로서 사용될 수 있다. 또한, 제4도에 도시된 전압발생회로의 출력전압을 사용하는 것도 가능하다.
다음에, 제6도에 도시된 회로는 본 발명의 제3실시예의 전원본딩옵션타입의 기능결정회로이다. 본 실시예는 절점(C,D)의 위상이 반전되는 것에 따라 본딩패드(1)의 전하가 nMOS 트랜지스터(QN1)를 통해 접지라인(3)으로 풀다운된다는 점을 제외하고는 제1실시예와 동일한 동작원리에 기초하여 동작한다. 본 실시예에서 DC 기준전압(VREF)의 요구조건은, 트랜지스터(QN3)가 n채널형 MOS 트랜지스터이기 때문에, VREFVT(QN1)(여기서, VT(QN1)은 nMOS 트랜지스터(QN1)의 문턱전압임)이다. 제1실시예에서와 동일한 조건에서, 즉, VDD=3.3V, VREF=2.0V 그리고 VT(QN1)=0.8V일때, 전원본딩옵션타입의 종래 기능결정회로와 동일한 전류소비를 얻는데 필요한 트랜지스터(QN1)의 게이트 길이는 (VREF-VT(QN1))2/(VDD-VT(QN1))2=0.23, 즉 종래 기능결정회로의 23%이다.
또한, 본 실시예에서, 스텝다운전원으로 사용되는 전압과 같이 다른 용도로 발생된 전압은 제1실시예와 유사하게 기준전압(VREF)으로서 사용될 수 있다. 또한, 트랜지스터(QN1)의 면적을 더 줄이기 위해 제7도의 회로도에 도시된 전압발생회로를 사용하는 것도 가능하다. 즉, 제7도를 참조하면, 도시된 전압발생회로는 저항소자(R2)와 nMOS 트랜지스터(QNR)를 포함하고 있고, 전원라인(2)과 접지라인(3)과의 사이에서 서로 접속된 게이트전극과 드레인전극의 다이오드접속을 가지고 있다. 트랜지스터(QNR)의 공통게이트-드레인전극으로부터 기준전압(VREF)이 추출된다. 본 전압발생회로에서, 저항소자(R2)의 저항 값이 충분히 높은 값으로 설정되면, VREF≒VT(QP1)이 형성될 수 있으며, 따라서 트랜지스터(QN1)의 전류용량은 최소화 될 수 있다. 따라서, 트랜지스터(QN1)의 면적과 기능결정회로의 점유면적은 최소화 될 수 있다.
다음에 제8a도에 도시된 회로는 본 발명의 제4실시예의 전원본딩옵션타입의 기능결정회로이다. 본 실시예에는 절점의 위상이 반전되는 것에 따라 본딩패드(1)의 전하가 nMOS 트랜지스터(QN1)를 통해 접지라인(3)까지 풀다운 되는 점을 제외하고는, 제2실시예의 원리와 동일한 원리에 기초하여 동작한다. 따라서, 전원공급시에 LSI의 동작은 확실해 질 수 있고 트랜지스터(QN1)의 면적은 더 줄어들 수 있다. 본 실시예에서는 또한, LSI에서 다른 용도로 발생된 DC 전압이 기준전압(VREF)으로서 사용될 수 있고, 제7도에 도시된 전압발생회로의 출력전압을 사용할 수도 있다.
앞서 언급한 바와 같이, 본 발명에 따라, 반도체 집적회로는 본딩패드와, 전원전위점으로부터 상기 본딩패드에 전하를 공급하기 위한 또는 상기 본딩패드로부터 접지전위점으로 전하를 풀다운시키기 위한 트랜지스터를 적어도 포함하고 있는 기능결정회로로 구성되어 있고, 외부에의 접속용단자와 상기 본딩패드가 서로 본딩되어 있는지의 여부에 따라 제조공정중에 LSI의 기능을 결정하도록 구성되어 있으며, 상기 반도체집적회로에서 발생되어 전원전압과 접지전위와의 사이값을 가지고 있는 DC 전압은 상기 기능결정수단을 구성하는 상기 트랜지스터의 게이트전극에 인가된다.
따라서, 본 발명에 따라, 본딩패드와 외부단자가 서로 접속되어 있을 때 기능결정회로의 트랜지스터로 흐르는 전류가 줄어들 수 있으며, 이에 따라 트랜지스터의 면적이 줄어든다.
또한, 본 발명에 따라, LSI는 전원전위점으로부터 본딩패드에까지 전압을 공급하기 위한, 또는 이 LSI로의 전원이 이용가능해진 후에 본딩패드로부터 접지전위점으로 소정시간주기동안에 전하를 풀다운시키기 위한 제2 트랜지스터가 기능결정회로의 트랜지스터에 병렬로 접속될 수 있도록 구성되어 있다. 따라서, 전원이 이용가능해질때의 동작은 안정되고 기능결정회로의 트랜지스터의 전류용량은 더 줄어들 수 있어 트랜지스터의 면적이 감소된다.
앞서, 언급한 LSI에서 게이트전극과 드레인전극이 단락되어 있고, 소오스전극은 전원전위점에 접속되어 있는 pMOS 트랜지스터와, 이 MOS 트랜지스터의 드레인전극과 접지전위점사이에 접속되어 있는 저항기 소자를 포함하고 있는 회로의 다이오드접속의 p채널 MOS 트랜지스터의 드레인전극의 전압이 기능결정회로의 트랜지스터의 게이트전극에 인가될 DC 전압으로서 인가되면, 기능결정회로의 전력소비는 더 줄어들 수 있다.
기능결정회로의 트랜지스터의 게이트전극에 인가될 DC 전압으로서, 게이트전극과 드레인전극이 단락되어 있고, 소오스전극은 접지전위점에 접속되어 있는 MOS 트랜지스터와, 이 MOS 트랜지스터의 드레인전극과 전원전위점 사이에 접속되어 있는 저항기 소자를 포함하고 있는 회로의 다이오드 접속의 n채널 MOS 트랜지스터의 드레인전극의 전압을 인가할 수도 있다.

Claims (9)

  1. 신호처리회로와 이 신호처리회로에 대해 동작하여 반도체 집적회로의 기능을 결정하는 기능결정수단을 동일 칩상에 포함하고 있고, 상기 기능결정수단은 본딩패드와, 전원전위점으로부터 상기 본딩패드에 전하를 공급하기 위한 또는 상기 본딩패드로부터 접지전위점으로 전하를 풀다운시키기 위한 트랜지스터를 적어도 포함하고 있는 회로로 구성되어 있으며, 상기 반도체 집적회로의 기능은 외부에의 접속용단자와 상기 본딩패드가 서로 본딩되어 있는지의 여부에 따라 제조공정중에 결정되는 본딩옵션타입의 반도체 집적회로에 있어서, 상기 반도체집적회로에서 발생되어 전원전압과 접지전위와의 사이값을 가지고 있는 DC 전압이 상기 기능결정수단을 구성하는 상기 트랜지스터의 게이트전극에 인가되는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 전원전위점으로부터의 전하를 본딩패드에 공급하기 위한, 또는 전하공급이나 기능결정수단을 형성하는 트랜지스터의 전하의 풀다운에 대응하여 상기 반도체 집적회로에 전원을 공급한 후 소정시간주기동안 본딩패드로부터의 전하를 접지전위점으로 풀다운시키기 위한 제2 트랜지스터가 상기 트랜지스터의 병렬접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 반도체 집적회로에 제공되어 있는 회로에서 발생되어, 전원공급후 소정의 시간주기동안 2진상태중 한 상태를 나타내는 2진 제어신호가 제2 트랜지스터의 게이트전극에 공급되어 반도체 집적회로의 초기 상태를 설정하는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트 전극에 인가된 DC 전압은, 게이트전극과 드레인 전극이 단락되어 있고 소오스 전극은 전원전위점에 접속되어 있는 상기 전계효과 트랜지스터와 이 전계 효과 트랜지스터의 드레인 전극과 상기 접지전위점과의 사이에 설치된 저항기 소자를 구비하고 있는 회로의 다이오드 접속의 p채널 절연게이트 전계효과 트랜지스터의 드레인 전극의 전압인 것을 특징으로 하는 반도체 집적회로.
  5. 제2항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트 전극에 인가된 DC 전압은, 게이트전극과 드레인 전극이 단락되어 있고 소오스 전극은 전원전위점에 접속되어 있는 상기 전계효과 트랜지스터와 이 전계효과 트랜지스터의 드레인 전극과 상기 접지전위점과의 사이에 설치된 저항기 소자를 구비하고 있는 회로의 다이오드 접속의 p채널 절연게이트 전계효과 트랜지스터의 드레인 전극의 전압인 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트 전극에 인가된 DC 전압은, 게이트전극과 드레인 전극이 단락되어 있고 소오스 전극은 접지전위점에 접속되어 있는 상기 전계효과 트랜지스터와 이 전계효과 트랜지스터의 드레인 전극과 상기 전원전위점과의 사이에 설치된 저항기 소자를 구비하고 있는 회로의 다이오드 접속의 n채널 절연게이트 전계효과 트랜지스터의 드레인 전극의 전압인 것을 특징으로 하는 반도체 집적회로.
  7. 제2항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트 전극에 인가된 DC 전압은, 게이트 전극과 드레인 전극이 단락되어 있고 소오스 전극은 접지전위점에 접속되어 있는 상기 전계효과 트랜지스터와 이 전계효과 트랜지스터의 드레인 전극과 상기 전원전위점과의 사이에 설치된 저항기 소자를 구비하고 있는 회로의 다이오드 접속의 n채널 절연게이트 전계효과 트랜지스터의 드레인 전극의 전압인 것을 특징으로 하는 반도체 집적회로.
  8. 제1항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트 전극에 인가된 DC 전압은, 스텝다운 전원전압의 기준전압이나 상기 반도체 집적회로의 입력회로의 제1단용의 기준전압과 같이, 기능결정수단의 전용이 아닌 기타 다른 용도로 발생된 DC 전압인 것을 특징으로 하는 반도체 집적회로.
  9. 제2항에 있어서, 기능결정수단을 구성하고 있는 트랜지스터의 게이트 전극에 인가된 DC 전압은, 스텝다운 전원전압의 기준전압이나 상기 반도체 집적회로의 입력회로의 제1단용의 기준전압과 같이, 기능결정수단의 전용이 아닌 기타 다른 용도로 발생된 DC 전압인 것을 특징으로 하는 반도체 집적회로.
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