JPH03192817A - パワーアップパルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） この発明は、集積回路が電源によって励起される毎にパ
ルス出力信号を発生する回路に関するものである。

多くの場合、集積回路装置は、外部電源によって励起さ
れている間、プリセットされているかあるいは抑止され
ているような論１１！回路あるいはその他の回路を含む
。パワーアップ回路論理回路あるいはその他の回路をプ
リセットしあるいは抑制するための内部信号を発生する
ために使用され、またさらにチップ上の自己テスト機能
をトリガするような、他の目的に対しても使用される。

このパワーアップ回路は、励起が急速であるか否かにか
かわらず、チップへの電圧の印加を高い信頼性で検出し
なければならない。

単純なＲＣ微分回路に外部電源を印加することによって
、パワーアップ信号機能を遂行することができる。しか
しながら多くの事例では、Ｖｄｄ起動時間は数秒か数ミ
リ秒のオーダーであり、その結果微分回路では充分な大
きさのパルス信号を発生することが出来ないという事態
を生じる。

ＲＣ微分回路の抵抗は、第１図に示すように、Ｖｄｄト
リガ回路によってスイッチされるＮチャンネル電界効果
トランジスタによって置き換えることが出来る。Ｎチャ
ンネル電界効果トランジスタをトリガするトリガ回路は
、電源電圧ＶｄｄがあるプリセットトリガしきいＷｉ　
Ｖ　ｔｒよりも低い場合にその出力が低く、その侵、Ｖ
ｄｄがしぎい値以上となったときに高くなって、第２図
に示すように、出力にパルスｖｏｕｔを形成するように
設計されている。このようなトリが回路を設計するに当
たって、特にその回路が製造方法を開発中であるような
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で使
用されるように設計されている場合、幾つかの特別な問
題を生じる。この様な問題は、回路素子の係数が開発中
の製造工程の変更によって変化すると言う事実によって
生じるものである。

特にトリが回路のしきい値電圧ｖｔｒは、一般に製造方
法の変更に伴う回路係数の変更によって、変化する。し
たがってリニアトリガ回路は、トリガ用しきい値電圧Ｖ
ｔを低く設計する必要がある。

これは、リニア回路特性が工程の変化に伴って大きく変
化する傾向があるため、その回路出力は電源電圧Ｖｄｄ
に対して通常の動作レベルで確実にハイとするために、
相当の安全度を必要とするからである。−膜内なリニア
トリガ回路では、常に電流が流れており、従って、特に
この様なリニア回路が同時にオン状態となるプルアップ
およびプルダウン電流パスの自省を備える場合、許容す
ることが出来ない大きな予備′Ｒ流を避けるための特別
な技術が必要となる。

電源電圧Ｖｄｄがその回路中のトランジスタのしきい値
電圧Ｖｔよりも低い場合、電源投入の初期の段階におい
てそのような機能を遂行するようにトリガ回路を設計す
ることは、非常に難しい。普通の意味で、トランジスタ
がオン状態にスイッチされていない間、副しきい値電圧
Ｖｄｄを印加することによって、ドレインからソースに
向かってあまり大きくない０１　Ｌきい値ｆｆ１１％Ｅ
が流れる。このような副しきい値電流は、予期されてい
ない場合、信頼に耐えない回路動作を引き起す。しかし
ながら、ここに記載する回路では、いかにしてこのよう
な副しきい値電流を使用して効果を得るかを示す。特に
、チャンネルが短い素子では、チャンネルが長い素子よ
りも大きな副しきい値電流を有しているので、副しきい
値Ｉｉ流をそのチャンネル長によって制御することが可
能であると思われる。

電界効果コンデンサのゲート・ソース電圧がしきい値電
圧Ｖ【よりも小さい場合、ゲート容量の殆どはゲートと
基板間で生じる。コンデンサが大電圧によって帯電され
る場合、その殆どの容量はゲートとソース／ドレイン間
で発生し、ゲートと基板間の容量はあまり大きくない。

したがって、電源電圧Ｖｄｄがしきい値電圧Ｖｔよりも
低い場合、小さなゲート・基板間容量が支配的となる。

上記のような現象によって、電源電圧■ｄｄがしきい値
電圧Ｖｔよりも小さい場合の、パワーアップスイッチ投
入の初期の段階に対しては、通常の設計技術は適用され
ない。しかしながら、パワーアップ検出器の動作は、パ
ワーアップ過渡期の初期の段階では非常に厳密である。

この動作は、パワーアップトリガ回路が片側ラッチとし
て動作する場合、特に厳密である。すなわち、出力端子
における電圧は、電源電圧Ｖｄｄがハイレベルである間
、−回のみハイレベルとなってさらにグランドまで低下
する。この出力電圧は、電源電圧ＶｄｄがＯまで落ちて
再度上昇するまで、そして電源電圧Ｖｄｄがロウレベル
の間に全てのコンデンサが放電した場合のみしか、再度
ハイレベルになる事はない。

従来の回路のあるものでは、ｗｉ源電圧Ｖｄｄがしきい
値電圧Ｖ【よりも低い場合に、素子Ｉｍの副しきい鎖伝
導によって、出力端子における電Ｋがロウレベルとなる
事がある。もしこのような現象が生じた場合、その回路
を回復させる事は出来ない。

従来の回路のあるものでは、出力端子が−旦ロウレベル
に落ちると、フィードバックによって、この出力端子を
ロウレベルに維持するように設計されている。このよう
な回路では、もしある素子間の電圧が早まってハイレベ
ルとなった場合、電源電圧Ｖｄｄがしきいｍ電圧Ｖｔに
達する以前であっても、フィードバックパスをオン状態
にスイッチする。このことは、通常の設計技術が適用さ
れない場合でも、パワーアップトリガ回路を充分に信頼
できるものとするために、非常に重要である。

特に、電源電圧ＶｄｄがしきいＩＩＢ電圧Ｖｔよりも低
いパワーアップ過ｌｉ期では、通常の論理ゲートの出力
を予想することはできない。通常のゲートはプルアップ
とプルダウンの両能力を備えているので、電源電圧Ｖｄ
ｄがしきい値電旺ｙｔよりも低い場合、その出力はハイ
レベルＪ５よびロウレベルのどちらにでもなることがで
き、さらにゲート入力の状態によって出力を制御するこ
とも出来ない。

したがって、Ｖｄｄ検出器に対して、通常の論理ゲート
を使用することは、非常に危険である。

このような通常の論理ゲートを使用することによる問題
の一つは、プルアップおよびプルダウンの両ゲートが同
時にオン状態となり、上述した形のリニア回路を形成す
ると言うことである。したがって、論理ゲートは、パワ
ーアップ過渡期においてリニア回路としての問題を持つ
ことになる。

その他の問題としては、リニアパワーアップ回路によっ
て受容できない量の予備電流が生じる事である。この問
題を解決するために、静的なプルアップよりもむしろ動
的プルアップを利用した検出回路を使用すると、第１番
目のスタートアップのすぐ後に起こる第２番目のスター
トアップの時点で信頼し得ない信号が生のしることが分
かつている。フィードバックパス上に静的インバータを
用いると、フィードバックパスが早まってオン状態とな
りトリが回路を失敗させるので、電源電圧Ｖｄｄがしき
い１ａｉｆ圧Ｖｔよりも低い場合、予期しえない動作を
引ぎ起こす結果となる。

゛パワーアップパルス”を発生するための従来の回路が
、米国特許筒４．７１６．３２２号および１９８８年３
月２４日出願の米国特許出願第Ｏ７／１７２．５３２号
（現在米国特許第号）に例示されている。なお、この両 者とも、テキサスインストルーメント社にＩＩＩされて
いる。

米国特許出願第０７／１７２．５３２号の回路では、Ｐ
チャンネルプルアップトランジスタに補助されたＰチャ
ンネルコンデンサが、パワーアップ回路の出力信号をハ
イレベルとするように作動する。Ｐチャンネルトランジ
スタとＮチャンネルトランジスタ列とからなるリニア回
路がトリガ回路を形成している。出力電圧は、電源電圧
Ｖｄｄの上昇に伴い、トリガ回路出力がしぎい値電圧Ｖ
ｔに達するまで、Ｖｄｄと伴に上昇する。その後、出力
電圧は、トリガ回路出力によってゲートされたＮチャン
ネルプルダウントランジスタによって、ロウレベルに引
き下げられる。出力電圧がロウレベルとなった場合、Ｎ
チャンネルトランジスタ列は電力を節約するためにオフ
状態となり、さらにＰチャンネルフィードバック素子は
出力をハイレベルに保つためにオン状態となる。このト
リガ回路はリニア回路であるため、そのしきい値電圧は
製造工程の変更に敏感となりやすい。その上、Ｎチャン
ネルトランジスタ列をオフにするＮチャンネル素子は、
Ｐチャンネルフィードバック素子と伴に、・、静的イン
バータに類似した回路を形成し、そのためｌｉ源電圧Ｖ
ｄｄがしきいＩａ電圧Ｖｔよりも低い場合、予期しえな
い事態を引き起こすことがある。その他の問題として、
外部のクロックサイクルによって生じる、電源電圧Ｖｄ
ｄ中のノイズによって、トリが回路が早まってオフとな
る問題がある。

（発明の要約） この発明の回路は、ノード上に静的プルアップおよびプ
ルダウンの両者を有するフィードバックパスの必要性を
取り除く事によって、上述の問題を克服している。ここ
に記載し、特許請求した回路では、電源電圧Ｖｄｄがし
きい値電圧Ｖ、ｔよりも低いパワーアップ過渡期におけ
る、静的論理ゲートの予測しえない振る舞いに対処する
ことができる。その上、この回路は、同時にオン状態と
なつてリニア回路を形成する、静的プルアップパスおよ
び静的プルダウンバスの両者に接続されたノードを持た
ない。

この回路は、一実施例において、電源および内部ノード
閤に接続されたソース・ドレインパスを有し、さらに基
準電位に接続されたゲートを有するトリガ用の電界効果
素子と、Ｎ源および出力ノード間に接続されたコンデン
サと、および出力ノードと基準電位間に接続されたソー
ス・ドレインパスと内部ノードに接続されたゲートとを
有する検出用電界効果素子、とを含んでいる。選択的（
オプションの）負荷素子、選択的プルダウン素子、選択
的第２コンデンサ、選択的ダイオード結合素子列、およ
び選択的フィードバック素子もまた、含まれる。

（実施例） この発明の新規な特徴は添付の請求の範囲に記載されて
いる。以下にこの発明と、その特徴、およびその効果に
ついて図面を参照しながら説明する。

第３図には、電源からの電圧の印加に応答してパワーア
ップパルスを形成する回路が示されている。この回路は
、内部ノードＮ上にプルアップしているダイオード結合
の電界効果素子１０の選択列を含んでいる。Ｐチャンネ
ル素子１０は、例えば、はぼ３対２のチャンネル幅対長
さの比を有している。特に記載しないかぎり、この記載
中のＰチャンネル素子１０およびその他の素子のチャン
ネル長は、適切な集積回路ＩＩ造技術によって許される
最小の電界効果チャンネル長よりも、実質的に（少なく
とも５０％）長いものとする。Ｐチャンネル素子１０の
直列に接続されたソース・ドレインパスの一端は電源Ｖ
ｄｄに接続され、他端はＰチャンネルトリガ用電界効果
トランジスタ１１のソース・ドレインパスを介して内部
ノードＮに接続されている。Ｐチャンネル素子１０のゲ
ート、すなわち制御電極は、ダイオード状に、ソース・
ドレインパスに接続されている。Ｐチャンネル素子１０
は、もし素子１０のあるものかあるいは全てがＶｃｃパ
ルスしきい値の調整の間に必要とされない限り、製造の
初期の段階でチップ上に形成され、その俵の製造段階で
デポジットした金属導体ＳＷ１とＳＷ２とによって選択
的にバイパスされる。周知のように、ダイオード結合の
Ｐチャンネル素子１０よりもむしろダイオード結合のＮ
チャンネル素子の方が利用され、そのゲート結合を各Ｎ
チャンネル素子のソース・ドレインパスの上端に形成す
る。素子１０と１１は、第１電源Ｖｄｄと内部ノードＮ
１１Ｊに接続されたトリガ回路ＴＲの選択部分である。

トリガ用の電界効果素子１１もまたほぼ３対２のチャン
ネル幅対長さの比を有し、さらにトリガ素子１１のゲー
トすなわち制ｍｓ極はグランドあるいは基準電位として
示される第２の電１１ｉｉ　Ｖ　ｓｓに接続されている
。

選択的Ｎチャンネルプルダウン素子１２のソース・ドレ
インパスは、内部ノードＮと第２の電源ＶＳＳ間に接続
されている。プルダウン電界効果素子１２は、はぼ２０
対１のチャンネル幅対長さの比を有しており、プルダウ
ン素子１２のゲートすなわち制御電極は第２の電源ＶＳ
Ｓに接続されている。この素子１２のチャンネル長は理
想的には全集積回路の製造において使用される最小のも
のであるが、しかし実質的にトリガ素子１１のチャンネ
ル長よりも（少なくとも２０％）ｙＢい。素子１２はト
リガ回路ＴＲの選択部分である。

選択的な空乏モードのＮチャンネルコンデンサ１３が内
部ノードＮと第２の電源Ｖ　ｓｓ＠に接続されている。

コンデンサ１３は、電界効果トランジスタのソースとド
レインを第２の電源ＶＳＳに接続し、ゲートを内部ノー
ドに接続することによって形成されている。コンデンサ
１３のチャンネル領域は、プルダウン素子１２の領域の
ほぼ５倍である。コンデンサ１３は、Ｎチャンネル、Ｐ
チャンネル、空乏モード、平行板、接合あるいは他の形
状、あるいはこれらの組合せを含むどのような形状でも
形成される。コンデンサ１３はトリガ回路ＴＲの選択部
分である。

一実施例においては、トリガ回路ＴＲは、第１の電源Ｖ
ｄｄと電界効果素子１４ａと１６の少なくとも１個のゲ
ート間の単純な導体である。

負荷回路１４ａ、１４ｂはＰチャンネル負荷電界効果ト
ランジスタ１４ａおよびコンデンサ１４ｂのいずれかあ
るいは両方を含む。

選択的なＰチャンネル負荷電界効果素子１４ａのソース
・ドレインパスはその一端を出力ノード０ＬＪＴに接続
し、その他端を第１の電源ｖｄｄに接続している。選択
的な負荷トランジスタ１４ａのゲートすなわち制御ｍ電
極は内部ノードＮに接続されている。負荷トランジスタ
１４ａのチャンネルは、はぼ２０対１の幅対長さ比を有
している。この素子１４ａのチャンネル長は理想的には
全集積回路の製造に対して使用される内の最小のもので
ある。

コンデンサ１４ｂは、ソースおよびドレインを第１の電
源Ｖｄｄに接続し、ゲートすなわち制御電極を出力端子
ＯＵＴに接続したＰチャンネルの電界効果トランジスタ
として示されている。コンデンサ１４ｂのチャンネル領
域はコンデンサ１３の領域のほぼ２倍である。コンデン
サ１４ｂは、Ｎチャンネル、Ｐチャンネル、空乏モード
、平行板、接合、あるいはその他の形状、あるいはそれ
らの組合せを含む、どのような形状でも、形成される。

この回路から負荷索子１４ａあるいはコンデンサ１４ｂ
のいずれかを取り除くことができる。コンデンサ１４ｂ
を取り除く事によって、Ｖｄｄノイズに対する耐性を向
上する事が可能である。

選択的なフィードバック電界効果素子１５のソース・ド
レインパスは、その一端を第１の電源Ｖｄｄに接続し、
その他端を内部ノードＮに接続している。フィードバッ
ク素子１５のゲートすなわち制御電極は、出力ノードＯ
ＵＴに接続されている。Ｐチャンネルフィードバックト
ランジスタ１５のチャンネルの幅対長さの比はほぼ３対
２である。

Ｎチャンネル検出用電界効果素子１６のソース・ドレイ
ンパスは、出力端子０ＬＪＴと第２の電源Ｖｓｓ間に接
続されている。検出用素子１６のゲートすなわち制ｔＩ
Ｉ′ｉ１！極は内部ノードＮに接続され、検出用トラン
ジスタ１６のチャンネルの幅対長さの比はほぼ３対２で
ある。

パワーアップの時点で、コンデンサ１４ｂは出力端子Ｏ
ＵＴの電圧を第１の電源電圧とともに増加させ、−力選
択的コンデンサ１３は内部ノードＮにおける電圧を第２
の電源Ｖｓｓの電圧値に維持し、その結果出力において
パワーアップ信号を増大さぜる。もし、パワーアップ過
渡期厚ゆっくり進行すれば、プルダウン素子１２と選択
的負荷素子１４ａは、内部ノードＮと出力ノード０ＬＪ
Ｔ上へいくらかの副しきい値漏洩を形成する手助けをす
る。

第１の電源■ｄｄが１個のＰチャンネルＶｔ（Ｖ　ｔｐ
）に達した時、選択的Ｐチャンネル負荷トランジスタ１
４ａはオン状態となり、出力ノードＯＵＴにおける電圧
をｖｄｄの上昇に伴ってＶｄｄに維持する。出力ノード
ＯＵＴにおける電圧は、電圧が２個のＰチャンネルＶｔ
の電圧に達するまでＶｄｄに伴って上昇しく図示するよ
うに金属選択物と伴に、最上部のＰチャンネルトランジ
スタ１゜をバイパスして）、その後プルアップ列はオン
状態となり、内部ノードＮをＶ　ｄｄ　−Ｖ　ｔｐに引
き上げる。もしＮチャンネルＶｔ（Ｖｔｎ）がＰチャン
ネルＶｔよりも低いか同じである場合、Ｎチャンネル出
力検出用トランジスタ１６はオン状態にスイッチし始め
る。ＮチャンネルＶｔがＰチャンネルＶ【よりも大きい
場合、出力検出用トランジスタ１６はＶｄｄがＶ　ｔｎ
＋　Ｖ　ｔｐ（Ｖ　ｄｄ−Ｖ　ｔｌ）＝　Ｖ　ｔｎ）に
達するまで、オン状態にスイッチしない。

出力検出用トランジスタ１６が−Ｈオン状態にスイッチ
すると、出力端子ＯＵＴの電圧はロウレベルとなり、Ｖ
ｄｄが他の全ての回路を励起するために必要な正常レベ
ルに達したことを示す。出力がロウレベル状態の場合、
Ｐチャンネルフィードバック素子１５はオン状態にスイ
ッチし、内部ノードをＶｄｄ−杯に引き上げ、Ｖ　ｔｐ
ｌ失を回復させ、さらに出力段階で発生する静的ｌｔ流
トドレイン消失させる。

この回路を設計するための基礎的な原理は、（１）素子
１５からなるＶｄｄ検出器あるいは選択的なフィードバ
ックパスのいずれも、リニア回路の一部分（同時に両者
ともオンとなる静的プルアップおよび静的プルダウンパ
ス）、または静的論理回路（両者ともノードに接続され
ているが、しかし異なった時間にオンとなり得る、静的
プルアップ、および静的プルダウンパス）の一部である
いかなるノードも有していないこと；および（２）素子
のチャンネル長を副しきい値ｌ！流をυ」御するために
、長くあるいは短く選択すること、の２点である。

選択的なフィードバックパスは単一のＰヂャンネル素子
１５によって構成されていることに注意すべきである。

Ｖｄｄ検出器は、接地されたゲート、通常重要でない齢
の電流を排出する短チヤンネル素子の助けを受けて、コ
ンデンサ１３を動的プルダウンとして用いている。チエ
インの副しきい値伝導を減少させるために、通常は長い
チャンネル長を使用しない素子１ｏの静的なプルアップ
チエインを使用する。

さらにまた、もし全てのプルアップ素子１０゜１１が検
出回路から取り除かれた場合、内部ノードＮは第１の電
圧源Ｖｄｄに接続される、と言う事実に注意する必要が
ある。もしその場合、Ｍチャンネルコンデンサ１３、ゲ
ートを接地したＮチャンネルトランジスタ１２、および
フィードバック素子１５は、動作に悪い影響を与えるこ
となく回路から取り除く事ができる。この実施例では、
トリガ用しきい値ＶｔｒはＶｔｎである。

負荷トランジスタ１４ａのチャンネルの幅対長さの比は
、上記第１と第２の電源の電圧差が小さい場合、パワー
アップ過渡期の初期の段階でこの負荷トランジスタ１４
ａが検出トランジスタ１６よりもかなり多くの副しきい
値電流を有するように、上記検出トランジスタ１６チヤ
ンネルの幅対長さの比よりも長くなるように選択されて
いる。

もしこの回路がトランジスタ１４ａと１６のみで構成さ
れている場合、トランジスタ１４ａとトランジスタ１６
間の副しきい値電流の差は、急速なパワーアップの間に
、出力端子ＯＵＴに接続された全ての回路のコンデンサ
を駆動するのに充分な大きさとなる。

周知のように、この回路の各実施例は、全Ｎチャンネル
素子をＮチャンネル素子に、全Ｎチャンネル素子をＰ″
ｆ−ヤンネル素子に置き換え：全Ｖｄｄドレイン、ゲー
ト、およびソース結合を接地しニドレイン、ゲート、お
よびソースへの全接地結合をＶｄｄとすること（基板結
合は理解される）によって、相補型の回路に変換するこ
とができる。この変換には、素子パラメータの相違を許
すだけの素子の大きさが必要である。その結果の回路は
、相補回路における全波形が反転している点を除けば、
その動作は全く同じである。

この発明は、図示の実施例を参照して説明されているが
、この説明は限定的な意味に理解されるべきものではな
い。この説明を理解する上で、この分野の当業者にとっ
てこの発明の他の実施例と同様に図示の実施例の種々の
変形は、自明である。

添付の請求の範囲が、この発明の範躊に入る全ての変形
、あるいは実施例をカバーするものである。

以上の説明に関して更に以下の項を開示する。

（１１ＩＩ小の電界効果素子チャンネル長を取ることが
可能な技術によって製造された集積回路に使用されるパ
ルス発生回路であって、 第１の電源と内部ノード間に接続されたソース・ドレイ
ンパスと、上記第１の電源と第２の電源の一方に接続さ
れたゲートと、さらに上記最小の電界効果素子チャンネ
ル長よりも長いチャンネル長を有し、第１のチャンネル
形式と第２のチャンネル形式の一方の形式によるトリガ
用電界効果素子と： 上記第１の電源と出力ノード間の負荷回路と；および 上記出力ノードと上記第２の電源間に接続されたソース
・ドレインパスと、上記内部ノードに接続されたゲート
と、さらに上記最小の電界効果素子チャンネル長よりも
長いチャンネル長とを有し、かつ上記第２のチャンネル
形式による第１の検出用電界効果素子；とからなる、パ
ルス発生回路。

（２）　　上記負荷回路は、上記第１の電源と出力ノー
ド間に接続された少なくとも１個の第１のコンデンサを
含むことを特徴とする第１項に記載のバルス発生回路。

（３）　　上記負荷回路は上記第１の電源と出力ノード
間に接続された少なくとも１個の第１のコンデンサを含
み、この第１のコンデンサは上記出力ノードに接続され
たゲートと上記第１の電源に接続されたソースおよびド
レインを有する上記第１のチャンネル形式の電界効果素
子であることを特徴とする第１項に記載のパルス発生回
路。

（４）　　上記負荷回路は、上記第１の電源と出力ノー
ド間に接続されたソース・ドレインパスを有しさらに上
記内部ノードに接続されたゲートを有する、上記第１の
チャンネル形式の少なくとも１１１の負荷電界効果素子
であることを特徴とする第１項に記載のパルス発生回路
。

（５）　　少なくとも１個のダイオード結合の電界効果
素子そのソース・ドレインバスを上記第１の電源と上記
トリガ用電界効果素子の上記ソース・ドレインパス間に
直列に接続させていることを特徴とする第１項に記載の
パルス発生回路。

（６）　　上記第２のチャンネル形式のプルダウン電界
効果素子が上記内部ノードと上記第２の電源間にそのソ
ース・ドレインバスを接続し、上記第１の電源と第２の
＊ｍの一方にゲートを接続し、さらに上記トリガ用電界
効果素子のそれよりも短いチャンネル長を有している事
を特徴とする第１項に記載のパルス発生回路。

（７）　　上記第２のチャンネル形式のプルダウン電界
効果素子が上記内部ノードと上記第２の電源間にそのソ
ース・ドレインバスを接続し、上記第１の電源と第２の
１源の一方にゲートを接続し、さらに上記プルダウン電
界効果素子は少なくとも２０％上記トリガ用電界効果素
子のチャンネル長よりも短いチャンネル長を有している
事を特徴とする第１項に記載のパルス発生回路。

（８）　　第２のコンデンサが上記内部ノードと上記第
２の′Ｒｍ間に接続されている事を特徴とする第１項に
記載のパルス発生回路。

（９）　　第２のコンデンサが上記内部ノードと上記第
２の電源間に接続され、かつ上記第２のコンデンサは上
記内部ノードに接続されたゲートと上記第２の電源に接
続されたソースおよびドレインを有する上記第２のチャ
ンネル形式の電界効果素子である事を特徴とする第１項
に記載のパルス発生回路。

（１０）上記第１のチャンネル形式のフィードバック電
界効果素子が上記内部ノードと上記第１の電源と第２の
電源の一方との間にソース・ドレインバスを接続させざ
らに上記出力ノードにゲートを接続させた事を特徴とす
る第１項に記載のパルス発生回路。

（１１）上記第１のチャンネル形式とはＰ型であり、上
記第２のチャンネル形式とはＮ型である事を特徴とする
第１項に記載のパルス発生回路。

（１２）上記第１のチャンネル形式とはＮ型であり、上
記第２のチャンネル形式とはＰ型である事を特徴とする
第１項に記載のパルス発生回路。

（１３）上記トリガ用電界効果素子は、上記最小の電界
効果チャンネル長よりも少なくとも５０％長いチャンネ
ル長を有している事を特徴とする第１項に記載のパルス
発生回路。

（１４）上記第１の検出用電界効果素子は上記最小の電
界効果素子チャンネル長よりも少なくとも５０％良いチ
ャンネル長を有している事を特徴とする第１項に記載の
パルス発生回路。

（１５）　　第１の電源と第２の電源の少なくとも一方
に接続されたトリガ回路と； 上記トリが回路の出力に接続されたＩＩ　ｍ　ｍ！極と
一端を上記第１の電源に接続し他端を出力ノードに接続
したソース・ドレインバスとを有する、第１のチャンネ
ル形式の負荷トランジスタと：さらに 上記トリガ回路の出力に接続された制ｍｖｇ極と一端を
上記第２の電源に接続し他端を上記出力ノードに接続し
たソース・ドレインバスとを有する、第２のチャンネル
形式の検出用トランジスタ；とから構成されるパワーア
ップ検出用の回路において、 上記負荷トランジスタのチャンネルの幅対長さの比を、
上記負荷トランジスタが、上記第１と第２の電源間の電
圧差が小さいパワーアップ過渡期の初期において、上記
検出用のトランジスタよりもかなり大きなＩＩ　Ｌきい
値電流を有するように、上記検出用トランジスタのチャ
ンネルの幅対長さの比よりも大きくなるように選択した
事を特徴とする回路。

（１６）　　第１のコンデンサがその一端で上記出力ノ
ードに接続され、他端で上記第１の電源に接続されてい
ることを特徴とする第１５項に記載の回路。

（１１）第１のコンデンサがその一端で上記出力ノード
に接続され、他端で上記第１の電源に接続されており、
さらにこの第１のコンデンサは上記出力ノードに接続さ
れた制ｅｒａ極と上記第１の電源に接続されたソースお
よびドレインを有する、上記第１のチャンネル形式のト
ランジスタである事を特徴とする第１５項に記載の回路
。

（１８）上記第１のチャンネル形式のフィードバックト
ランジスタが、上記第１の電源と、上記第１および第２
のトランジスタの少なくとも１個の上記ＩＩＩＩＩｌ電
極間にソース・ドレインパスを接続し、さらに上記出力
ノードに制御電極を接続した事を特徴とする第１５項に
記載の回路。

（１９）上記トリガ回路は、上記第１の電源と上記検出
用トランジスタと上記負荷トランジスタの制ｔＩＩ′ｉ
Ｉｉ極の少なくとも一方との間に接続されたソース・ド
レインパスを有し、上記第２のｗｉ源に接続された制御
電極を有する、上記第１のチャンネル形式のトリガ用ト
ランジスタを含む事を特徴とする、第１５項に記載の回
路。

（２０）　　上記トリガ回路は、上記第１の電源と上記
第１のチャンネル形式のトリガ用トランジスタ間に接続
されたソース・ドレインパスを為する少なくとも１個の
ダイオード接続トランジスタを含み、さらに上記ダイオ
ード接続のトランジスタと上記検出用トランジスタと上
記負荷トランジスタとの少なくとも一方の制御電極間に
接続されたソース・ドレインパスを有し、さらに上記第
２の電源に接続された制御ｌ電極を有する、上記トリガ
用トランジスタを含む事を特徴とする、第１５項に記載
の回路。

（２１）上記トリガ回路は、上記第２の電源と、上記検
出用トランジスタと上記負荷トランジスタとの少なくと
も一方の制御Ｉ電極間に接続されたソース・ドレインパ
スを有し、さらに上記第２の電源に接続された制御ゲー
トを有する、上記第２のチャンネル形式のプルダウント
ランジスタを含む事を特徴とする、第１５項に記載の回
路。

（２２）　　上記トリガ回路は、上記第２の電源と上記
負荷トランジスタと上記検出用トランジスタの少なくと
も一方の制御ゲートとの間に接続された第２のコンデン
サを含む事を特徴とする、第１５項に記載の回路。

（２３）上記トリガ回路は、上記第２の電源と上記負荷
トランジスタと上記検出用トランジスタの少なくとも一
方のＩＩＩ御ゲートとの間に接続された第２のコンデン
サを含み、上記第２のコンデンサは上記第２の電源に接
続されたソースとドレインを有し、さらに上記負荷トラ
ンジスタと上記検出用トランジスタの少なくとも一方の
制御電極に接続された１ｉＩＩＩｌｌ′Ｒ極を有する、
上記第２のチャンネル形式のトランジスタである事を特
徴とする、第１５項に記載の回路。

（２４）　　上記トリガ回路は、上記第１の電源と、上
記負荷および検出用トランジスタの少なくとも一方の制
御電極との間に接続された導体を含む事を特徴とする、
第１５項に記載の回路。

（２５）　　１実施例において、パルス発生回路は、電
源（Ｖｄｄ）と内部ノード（Ｎ）間に接続されたソース
・ドレインパスを為しかつ基準電位のソースに接続され
たゲートを有するトリガ用電界効果素子と、電源および
出力ノード間に接続されたコンデンサ１４ｂと、出力ノ
ード（ＯＵＴ）とｔ！準電位のソース間に接続されたソ
ース・ドレインパスと内部ノード（Ｎ）に接続されたゲ
ートを有する検出用の電界効果素子を含んでいる。選択
的な負荷素子１４ａと、選択的なプルダウン素子１２と
、選択的な第２のコンデンサ１３と、選択的なダイオー
ド接続の素子列１０と、さらに選択的なフィードバック
素子１５も同様に含まれる。素子のチャンネル長は適正
な動作に対して特定される。１実施例では、この回路は
、検出用の電界効果トラ４゜ ンジスタと負荷用の電界効果トランジスタのみを含んで
おり、この検出用トランジスタは負荷トランジスタのチ
ャンネル長よりも実質的に長いチャンネル長を有してい
る。

ここに記載され、請求された回路では、電源電圧が集積
回路のしきい値電圧よりも小さいパワーオン過渡期にお
ける静的な論理ゲートの予期しえない振る舞いから開放
される。特に、この回路は、同時にオン状態となってリ
ニア回路を形成する、静的プルアップパスと静的プルダ
ウンバスの雨音に接続されたノードを持たない。

【図面の簡単な説明】

第１図はトリガ回路を含むパワーアップ回路の一般的な
使用状態を説明するための回路ブロック図、第２図はパ
ワーアップ回路の時間変化を伴う入力および出力電圧を
説明するための図、および第３図はこの発明の１実施例
の回路図である。 １０・・・ダイオード接続の素子列　１２・・・プルダ
ウン素子　１３・・・第２のコンデンサ　１４ａ・・・
負荷索子　１４ｂ・・・コンデンサ　１５フイードバツ
ク素子　Ｖｄｄ・・・電源　Ｎ・・・内部ノード出力ノ
ード　ＴＲ・・・トリガ回路。

Claims (1)

【特許請求の範囲】
1. （１）最小の電界効果素子チャンネル長を取ることが可
   能な技術によつて製造された集積回路に使用されるパル
   ス発生回路であつて、 第１の電源と内部ノード間に接続されたソース・ドレイ
   ンパスと、上記第１の電源と第２の電源の一方に接続さ
   れたゲートと、さらに上記最小の電界効果素子チャンネ
   ル長よりも長いチャンネル長を有し、第１のチャンネル
   形式と第２のチャンネル形式の一方の形式によるトリガ
   用電界効果素子と； 上記第１の電源と出力ノード間の負荷回路と；および 上記出力ノードと上記第２の電源間に接続されたソース
   ・ドレインパスと、上記内部ノードに接続されたゲート
   と、さらに上記最小の電界効果素子チャンネル長よりも
   ながいチャンネル長とを有し、かつ上記第２のチャンネ
   ル形式による第１の検出用電界効果素子；とからなる、
   パルス発生回路。