JPH0917181A - 半導体メモリ装置の定電圧発生回路 - Google Patents
半導体メモリ装置の定電圧発生回路Info
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- JPH0917181A JPH0917181A JP8163080A JP16308096A JPH0917181A JP H0917181 A JPH0917181 A JP H0917181A JP 8163080 A JP8163080 A JP 8163080A JP 16308096 A JP16308096 A JP 16308096A JP H0917181 A JPH0917181 A JP H0917181A
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- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】
【課題】 パワーオン時の定電圧出力速度が速く、ま
た、待機モードなどでの消費電流が抑制される定電圧発
生回路を提供する。 【解決手段】 ＶｃｃとＶｓｓとの間に設けた分圧バイ
アス部によるバイアス電圧に従うプッシュプル動作でノ
ードＮ４から定電圧Ｖｃｃ／２を出力するプッシュプル
出力部と、Ｖｃｃを用いてノードＮ４をプルアップする
プルアップ部２７と、Ｖｃｃの印加でプルアップ部２７
を動作させた後、ノードＮ４の電圧がノードＮ８のプル
アップ制御電圧のレベルへ到達するとプルアップ部２７
の動作を抑止する制御部２９と、を備える。パワーアッ
プ時にはプルアップ部２９によりノードＮ４の高速プル
アップを行うと共に、ノードＮ４の出力電圧が定レベル
となった後はプルアップ部２７及び制御部２９の動作は
停止状態となる。
た、待機モードなどでの消費電流が抑制される定電圧発
生回路を提供する。 【解決手段】 ＶｃｃとＶｓｓとの間に設けた分圧バイ
アス部によるバイアス電圧に従うプッシュプル動作でノ
ードＮ４から定電圧Ｖｃｃ／２を出力するプッシュプル
出力部と、Ｖｃｃを用いてノードＮ４をプルアップする
プルアップ部２７と、Ｖｃｃの印加でプルアップ部２７
を動作させた後、ノードＮ４の電圧がノードＮ８のプル
アップ制御電圧のレベルへ到達するとプルアップ部２７
の動作を抑止する制御部２９と、を備える。パワーアッ
プ時にはプルアップ部２９によりノードＮ４の高速プル
アップを行うと共に、ノードＮ４の出力電圧が定レベル
となった後はプルアップ部２７及び制御部２９の動作は
停止状態となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に使用される定電圧発生回路に関する。
に使用される定電圧発生回路に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化によりトラ
ンジスタサイズが極小化され、これに伴い酸化膜も薄く
なっている。従って素子保護のために、半導体メモリ装
置の高集積化でチップ内動作電圧は低くなる傾向にあ
る。この動作電圧とは、スイッチ動作させるためにチッ
プ内トランジスタへ印加される電圧のことである。例え
ば、４メガＤＲＡＭのときは動作電圧は約５Ｖとされて
いたが、外部供給の電源電圧を降下させてチップ内動作
電圧を供給する定電圧発生回路（内部電源電圧回路）を
採用した１６メガＤＲＡＭになると動作電圧は約３Ｖと
され、６４メガＤＲＡＭでは約２Ｖにまで低くなってい
る。
ンジスタサイズが極小化され、これに伴い酸化膜も薄く
なっている。従って素子保護のために、半導体メモリ装
置の高集積化でチップ内動作電圧は低くなる傾向にあ
る。この動作電圧とは、スイッチ動作させるためにチッ
プ内トランジスタへ印加される電圧のことである。例え
ば、４メガＤＲＡＭのときは動作電圧は約５Ｖとされて
いたが、外部供給の電源電圧を降下させてチップ内動作
電圧を供給する定電圧発生回路（内部電源電圧回路）を
採用した１６メガＤＲＡＭになると動作電圧は約３Ｖと
され、６４メガＤＲＡＭでは約２Ｖにまで低くなってい
る。
【０００３】図１は、現在一般的な定電圧発生回路の構
成を示す。この定電圧発生回路は、分圧バイアス部１０
とプッシュプル出力部２０とに大別される。
成を示す。この定電圧発生回路は、分圧バイアス部１０
とプッシュプル出力部２０とに大別される。
【０００４】分圧バイアス部１０は、電源電圧Ｖccにつ
ないだ抵抗１２と、この抵抗１２に直列接続したダイオ
ード形態のＮＭＯＳトランジスタ１４と、このＮＭＯＳ
トランジスタ１４のソースに直列接続したダイオード形
態のＰＭＯＳトランジスタ１６と、このＰＭＯＳトラン
ジスタ１６のドレインに直列接続して基準電圧Ｖssへつ
ないだ抵抗１８と、から構成されている。
ないだ抵抗１２と、この抵抗１２に直列接続したダイオ
ード形態のＮＭＯＳトランジスタ１４と、このＮＭＯＳ
トランジスタ１４のソースに直列接続したダイオード形
態のＰＭＯＳトランジスタ１６と、このＰＭＯＳトラン
ジスタ１６のドレインに直列接続して基準電圧Ｖssへつ
ないだ抵抗１８と、から構成されている。
【０００５】プッシュプル出力部２０は、ドレインに電
源電圧Ｖccを受けてソースが出力ノードＮ４に接続さ
れ、ゲートが抵抗１２とＮＭＯＳトランジスタ１４との
接続ノードＮ１に接続されたＮＭＯＳトランジスタ２２
と、ソースが出力ノードＮ４に接続されてドレインに基
準電圧Ｖssを受け、ゲートがＰＭＯＳトランジスタ１６
と抵抗１８との接続ノードＮ３に接続されたＰＭＯＳト
ランジスタ２４と、から構成されている。
源電圧Ｖccを受けてソースが出力ノードＮ４に接続さ
れ、ゲートが抵抗１２とＮＭＯＳトランジスタ１４との
接続ノードＮ１に接続されたＮＭＯＳトランジスタ２２
と、ソースが出力ノードＮ４に接続されてドレインに基
準電圧Ｖssを受け、ゲートがＰＭＯＳトランジスタ１６
と抵抗１８との接続ノードＮ３に接続されたＰＭＯＳト
ランジスタ２４と、から構成されている。
【０００６】この定電圧発生回路に外部供給の電源電圧
Ｖccが印加(Power-on)されるときの出力ノードＮ４の初
期電圧は０Ｖである。そして、例えば３Ｖの電源電圧Ｖ
ccが供給されることにより、電源電圧Ｖccと基準電圧Ｖ
ssとの間に直列接続された抵抗１２、ＮＭＯＳトランジ
スタ１４、ＰＭＯＳトランジスタ１６、及び抵抗１８が
電源電圧Ｖccを分圧し、得られた所定レベルのバイアス
電圧がＮＭＯＳトランジスタ２２及びＰＭＯＳトランジ
スタ２４のゲートへ提供され、ＮＭＯＳトランジスタ２
２及びＰＭＯＳトランジスタ２４をプッシュプル動作さ
せる。
Ｖccが印加(Power-on)されるときの出力ノードＮ４の初
期電圧は０Ｖである。そして、例えば３Ｖの電源電圧Ｖ
ccが供給されることにより、電源電圧Ｖccと基準電圧Ｖ
ssとの間に直列接続された抵抗１２、ＮＭＯＳトランジ
スタ１４、ＰＭＯＳトランジスタ１６、及び抵抗１８が
電源電圧Ｖccを分圧し、得られた所定レベルのバイアス
電圧がＮＭＯＳトランジスタ２２及びＰＭＯＳトランジ
スタ２４のゲートへ提供され、ＮＭＯＳトランジスタ２
２及びＰＭＯＳトランジスタ２４をプッシュプル動作さ
せる。
【０００７】即ち、パワーオン初期において、ノードＮ
１の電圧Ｖ１、ノードＮ２の電圧Ｖ２、ノードＮ３の電
圧Ｖ３、ノードＮ４の電圧Ｖ４はそれぞれまず、０．５
Ｖcc＋Ｖtn14、０．５Ｖcc、０．５Ｖcc−Ｖtp16、０Ｖ
のレベルにそれぞれセットアップされる（Ｖtn14はＮＭ
ＯＳトランジスタ１４のしきい値電圧、Ｖtp16はＰＭＯ
Ｓトランジスタ１６のしきい値電圧）。このセットアッ
プ状態からＮＭＯＳトランジスタ２２は、下記式１に示
すような電流ＩＤを流して出力ノードＮ４を駆動する。
式中、βｎ２はＷｎ／Ｌｎ・Ｃox・μeff であり、Ｗｎ
はチャネル幅、Ｌｎはチャネル長を示す。また、ＮＭＯ
Ｓトランジスタ１４とＮＭＯＳトランジスタ２２のしき
い値電圧は同じである。
１の電圧Ｖ１、ノードＮ２の電圧Ｖ２、ノードＮ３の電
圧Ｖ３、ノードＮ４の電圧Ｖ４はそれぞれまず、０．５
Ｖcc＋Ｖtn14、０．５Ｖcc、０．５Ｖcc−Ｖtp16、０Ｖ
のレベルにそれぞれセットアップされる（Ｖtn14はＮＭ
ＯＳトランジスタ１４のしきい値電圧、Ｖtp16はＰＭＯ
Ｓトランジスタ１６のしきい値電圧）。このセットアッ
プ状態からＮＭＯＳトランジスタ２２は、下記式１に示
すような電流ＩＤを流して出力ノードＮ４を駆動する。
式中、βｎ２はＷｎ／Ｌｎ・Ｃox・μeff であり、Ｗｎ
はチャネル幅、Ｌｎはチャネル長を示す。また、ＮＭＯ
Ｓトランジスタ１４とＮＭＯＳトランジスタ２２のしき
い値電圧は同じである。
【数１】 ＩＤ＝（１／２）・βｎ２（Ｖ１−Ｖ４−Ｖtn22)2 ＝（１／２）・βｎ２（０．５Ｖcc−Ｖ４)2
【０００８】従って、出力ノードＮ４の電圧Ｖ４は、ノ
ードＮ１，Ｎ２，Ｎ３の初期電圧セットアップから式１
に従う電流により出力されてＶcc／２まで上昇する。
ードＮ１，Ｎ２，Ｎ３の初期電圧セットアップから式１
に従う電流により出力されてＶcc／２まで上昇する。
【０００９】出力ノードＮ４の電圧Ｖ４がＶcc／２以上
に上昇すると、ゲート−ソース間電圧の減少でＮＭＯＳ
トランジスタ２２がターンオフする一方、ＰＭＯＳトラ
ンジスタ２４がターンオンすることにより、電圧Ｖ４は
降下する。そして、電圧Ｖ４がＶcc／２以下へ降下する
と再度ＮＭＯＳトランジスタ２２のターンオンとなり、
従って出力ノードＮ４の電圧Ｖ４はＶcc／２に保たれ
る。このように、分圧バイアス部１０によるバイアス電
圧に従ってＮＭＯＳトランジスタ２２及びＮＭＯＳトラ
ンジスタ２４がプッシュプル動作し、式１のような駆動
電流ＩＤにより出力ノードＮ４からＶcc／２の定電圧が
出力される。
に上昇すると、ゲート−ソース間電圧の減少でＮＭＯＳ
トランジスタ２２がターンオフする一方、ＰＭＯＳトラ
ンジスタ２４がターンオンすることにより、電圧Ｖ４は
降下する。そして、電圧Ｖ４がＶcc／２以下へ降下する
と再度ＮＭＯＳトランジスタ２２のターンオンとなり、
従って出力ノードＮ４の電圧Ｖ４はＶcc／２に保たれ
る。このように、分圧バイアス部１０によるバイアス電
圧に従ってＮＭＯＳトランジスタ２２及びＮＭＯＳトラ
ンジスタ２４がプッシュプル動作し、式１のような駆動
電流ＩＤにより出力ノードＮ４からＶcc／２の定電圧が
出力される。
【００１０】しかし、図１の定電圧発生回路では、出力
ノードＮ４の電圧Ｖ４が設定レベルへ上昇するにつれ
て、ノードＮ１のバイアス電圧Ｖ１によるＮＭＯＳトラ
ンジスタ２２のゲート−ソース間電圧Ｖ１−Ｖ４が小さ
くなるため、出力ノードＮ４の駆動電流ＩＤは少量とな
る。その結果、定電圧Ｖcc／２へのプルアップ速度が遅
くて安定性が悪い、また、パワーオン時において定電圧
Ｖcc／２を出力するまでの出力速度が遅くなるという短
所がある。
ノードＮ４の電圧Ｖ４が設定レベルへ上昇するにつれ
て、ノードＮ１のバイアス電圧Ｖ１によるＮＭＯＳトラ
ンジスタ２２のゲート−ソース間電圧Ｖ１−Ｖ４が小さ
くなるため、出力ノードＮ４の駆動電流ＩＤは少量とな
る。その結果、定電圧Ｖcc／２へのプルアップ速度が遅
くて安定性が悪い、また、パワーオン時において定電圧
Ｖcc／２を出力するまでの出力速度が遅くなるという短
所がある。
【００１１】図２に示す定電圧発生回路は、図１に示し
た定電圧発生回路の分圧バイアス部１０を改良したもの
である。即ち、分圧バイアス部１１は、抵抗１２に変え
てゲートを出力ノードＮ４へ接続したＰＭＯＳトランジ
スタ１３を設け、また、抵抗１８に変えてゲートを出力
ノードＮ４へ接続したＮＭＯＳトランジスタ１７を設け
てある。これにより、出力ノードＮ４の電圧Ｖ４が低く
なるときの駆動電流ＩＤを多くすることができ、図１の
回路よりは安定性が改善されている。しかしながら、パ
ワーオン時に各ノードＮ１，Ｎ２，Ｎ３に設定される各
電圧は図１の回路の場合と同じであり、電圧Ｖ４が設定
レベルへ上昇するにつれて駆動電流ＩＤが少量となって
いくことに変わりなく、従ってパワーオン時の定電圧Ｖ
cc／２の出力速度は改善されないままである。
た定電圧発生回路の分圧バイアス部１０を改良したもの
である。即ち、分圧バイアス部１１は、抵抗１２に変え
てゲートを出力ノードＮ４へ接続したＰＭＯＳトランジ
スタ１３を設け、また、抵抗１８に変えてゲートを出力
ノードＮ４へ接続したＮＭＯＳトランジスタ１７を設け
てある。これにより、出力ノードＮ４の電圧Ｖ４が低く
なるときの駆動電流ＩＤを多くすることができ、図１の
回路よりは安定性が改善されている。しかしながら、パ
ワーオン時に各ノードＮ１，Ｎ２，Ｎ３に設定される各
電圧は図１の回路の場合と同じであり、電圧Ｖ４が設定
レベルへ上昇するにつれて駆動電流ＩＤが少量となって
いくことに変わりなく、従ってパワーオン時の定電圧Ｖ
cc／２の出力速度は改善されないままである。
【００１２】これら図１及び図２に示す他にも最近で
は、Y. Nakagome 等によって発表された"1990 Synposiu
m on VLSI Circuits" のページ17〜18の論文"A. 1.5V C
ircuitTechnology for 64Mb DRAM"に、より低電圧向き
の定電圧発生回路が提示されている。この定電圧発生回
路は、カレントミラー増幅器と３ステートバッファ(Tri
-state buffer)を利用して応答速度を良くしたものであ
る。しかし、この定電圧発生回路でもパワーオン初期時
の定電圧の出力速度は改善されず、また、３ステートバ
ッファを利用して出力ノードを駆動する方法は、３ステ
ートバッファに直流電流が流れるため半導体メモリ装置
の待機モードにおける電流消費が多くなる、更に、３ス
テートバッファの待機モードでの電流は半導体メモリ装
置の工程変化に敏感に反応して歩留りの低下を招くとい
う一面をもつ。
は、Y. Nakagome 等によって発表された"1990 Synposiu
m on VLSI Circuits" のページ17〜18の論文"A. 1.5V C
ircuitTechnology for 64Mb DRAM"に、より低電圧向き
の定電圧発生回路が提示されている。この定電圧発生回
路は、カレントミラー増幅器と３ステートバッファ(Tri
-state buffer)を利用して応答速度を良くしたものであ
る。しかし、この定電圧発生回路でもパワーオン初期時
の定電圧の出力速度は改善されず、また、３ステートバ
ッファを利用して出力ノードを駆動する方法は、３ステ
ートバッファに直流電流が流れるため半導体メモリ装置
の待機モードにおける電流消費が多くなる、更に、３ス
テートバッファの待機モードでの電流は半導体メモリ装
置の工程変化に敏感に反応して歩留りの低下を招くとい
う一面をもつ。
【００１３】
【発明が解決しようとする課題】以上の従来技術に鑑み
て本発明の目的は、パワーオン時の定電圧出力速度が速
く、また、待機モードなどでの消費電流が抑制される定
電圧発生回路を提供することにある。
て本発明の目的は、パワーオン時の定電圧出力速度が速
く、また、待機モードなどでの消費電流が抑制される定
電圧発生回路を提供することにある。
【００１４】
【課題を解決するための手段】この目的のために本発明
は、電源電圧と基準電圧との間に設けられた分圧バイア
ス部と、この分圧バイアス部によるバイアス電圧に従う
プッシュプル動作により電源電圧から所定レベルの定電
圧を出力するプッシュプル出力部と、を有してなる半導
体メモリ装置の定電圧発生回路において、電源電圧を用
いて前記プッシュプル出力部の出力端をプルアップする
プルアップ部と、電源電圧の印加で前記プルアップ部を
動作させた後、前記プッシュプル出力部の出力端電圧が
所定のプルアップ制御電圧のレベルへ到達すると前記プ
ルアップ部の動作を抑止する制御部と、を備えることを
特徴とする。
は、電源電圧と基準電圧との間に設けられた分圧バイア
ス部と、この分圧バイアス部によるバイアス電圧に従う
プッシュプル動作により電源電圧から所定レベルの定電
圧を出力するプッシュプル出力部と、を有してなる半導
体メモリ装置の定電圧発生回路において、電源電圧を用
いて前記プッシュプル出力部の出力端をプルアップする
プルアップ部と、電源電圧の印加で前記プルアップ部を
動作させた後、前記プッシュプル出力部の出力端電圧が
所定のプルアップ制御電圧のレベルへ到達すると前記プ
ルアップ部の動作を抑止する制御部と、を備えることを
特徴とする。
【００１５】この構成における制御部は、電源電圧の印
加でプルアップ制御電圧を発生するプルアップ制御電圧
発生器と、該プルアップ制御電圧とプッシュプル出力部
の出力端の電圧とを比較してレベル検出信号を出力する
比較器と、電源電圧の印加でプルアップ部を動作させた
後に前記レベル検出信号に従って前記プルアップ部の動
作を抑止するプルアップ制御器と、から構成したものと
するとよい。また、プルアップ部は、電源電圧とプッシ
ュプル出力部の出力端との間に設けられ、制御部のプル
アップ制御器によりゲート制御されるＰＭＯＳトランジ
スタから構成したものとすることができる。
加でプルアップ制御電圧を発生するプルアップ制御電圧
発生器と、該プルアップ制御電圧とプッシュプル出力部
の出力端の電圧とを比較してレベル検出信号を出力する
比較器と、電源電圧の印加でプルアップ部を動作させた
後に前記レベル検出信号に従って前記プルアップ部の動
作を抑止するプルアップ制御器と、から構成したものと
するとよい。また、プルアップ部は、電源電圧とプッシ
ュプル出力部の出力端との間に設けられ、制御部のプル
アップ制御器によりゲート制御されるＰＭＯＳトランジ
スタから構成したものとすることができる。
【００１６】更に制御部のプルアップ制御器は、電源電
圧の印加でセットされてプルアップ部を動作させ、比較
器から出力されるレベル検出信号に従いリセットされて
前記プルアップ部の動作を抑止するフリップフロップか
ら構成するとよい。この場合のフリップフロップは、電
源電圧の立ち上がりを感知して発生される感知信号と比
較器から出力されるレベル検出信号とを入力とするＲＳ
フリップフロップとすることができる。
圧の印加でセットされてプルアップ部を動作させ、比較
器から出力されるレベル検出信号に従いリセットされて
前記プルアップ部の動作を抑止するフリップフロップか
ら構成するとよい。この場合のフリップフロップは、電
源電圧の立ち上がりを感知して発生される感知信号と比
較器から出力されるレベル検出信号とを入力とするＲＳ
フリップフロップとすることができる。
【００１７】また、このときの制御部のプルアップ制御
電圧発生器は、電源電圧から直列接続されてプルアップ
制御電圧を発生する分圧手段と、プルアップ制御器の出
力に従いオンオフして前記分圧手段の動作を制御するス
イッチ手段と、から構成するとよく、制御部の比較器
は、プルアップ制御器の出力により動作制御されるもの
としておくとよい。このような制御部の比較器は、その
シンク電流端子と基準電圧との間に設けられてプルアッ
プ制御器の出力に従いオンオフするスイッチ手段により
動作制御されるものとすることができる。
電圧発生器は、電源電圧から直列接続されてプルアップ
制御電圧を発生する分圧手段と、プルアップ制御器の出
力に従いオンオフして前記分圧手段の動作を制御するス
イッチ手段と、から構成するとよく、制御部の比較器
は、プルアップ制御器の出力により動作制御されるもの
としておくとよい。このような制御部の比較器は、その
シンク電流端子と基準電圧との間に設けられてプルアッ
プ制御器の出力に従いオンオフするスイッチ手段により
動作制御されるものとすることができる。
【００１８】或いは、本発明によれば、電源電圧と基準
電圧との間に設けた分圧バイアス部と、この分圧バイア
ス部の出力に従うプッシュプル動作により電源電圧から
所定レベルの定電圧を出力するプッシュプル出力部と、
このプッシュプル出力部の出力端と電源電圧との間に設
けたプルアップトランジスタと、電源電圧の立ち上がり
に際して前記プルアップトランジスタをオンさせる制御
部と、を備えることを特徴とした半導体メモリ装置の定
電圧発生回路が提供される。
電圧との間に設けた分圧バイアス部と、この分圧バイア
ス部の出力に従うプッシュプル動作により電源電圧から
所定レベルの定電圧を出力するプッシュプル出力部と、
このプッシュプル出力部の出力端と電源電圧との間に設
けたプルアップトランジスタと、電源電圧の立ち上がり
に際して前記プルアップトランジスタをオンさせる制御
部と、を備えることを特徴とした半導体メモリ装置の定
電圧発生回路が提供される。
【００１９】上記本発明の定電圧発生回路は、電源電圧
の印加に応答してその立ち上がり時に、プッシュプル部
の定電圧出力端（出力ノード）の電圧が所定のプルアッ
プ制御電圧のレベルに達するまで電源電圧を定電圧出力
端へ流してプルアップするプルアップ部（プルアップト
ランジスタ）を、プッシュプル出力部に加えて設けてあ
る。このパワーアップ初期の電源電圧を用いたプルアッ
プ部の動作により、従来より迅速に定電圧のレベルを上
昇させることが可能となり、定電圧出力速度が高速化さ
れる。この初期プルアップ動作により定電圧出力端の電
圧がプルアップ制御電圧のレベルへ達した後は、プルア
ップ部によるプルアップ動作は終了され、分圧バイアス
部とプッシュプル出力部との動作で一定レベルの定電圧
が出力される。
の印加に応答してその立ち上がり時に、プッシュプル部
の定電圧出力端（出力ノード）の電圧が所定のプルアッ
プ制御電圧のレベルに達するまで電源電圧を定電圧出力
端へ流してプルアップするプルアップ部（プルアップト
ランジスタ）を、プッシュプル出力部に加えて設けてあ
る。このパワーアップ初期の電源電圧を用いたプルアッ
プ部の動作により、従来より迅速に定電圧のレベルを上
昇させることが可能となり、定電圧出力速度が高速化さ
れる。この初期プルアップ動作により定電圧出力端の電
圧がプルアップ制御電圧のレベルへ達した後は、プルア
ップ部によるプルアップ動作は終了され、分圧バイアス
部とプッシュプル出力部との動作で一定レベルの定電圧
が出力される。
【００２０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、図中の共通部分
には同じ符号を付して説明する。
付図面を参照して詳細に説明する。尚、図中の共通部分
には同じ符号を付して説明する。
【００２１】図３は、本発明による定電圧発生回路の実
施形態を示す回路図であり、この回路の動作タイミング
を図４の波形図に示す。
施形態を示す回路図であり、この回路の動作タイミング
を図４の波形図に示す。
【００２２】この定電圧発生回路に供給される電源電圧
Ｖccは、定電圧発生部２５、プルアップ部２７、及び制
御部２９に入力される。図４に示すように、電源電圧Ｖ
ccがパワーオンで供給され始めると、図２同様の分圧バ
イアス部及びプッシュプル出力部を備えた定電圧発生部
２５内の定電圧出力ノードＮ４の電圧は０Ｖから徐々に
プルアップされる。
Ｖccは、定電圧発生部２５、プルアップ部２７、及び制
御部２９に入力される。図４に示すように、電源電圧Ｖ
ccがパワーオンで供給され始めると、図２同様の分圧バ
イアス部及びプッシュプル出力部を備えた定電圧発生部
２５内の定電圧出力ノードＮ４の電圧は０Ｖから徐々に
プルアップされる。
【００２３】制御部２９は、２つのＮＡＮＤゲート３
０，３１によるＲＳフリップフロップの構成としたプル
アップ制御器をもつ。即ち、ＮＡＮＤゲート３１の出力
ノードＮ５はＮＡＮＤゲート３０の一入力となり、ＮＡ
ＮＤゲート３０の他の入力は感知信号Ｖcch である。Ｎ
ＡＮＤゲート３０の出力ノードＮ６はＮＡＮＤゲート３
１の一入力となり、ＮＡＮＤゲート３１の他の入力はノ
ードＮ７のレベル検出信号である。従って、これらＮＡ
ＮＤゲート３０，３１により、ノードＮ７のレベル検出
信号と感知信号Ｖcch との論理レベルに従ってセット／
リセットされるＲＳフリップフロップが構成されてい
る。
０，３１によるＲＳフリップフロップの構成としたプル
アップ制御器をもつ。即ち、ＮＡＮＤゲート３１の出力
ノードＮ５はＮＡＮＤゲート３０の一入力となり、ＮＡ
ＮＤゲート３０の他の入力は感知信号Ｖcch である。Ｎ
ＡＮＤゲート３０の出力ノードＮ６はＮＡＮＤゲート３
１の一入力となり、ＮＡＮＤゲート３１の他の入力はノ
ードＮ７のレベル検出信号である。従って、これらＮＡ
ＮＤゲート３０，３１により、ノードＮ７のレベル検出
信号と感知信号Ｖcch との論理レベルに従ってセット／
リセットされるＲＳフリップフロップが構成されてい
る。
【００２４】このＲＳフリップフロップは、パワーアッ
プによる電源電圧Ｖccの印加時にＮＡＮＤゲート３１の
出力ノードＮ５の電圧が論理“ロウ”にセットされる。
即ち、電源電圧Ｖccが回路動作に必要なレベルに立ち上
がるとこれを感知して感知回路（図５）から発生される
感知信号Ｖcch は、電源電圧Ｖccの立ち上がりに際し論
理“ロウ”にあるので、最初にＮＡＮＤゲート３０の出
力ノードＮ６は論理“ハイ”に設定される。一方、これ
による制御スイッチＮＭＯＳトランジスタ３８，４０の
オンで比較器３６及びプルアップ制御電圧発生器３２，
３４はエネーブル状態にあり、ノードＮ４の定電圧が低
いうちは、比較器３６から論理“ロウ”が出力される。
従ってノードＮ７の電圧は論理“ハイ”に維持され、Ｎ
ＡＮＤゲート３１の出力ノードＮ５は論理“ロウ”にセ
ットされる。このノードＮ５の論理“ロウ”がＮＡＮＤ
ゲート３０へ入力されるので、ノードＮ６は論理“ハ
イ”を維持することになる。
プによる電源電圧Ｖccの印加時にＮＡＮＤゲート３１の
出力ノードＮ５の電圧が論理“ロウ”にセットされる。
即ち、電源電圧Ｖccが回路動作に必要なレベルに立ち上
がるとこれを感知して感知回路（図５）から発生される
感知信号Ｖcch は、電源電圧Ｖccの立ち上がりに際し論
理“ロウ”にあるので、最初にＮＡＮＤゲート３０の出
力ノードＮ６は論理“ハイ”に設定される。一方、これ
による制御スイッチＮＭＯＳトランジスタ３８，４０の
オンで比較器３６及びプルアップ制御電圧発生器３２，
３４はエネーブル状態にあり、ノードＮ４の定電圧が低
いうちは、比較器３６から論理“ロウ”が出力される。
従ってノードＮ７の電圧は論理“ハイ”に維持され、Ｎ
ＡＮＤゲート３１の出力ノードＮ５は論理“ロウ”にセ
ットされる。このノードＮ５の論理“ロウ”がＮＡＮＤ
ゲート３０へ入力されるので、ノードＮ６は論理“ハ
イ”を維持することになる。
【００２５】このパワーアップ初期のノードＮ５の論理
“ロウ”セットに従って、電源電圧Ｖccの印加時には、
プルアップ部２７のＰＭＯＳトランジスタ２３がターン
オンすることになる。これにより、定電圧発生部２５内
の出力ノードＮ４の電圧は、電源電圧Ｖccを用いて高速
プルアップされる。
“ロウ”セットに従って、電源電圧Ｖccの印加時には、
プルアップ部２７のＰＭＯＳトランジスタ２３がターン
オンすることになる。これにより、定電圧発生部２５内
の出力ノードＮ４の電圧は、電源電圧Ｖccを用いて高速
プルアップされる。
【００２６】ＮＭＯＳトランジスタ３８のドレインは比
較器３６のシンク電流端子(Sink Current Terminal) に
接続され、そのソースは基準電圧Ｖssへつながれてい
る。また、プルアップ制御電圧発生器は、ソースに電源
電圧Ｖccを受けると共にゲートに基準電圧Ｖssを受け、
ドレインがノードＮ８に接続されたＰＭＯＳトランジス
タ３２と、ドレインがノードＮ８に接続されると共にソ
ースがＮＭＯＳトランジスタ４０のドレインに接続さ
れ、ゲートに電源電圧Ｖccを受けるＮＭＯＳトランジス
タ３４と、の２つの直列接続した分圧手段で構成され
る。
較器３６のシンク電流端子(Sink Current Terminal) に
接続され、そのソースは基準電圧Ｖssへつながれてい
る。また、プルアップ制御電圧発生器は、ソースに電源
電圧Ｖccを受けると共にゲートに基準電圧Ｖssを受け、
ドレインがノードＮ８に接続されたＰＭＯＳトランジス
タ３２と、ドレインがノードＮ８に接続されると共にソ
ースがＮＭＯＳトランジスタ４０のドレインに接続さ
れ、ゲートに電源電圧Ｖccを受けるＮＭＯＳトランジス
タ３４と、の２つの直列接続した分圧手段で構成され
る。
【００２７】プルアップ制御電圧発生器３２，３４は、
ＮＭＯＳトランジスタ４０のターンオンで電源電圧Ｖcc
から基準電圧Ｖssへの電流パスが形成され、ＰＭＯＳト
ランジスタ３２及びＮＭＯＳトランジスタ３４の各チャ
ネル寸法比により決定される抵抗比に従うプルアップ制
御電圧をノードＮ８から出力する。但しこれは、単なる
抵抗を用いた分圧手段を利用して発生することもでき
る。このノードＮ８のプルアップ制御電圧は、ノードＮ
４の電圧と比較するため、比較器３６の反転端子に入力
される。
ＮＭＯＳトランジスタ４０のターンオンで電源電圧Ｖcc
から基準電圧Ｖssへの電流パスが形成され、ＰＭＯＳト
ランジスタ３２及びＮＭＯＳトランジスタ３４の各チャ
ネル寸法比により決定される抵抗比に従うプルアップ制
御電圧をノードＮ８から出力する。但しこれは、単なる
抵抗を用いた分圧手段を利用して発生することもでき
る。このノードＮ８のプルアップ制御電圧は、ノードＮ
４の電圧と比較するため、比較器３６の反転端子に入力
される。
【００２８】比較器３６は、ノードＮ４の電圧を非反転
端子に入力し、ノードＮ８のプルアップ制御電圧との比
較結果を出力する。パワーオン初期時にはノードＮ４の
電圧がノードＮ８のプルアップ制御電圧より低いので、
比較器３６は論理“ロウ”信号を出力し、これがラッチ
構造のインバータ４２，４４によりラッチされて論理
“ハイ”のレベル検出信号がＮＡＮＤゲート３１へ入力
される。
端子に入力し、ノードＮ８のプルアップ制御電圧との比
較結果を出力する。パワーオン初期時にはノードＮ４の
電圧がノードＮ８のプルアップ制御電圧より低いので、
比較器３６は論理“ロウ”信号を出力し、これがラッチ
構造のインバータ４２，４４によりラッチされて論理
“ハイ”のレベル検出信号がＮＡＮＤゲート３１へ入力
される。
【００２９】定電圧発生部２５及びプルアップ部２７に
よるプルアップでノードＮ４の電圧がノードＮ８のプル
アップ制御電圧に達すると、比較器３６の出力は論理
“ハイ”へ遷移する。すると、インバータ４４の反転に
よりノードＮ７のレベル検出信号が論理“ロウ”にラッ
チされ、これに従いＮＡＮＤゲート３１の出力ノードＮ
５は電源電圧Ｖccレベルの論理“ハイ”にリセットされ
る。また、このときには感知信号Ｖcch が論理“ハイ”
となっているので、ＮＡＮＤゲート３０の両入力が論理
“ハイ”になり、出力ノードＮ６は論理“ロウ”へ遷移
する。
よるプルアップでノードＮ４の電圧がノードＮ８のプル
アップ制御電圧に達すると、比較器３６の出力は論理
“ハイ”へ遷移する。すると、インバータ４４の反転に
よりノードＮ７のレベル検出信号が論理“ロウ”にラッ
チされ、これに従いＮＡＮＤゲート３１の出力ノードＮ
５は電源電圧Ｖccレベルの論理“ハイ”にリセットされ
る。また、このときには感知信号Ｖcch が論理“ハイ”
となっているので、ＮＡＮＤゲート３０の両入力が論理
“ハイ”になり、出力ノードＮ６は論理“ロウ”へ遷移
する。
【００３０】ノードＮ５の論理“ハイ”により、プルア
ップ部２７内のＰＭＯＳトランジスタ２３がターンオフ
し、該プルアップ部２７によるノードＮ４のプルアップ
動作は中止される。一方、ＮＡＮＤゲート３０の出力ノ
ードＮ６の論理“ロウ”遷移に伴いＮＭＯＳトランジス
タ３８，４０はターンオフし、プルアップ制御電圧発生
器３２，３４及び比較器３６がディスエーブルされる。
この後は、ノードＮ６が論理“ロウ”を維持するので、
これらによる電流消費はなくなる。つまり、電源電圧Ｖ
ccの低下で感知信号Ｖcch が論理“ロウ”へ落ちない限
りＲＳフリップフロップのリセットは解除されず、不要
な電流消費は極力避けられ、待機モードなどでの消費電
流は抑止される。
ップ部２７内のＰＭＯＳトランジスタ２３がターンオフ
し、該プルアップ部２７によるノードＮ４のプルアップ
動作は中止される。一方、ＮＡＮＤゲート３０の出力ノ
ードＮ６の論理“ロウ”遷移に伴いＮＭＯＳトランジス
タ３８，４０はターンオフし、プルアップ制御電圧発生
器３２，３４及び比較器３６がディスエーブルされる。
この後は、ノードＮ６が論理“ロウ”を維持するので、
これらによる電流消費はなくなる。つまり、電源電圧Ｖ
ccの低下で感知信号Ｖcch が論理“ロウ”へ落ちない限
りＲＳフリップフロップのリセットは解除されず、不要
な電流消費は極力避けられ、待機モードなどでの消費電
流は抑止される。
【００３１】図５は、電源電圧Ｖccの十分な立ち上がり
を感知して感知信号Ｖcch を発生する感知回路の例で、
ＰＭＯＳトランジスタ６０、キャパシタ５４、抵抗５
６、ＮＭＯＳトランジスタ５８、インバータ５０，５２
からなる一般的な構成である。この回路に電源電圧Ｖcc
が印加されると、ノードＮ９の電圧は、キャパシタ５４
及び抵抗５６で決まる遅延時間分遅れて電源電圧Ｖccが
十分立ち上がってから論理“ハイ”になり、インバータ
５２から感知信号Ｖcch が出力される。
を感知して感知信号Ｖcch を発生する感知回路の例で、
ＰＭＯＳトランジスタ６０、キャパシタ５４、抵抗５
６、ＮＭＯＳトランジスタ５８、インバータ５０，５２
からなる一般的な構成である。この回路に電源電圧Ｖcc
が印加されると、ノードＮ９の電圧は、キャパシタ５４
及び抵抗５６で決まる遅延時間分遅れて電源電圧Ｖccが
十分立ち上がってから論理“ハイ”になり、インバータ
５２から感知信号Ｖcch が出力される。
【００３２】
【発明の効果】本発明による定電圧発生回路は、パワー
オン時には制御部の制御によりプルアップ部（プルアッ
プトランジスタ）が動作して電源電圧を用いた定電圧出
力端のプルアップを行うことで、定電圧を短時間のうち
に所望のレベルまで上昇させることができ、従来に比べ
定電圧（内部電源電圧）の立ち上がりが非常に速い。加
えて、定電圧が所望のレベルまで上昇した後は制御部及
びプルアップ部の動作が抑止状態となるので、待機モー
ドなどでの消費電流が大幅に抑えられる。
オン時には制御部の制御によりプルアップ部（プルアッ
プトランジスタ）が動作して電源電圧を用いた定電圧出
力端のプルアップを行うことで、定電圧を短時間のうち
に所望のレベルまで上昇させることができ、従来に比べ
定電圧（内部電源電圧）の立ち上がりが非常に速い。加
えて、定電圧が所望のレベルまで上昇した後は制御部及
びプルアップ部の動作が抑止状態となるので、待機モー
ドなどでの消費電流が大幅に抑えられる。
【図１】従来の定電圧発生回路を示す回路図。
【図２】従来の他の定電圧発生回路を示す回路図。
【図３】本発明による定電圧発生回路を示す回路図。
【図４】図３に示した回路の動作タイミングを示す信号
波形図。
波形図。
【図５】感知信号Ｖcch を発生する感知回路の回路図。
２５ 定電圧発生部（分圧バイアス部、プッシュプル出
力部） ２７ プルアップ部 ２９ 制御部
力部） ２７ プルアップ部 ２９ 制御部
Claims (9)
- 【請求項１】 電源電圧と基準電圧との間に設けられた
分圧バイアス部と、この分圧バイアス部によるバイアス
電圧に従うプッシュプル動作により電源電圧から所定レ
ベルの定電圧を出力するプッシュプル出力部と、を有し
てなる半導体メモリ装置の定電圧発生回路において、 電源電圧を用いて前記プッシュプル出力部の出力端をプ
ルアップするプルアップ部と、電源電圧の印加で前記プ
ルアップ部を動作させた後、前記プッシュプル出力部の
出力端電圧が所定のプルアップ制御電圧のレベルへ到達
すると前記プルアップ部の動作を抑止する制御部と、を
備えることを特徴とする定電圧発生回路。 - 【請求項２】 制御部は、電源電圧の印加でプルアップ
制御電圧を発生するプルアップ制御電圧発生器と、該プ
ルアップ制御電圧とプッシュプル出力部の出力端電圧と
を比較してレベル検出信号を出力する比較器と、電源電
圧の印加でプルアップ部を動作させた後に前記レベル検
出信号に従って前記プルアップ部の動作を抑止するプル
アップ制御器と、から構成される請求項１記載の定電圧
発生回路。 - 【請求項３】 プルアップ部は、電源電圧とプッシュプ
ル出力部の出力端との間に設けられ、制御部のプルアッ
プ制御器によりゲート制御されるＰＭＯＳトランジスタ
から構成される請求項２記載の定電圧発生回路。 - 【請求項４】 制御部のプルアップ制御器は、電源電圧
の印加でセットされてプルアップ部を動作させ、比較器
から出力されるレベル検出信号に従いリセットされて前
記プルアップ部の動作を抑止するフリップフロップから
構成される請求項２又は請求項３記載の定電圧発生回
路。 - 【請求項５】 フリップフロップが、電源電圧の立ち上
がりを感知して発生される感知信号と比較器から出力さ
れるレベル検出信号とを入力とするＲＳフリップフロッ
プである請求項４記載の定電圧発生回路。 - 【請求項６】 制御部のプルアップ制御電圧発生器は、
電源電圧から直列接続されてプルアップ制御電圧を発生
する分圧手段と、プルアップ制御器の出力に従いオンオ
フして前記分圧手段の動作を制御するスイッチ手段と、
から構成される請求項２〜５のいずれか１項に記載の定
電圧発生回路。 - 【請求項７】 制御部の比較器は、プルアップ制御器の
出力により動作制御される請求項２〜６のいずれか１項
に記載の定電圧発生回路。 - 【請求項８】 制御部の比較器は、そのシンク電流端子
と基準電圧との間に設けられてプルアップ制御器の出力
に従いオンオフするスイッチ手段により動作制御される
請求項７記載の定電圧発生回路。 - 【請求項９】 電源電圧と基準電圧との間に設けた分圧
バイアス部と、この分圧バイアス部の出力に従うプッシ
ュプル動作により電源電圧から所定レベルの定電圧を出
力するプッシュプル出力部と、このプッシュプル出力部
の出力端と電源電圧との間に設けたプルアップトランジ
スタと、電源電圧の立ち上がりに際して前記プルアップ
トランジスタをオンさせる制御部と、を備えることを特
徴とする半導体メモリ装置の定電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950017364A KR0142970B1 (ko) | 1995-06-24 | 1995-06-24 | 반도체 메모리 장치의 기준전압 발생회로 |
| KR1995P17364 | 1995-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917181A true JPH0917181A (ja) | 1997-01-17 |
| JP3792788B2 JP3792788B2 (ja) | 2006-07-05 |
Family
ID=19418235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16308096A Expired - Fee Related JP3792788B2 (ja) | 1995-06-24 | 1996-06-24 | 半導体メモリ装置の定電圧発生回路 |
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| Country | Link |
|---|---|
| US (1) | US5703475A (ja) |
| JP (1) | JP3792788B2 (ja) |
| KR (1) | KR0142970B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031780A (en) * | 1998-03-24 | 2000-02-29 | Ricoh Company, Ltd. | Semiconductor memory device |
| JP2002026260A (ja) * | 2000-07-04 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置 |
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|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| JP3626521B2 (ja) * | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| US5796673A (en) | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
| EP0840193B1 (en) * | 1996-11-04 | 2002-05-02 | STMicroelectronics S.r.l. | Band-gap reference voltage generator |
| US5936447A (en) * | 1997-01-02 | 1999-08-10 | Texas Instruments Incorporated | Power-up input bias circuit and method |
| JP3022815B2 (ja) * | 1997-07-24 | 2000-03-21 | 日本電気アイシーマイコンシステム株式会社 | 中間電位生成回路 |
| US5959444A (en) * | 1997-12-12 | 1999-09-28 | Micron Technology, Inc. | MOS transistor circuit and method for biasing a voltage generator |
| KR100266650B1 (ko) * | 1997-12-27 | 2000-09-15 | 김영환 | 반도체 소자의 내부전압 발생회로 |
| JP4557342B2 (ja) * | 2000-01-13 | 2010-10-06 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP3578043B2 (ja) * | 2000-04-14 | 2004-10-20 | 松下電器産業株式会社 | 電源電圧検出回路 |
| KR100359854B1 (ko) * | 2000-09-05 | 2002-11-07 | 주식회사 하이닉스반도체 | 센스 앰프 |
| JP2003005850A (ja) * | 2001-06-26 | 2003-01-08 | Sanyo Electric Co Ltd | 基準電位発生回路 |
| US6791892B2 (en) * | 2001-07-18 | 2004-09-14 | Samsung Electronics Co., Ltd. | Method of generating an initializing signal during power-up of semiconductor memory device |
| US6901018B2 (en) * | 2001-07-18 | 2005-05-31 | Samsung Electronics Co, Ltd. | Method of generating initializing signal in semiconductor memory device |
| ITRM20010521A1 (it) * | 2001-08-30 | 2003-02-28 | Micron Technology Inc | Sorgente di bassa tensione di riferimento ad inseguimento a potenza ultra bassa. |
| US6844711B1 (en) | 2003-04-15 | 2005-01-18 | Marvell International Ltd. | Low power and high accuracy band gap voltage circuit |
| JP4837519B2 (ja) * | 2006-10-16 | 2011-12-14 | 株式会社 日立ディスプレイズ | 表示装置の駆動回路 |
| KR100902053B1 (ko) * | 2007-10-09 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 기준 전압 발생회로 |
| CN111290461B (zh) * | 2020-03-09 | 2022-03-08 | 上海华虹宏力半导体制造有限公司 | 电压调整器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342926A (en) * | 1980-11-17 | 1982-08-03 | Motorola, Inc. | Bias current reference circuit |
| US5109187A (en) * | 1990-09-28 | 1992-04-28 | Intel Corporation | CMOS voltage reference |
| US5404096A (en) * | 1993-06-17 | 1995-04-04 | Texas Instruments Incorporated | Switchable, uninterruptible reference generator with low bias current |
| US5453679A (en) * | 1994-05-12 | 1995-09-26 | National Semiconductor Corporation | Bandgap voltage and current generator circuit for generating constant reference voltage independent of supply voltage, temperature and semiconductor processing |
-
1995
- 1995-06-24 KR KR1019950017364A patent/KR0142970B1/ko not_active IP Right Cessation
-
1996
- 1996-06-24 US US08/671,145 patent/US5703475A/en not_active Expired - Lifetime
- 1996-06-24 JP JP16308096A patent/JP3792788B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| JP3792788B2 (ja) | 2006-07-05 |
| KR970003191A (ko) | 1997-01-28 |
| US5703475A (en) | 1997-12-30 |
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