JPH08511136A - 電圧変換及び過電圧保護 - Google Patents

Abstract

(57)【要約】 より低い電圧をより高い電圧に、例えば、３．３Ｖ電圧から５．０Ｖ電圧に変換する電圧変換器が提供される。３．３Ｖ電圧は、ＮＭＯＳトランジスタ（１３０）のソース／ドレイン端子Ｎ１上で受信される。トランジスタのゲートは３．３Ｖにある。トランジスタ（１３０）の他のソース／ドレイン端子Ｎ２は、５．０Ｖにより電源供給されるＣＭＯＳインバータ（１３８）の入力に接続される。インバータ出力は、５．０Ｖと端子Ｎ２間に接続される、ＰＭＯＳトランジスタのゲートに接続される。ＰＭＯＳトランジスタは、端子Ｎ１が３．３Ｖにある場合、端子Ｎ２を５．０Ｖに引く。同一のトランジスタは、インバータが３．３Ｖにより電源供給され、ＰＭＯＳトランジスタが３．３Ｖと端子Ｎ２間に接続される場合、端子Ｎ１上の５．０Ｖ電圧を端子Ｎ２上の３．３Ｖに変換するのに適している。また、出力ドライバが設けられ、そこで出力端子に接続されたバス上の電圧が、電源電圧を越えた場合に、電圧保護回路要素が、ドライバ出力端子からドライバの電源への電荷漏洩を防止する。

Description

【発明の詳細な説明】 電圧変換及び過電圧保護 発明の背景 発明の分野 本発明は、異なるモジュールが異なる電圧レベルを受容するシステムに関し、 更に詳細には、ある電圧レベルから他の電圧レベルへの変換、及びより低い電圧 レベルを受容するモジュールの過電圧保護に関する。 関連技術の説明 多数の最近のシステムは、異なる電圧レベルを受容するモジュール、例えば、 異なる電源電圧により電源供給されるモジュールを組み合わせている。例えば、 バッテリ電源供給されるラップトップ、ノートブック、及び携帯型コンピュータ において、あるモジュールは３．３Ｖ電圧により電源供給され、一方他のモジュ ールは５．０Ｖにより電源供給される。３．３Ｖといったより低い電源電圧の使 用により、消費電力が低減される。しかし、ディスク駆動装置といったモジュー ルは、より高い電圧により電源供給された場合、より良好に動作するので、５． ０Ｖにより電源供給される。 ３．３Ｖモジュールにより生成された信号を、５．０Ｖモジュールにより受容 可能なレベルに変換するために、５．０Ｖにより電源供給されたＣＭＯＳインバ ータを使用可能である。５．０Ｖにより電源供給されたインバータは、３．３Ｖ モジュールから信号を受信して、５．０Ｖモジュールに対して、受容可能な電圧 レベルを与え る。しかし、５．０ＶＣＭＯＳインバータは、その入力が３．３Ｖにある場合よ りも多くの電力を消費する。従って、電力効率の良い電圧変換器に対する必要性 がある。 更に、３．３Ｖモジュールの出力ドライバが禁止され、５．０Ｖモジュールが 、５．０Ｖで共通バスを駆動する場合、電荷漏洩経路が、バスと３．３Ｖ電源間 に形成される可能性がある。例えば、３．３Ｖモジュールの出力ドライバが、３ ．３Ｖ電圧とバス間に接続されるＰＭＯＳプルアップ・トランジスタを備えると 想定する。バスが、５．０Ｖモジュールにより駆動される場合、３．３Ｖモジュ ールは、ＰＭＯＳトランジスタのゲートを３．３Ｖに駆動し、そのトランジスタ をオフにして、ドライバが禁止される。しかし、バス電圧が、５．０Ｖに上昇し た場合、ＰＭＯＳトランジスタは、オンとなり、バスと３．３Ｖ電源間に、伝導 チャンネルが与えられる。更に、ＰＭＯＳトランジスタのバックゲートは通常、 ３．３Ｖに保持されるので、ドレイン／バックゲート間ダイオードは、オンとな り、バスと３．３Ｖ電源間に、別の伝導経路が与えられる。望ましくない結果と しては、バスを負荷し、バス信号を劣化させる「バス競合」を生じさせ、バス上 に潜在的な偽信号を生じさせることが含まれる。 選択されたモジュールが、他のモジュールがパワーアップされている間に、パ ワーダウンされた場合、異なる電源電圧がそのシステムで使用されているかどう か、という同様の問題が生じる。例えば、電力を節約、又はモジュールを交換す るために、モジュールがパワーダウンされた場合、漏洩経路が、バスとモジュー ル内電源間に形 成され得る。 従って、バスとモジュール内電源間に、漏洩経路を与えない出力ドライバを設 けることが望ましい。 発明の摘要 本発明は、幾つかの実施例において、低消費電力を備えた電圧変換器を提供す る。幾つかの実施例において、トランジスタには、３．３Ｖ信号を受信するトラ ンジスタノードＮ１と、５．０Ｖ信号を与えるノードＮ２を相互接続する、ＮＭ ＯＳトランジスタが含まれる。ＮＭＯＳトランジスタのゲートは、３．３Ｖに接 続される。ノードＮ２は、５．０Ｖにより電力供給される、ＣＭＯＳインバータ の入力に接続される。インバータは、５．０Ｖ電圧とノードＮ２間に接続された ＰＭＯＳトランジスタのゲートを駆動する。ノードＮ１上の電圧が３．３Ｖであ る場合、ＮＭＯＳトランジスタは、インバータ閾値電圧より上の電圧に、ノード Ｎ２を充電する。従って、ＰＭＯＳトランジスタは、オンとなり、ノードＮ２を ５．０Ｖに充電する。ノードＮ２が５．０Ｖにある場合、インバータ消費電力は 低くなる。ＮＭＯＳトランジスタはオフであり、ノードＮ１が絶縁されて、ノー ドＮ２上の５．０ＶからノードＮ１に回路要素が接続される。 幾つかの実施例において、１つ及び同一のトランジスタが、３．３Ｖから５． ０Ｖに、５．０Ｖから３．３Ｖに変換し、また３．３Ｖモジュールから３．３Ｖ 信号を、及び５．０Ｖモジュールから５．０Ｖ信号を与えるのに適している。例 えば、幾つかの実施例におい て、モジュールは２つの電力ピンを有する。一方の電力ピンは、モジュール内電 源電圧ＶＤＤＩを受信し、他方の電カピンは、変換器出力信号を付勢する電源電 圧ＥＸＴＶＤＤを受信する。従って、モジュールを、３．３Ｖにより電力供給す べきで、変換器が、３．３Ｖ信号を５．０Ｖ信号に変換すべき場合、ＶＤＤＩは ３．３Ｖで、ＥＸＴＶＤＤは５．０Ｖである。代替として、電力ピンは、ＶＤＤ Ｉ＝５．０Ｖ且つＥＸＴＶＤＤ＝３．３Ｖ、又はＶＤＤＩ＝ＥＸＴＶＤＤ＝３． ３Ｖ、或いはＶＤＤＩ＝ＥＸＴＶＤＤ＝５．０Ｖとなるように接続することがで きる。何れの場合にも、変換器は、ＶＤＤＩレベル信号をＥＸＴＶＤＤレベル信 号へと変換する。かかる変換器は、電源電圧の異なる組合せで、同一のモジュー ルを使用可能であるので、大きな柔軟性をもたらす。 本発明は又、バス上の電圧が、バスに接続されたモジュールの電源電圧を大き さにおいて越えた場合、電荷漏洩経路を遮断することによる過電圧保護を提供す る。幾つかの実施例において、ＰＭＯＳプルアップ・トランジスタが、電源電圧 とバス間に接続される。比較器が、バス上の電圧を電源電圧と比較する。バス電 圧が大きさにおいて、少なくともＰＭＯＳ閾値電圧の絶対値｜ＶＴＰ｜だけ越え た場合、比較器、及び関連した回路要素は、ＰＭＯＳプルアップ・トランジスタ のゲート、及びバックゲートをバスに接続し、その結果ゲート、及びバックゲー トはバス電圧になる。ゆえに、ＰＭＯＳトランジスタの電界効果伝導、及びトラ ンジスタのドレイン／バックゲート間ダイオードを介する伝導が抑制され、電荷 漏洩が排除さ れる。 本発明の他の特徴を以下で説明する。本発明は、請求の範囲により規定される 。 図面の簡単な説明 図１−４は、本発明による、入／出力バッファの回路図である。 図５は、図４のバッファにおけるある電圧のグラフである。 好適な実施例の説明 図１は、電圧ＶＤＤＩ（内部ＶＤＤ）により電源供給されるモジュールの一部 １１０の回路図である。部分１１０は、異なる電圧ＥＸＴＶＤＤ（外部ＶＤＤ） により駆動されるバスと、モジュールをインターフェースする、入／出力バッフ ァである。幾つかの実施例において、ＶＤＤＩ＝３．３Ｖ且つＥＸＴＶＤＤ＝５ ．０Ｖである。 入／出力バッファ１１０には、出力ドライバ１１４、及び入力バッファ１１８ が含まれる。ドライバ１１４は、イネーブル端子ＥＮ、及びデータ入力端子Ａ上 の信号を受信する。イネーブル端子ＥＮが、高い内部電圧ＶＤＤＩにある場合、 ドライバ１１４は、データ入力端子Ａ上の信号に論理的に等しい信号で、バスに 接続された入／出力端子ＹＩＯを駆動する。特に、端子ＡがＶＤＤＩにある場合 、ドライバ１１４は、電圧ＥＸＴＶＤＤで端子ＹＩＯを駆動する。端子Ａが接地 にある場合、ドライバ１１４は、接地電圧で端子ＹＩＯを駆動する。 イネーブル端子ＥＮが低い、即ち０Ｖである場合、ドライバ１１４は、入／出 力端子ＹＩＯを３値状態にする。入力バッファ１１８ は、端子ＹＩＯ上のゼロ又はＥＸＴＶＤＤレベル入力信号を、端子Ｙ上のゼロ又 はＶＤＤＩレベル信号へと変換する。 ドライバ１１４には、イネーブル端子ＥＮに接続された一方の入力、及びデー タ入力端子Ａに接続された他方の入力を有する、ＮＡＮＤゲート１２６が含まれ る。幾つかの実施例において、ゲート１２６を含む全ての論理ゲート、及び全て のインバータは、ＣＭＯＳ技術で実施される。幾つかの実施例における、論理ゲ ート、及びインバータのトランジスタ寸法は、図面のゲート、又はインバータ記 号の隣りに示されている。従って、幾つかの実施例において、ゲート１２６の各 ＰＭＯＳトランジスタは、２０μｍのチャンネル幅（「ｗｐ＝２０」）を有する 。ゲート１２６の各ＮＭＯＳトランジスタは、３０μｍのチャンネル幅（「ｗｎ ＝３０」）を有する。チャンネル長は、特に別のところで注意しない限り、１μ ｍである。 ＮＡＮＤゲート１２６は、内部電圧ＶＤＤＩにより電源供給される。 ゲート１２６の出力は、ＮＭＯＳトランジスタ１３０のソース／ドレイン端子 １３０．１に接続される。幾つかの実施例における、トランジスタ寸法は、トラ ンジスタ記号の隣りに示されている。従って、幾つかの実施例において、トラン ジスタ１３０は、３０μｍ／１μｍのチャンネル幅／長さ寸法を有する。 トランジスタ１３０の他のソース／ドレイン端子１３０．２は、ＰＭＯＳプル アップ・トランジスタ１３４のゲートに接続される。トランジスタ１３０のゲー トは、内部電源電圧ＶＤＤＩに接続され る。 トランジスタ１３４のソース、及びバックゲートは、外部電源電圧ＥＸＴＶＤ Ｄに接続される。ドレインは、入／出力端子ＹＩＯに接続される。 ＮＡＮＤゲート１２６の出力が高い内部電圧レベルＶＤＤＩにある場合、ブー トストラップ回路１３８が、トランジスタ１３４のゲートをＥＸＴＶＤＤに引く 。更に特定として、トランジスタ１３４のゲートは、ＰＭＯＳトランジスタ１４ ２、及びＮＭＯＳトランジスタ１４６のゲートに接続される。トランジスタ１４ ２のソース、及びバックゲートは、外部電源電圧ＥＸＴＶＤＤに接続される。ト ランジスタ１４６のソースは、接地に接続される。トランジスタ１４２、１４６ のドレインは、ＰＭＯＳトランジスタ１５０のゲートに接続される。トランジス タ１５０のソース、及びバックゲートは、外部電源電圧ＥＸＴＶＤＤに接続され る。そのドレインは、トランジスタ１３４のゲートに接続される。 ＮＡＮＤゲート１２６が、その出力上で電圧ＶＤＤＩを駆動して、トランジス タ１３４をオフにした場合、トランジスタ１３０は、トランジスタ１３４のゲー トを電圧ＶＤＤＩ−ＶＴＮに充電する。ここで、ＶＴＮは、トランジスタ１３０ の閾値電圧である。幾つかの実施例において、ＮＭＯＳトランジスタ閾値電圧は 、０．７Ｖであり、ＰＭＯＳトランジスタ閾値電圧は、−０．９Ｖである。従っ て、幾つかの実施例において、ＶＤＤＩ＝３．３Ｖである場合、トランジスタ１ ３０は、トランジスタ１３４のゲートを、３．３−０．７ ＝２．６Ｖに充電する。この電圧は、トランジスタ１４２、１４６により形成さ れるインバータの閾値電圧の上にあり、つまりインバータ閾値電圧は、約２．１ ５Ｖである。従って、インバータは、トランジスタ１５０のゲートを０Ｖに駆動 する。トランジスタ１５０は、オンになり、トランジスタ１３４のゲートをＥＸ ＴＶＤＤにまで引き上げる。従って、トランジスタ１３４は完全にオフとなり、 消費電力が低減される。トランジスタ１４２のゲートは又、ＥＸＴＶＤＤにあり 、そのトランジスタを完全にオフにして、従って、更に消費電力が低減される。 トランジスタ１３４のゲートが、ＶＤＤＩ−ＶＴＮの上に引かれるとすぐ、ト ランジスタ１３０はオフとなり、トランジスタ１３４のゲートが、ＮＡＮＤゲー ト１２６から絶縁される。従って、トランジスタ１３０は、トランジスタ１３４ のゲート上の高電圧から、ＮＡＮＤゲート１２６を保護して、ＮＡＮＤゲート１ ２６を介して、トランジスタ１３４のゲートから、内部電源電圧ＶＤＤＩへの電 荷漏洩を防止する。 ＮＡＮＤゲート１２６が、その出力を接地電圧で駆動する場合、トランジスタ １３０はオンであり、トランジスタ１３４のゲート上に接地電圧を与える。トラ ンジスタ１４２、１４６により形成されるインバータは、トランジスタ１５０の ゲートを駆動して、そのトランジスタをオフにする。 データ入力端子Ａは、ＮＯＲゲート１５６の一方の入力に接続される。イネー ブル端子ＥＮは、インバータ１６０を介して、ＮＯＲ ゲート１５６の他方の入力に接続される。ＮＯＲゲート１５６、及びインバータ １６０は、内部電圧ＶＤＤＩにより電源供給される。ＮＯＲゲート１５６の出力 は、ＮＭＯＳプルダウン・トランジスタ１６４のゲートに接続される。トランジ スタ１６４のソースは、接地に接続され、そのドレインは、入／出力端子ＹＩＯ に接続される。 バッファ１１０の全てのＮＭＯＳトランジスタのバックゲートは、接地に接続 される。トランジスタ１４２、１５０、及び１３４を除いた、全てのＰＭＯＳト ランジスタのバックゲートは、ＶＤＤＩに接続される。 イネーブル端子ＥＮが高い場合、論理ゲート１２６、１５６は、それぞれデー タ入力端子Ａ上の信号を反転する。端子Ａが高い場合、トランジスタ１３４はオ ンであり、トランジスタ１６４はオフである。トランジスタ１３４は、端子ＹＩ Ｏ上で電圧ＥＸＴＶＤＤを駆動する。 端子Ａが低い場合、トランジスタ１６４はオンであり、トランジスタ１３４は オフである。トランジスタ１６４は、端子ＹＩＯを接地に引く。 イネーブル端子ＥＮが低い場合、トランジスタ１３４、１６４はオフである。 従って、出力ドライバ１１４は禁止される。入力バッファ１１８は、端子ＹＩＯ 上のゼロ又はＥＸＴＶＤＤ電圧を、端子Ｙ上のゼロ又はＶＤＤＩ電圧に変換する 。 更に特定として、入力バッファ１１８には、電圧ＶＤＤＩにより電源供給され るインバータ１７０、及び１７４が含まれる。インバ ータ１７０は、端子ＹＩＯ上のゼロ又はＥＸＴＶＤＤ電圧を、インバータ１７４ の入力上のゼロ又はＶＤＤＩ電圧に変換する。インバータ１７４は、その入力上 の信号を反転して、端子Ｙ上にゼロ又はＶＤＤＩ電圧を与える。 図２の入／出力バッファ２１０は、バッファ１１０と類似している。バッファ ２１０は、更に、ＮＯＲゲート１５６が内部の高レベルＶＤＤＩを与える場合、 トランジスタ１６４のゲート上の電圧を、外部電源電圧ＥＸＴＶＤＤにまで引き 上げるために、ブートストラップ回路２１４を備える。高電圧ＥＸＴＶＤＤにま で、トランジスタ１６４のゲートを引き上げることにより、プルダウン電流、及 びドライバ１１４の電力が増大可能になる。トランジスタ１６４のゲートが引き 上げられた場合、ＮＭＯＳトランジスタ２１８は、トランジスタ１３０と同様に 、ＮＯＲゲート１５６から、トランジスタ１６４のゲートを絶縁する。 図３の入／出力バッファ３１０は、内部電源電圧ＶＤＤＩが、外部電源電圧Ｅ ＸＴＶＤＤよりも高くなる可能性のあるシステムに適している。更に一般的に、 バッファ３１０に対して、内部電源電圧ＶＤＤＩが、外部電源電圧ＥＸＴＶＤＤ 以下であることも可能である。 幾つかの実施例において、バッファ３１０を含むモジュール（不図示）は、２ つの電力ピンを有する集積回路に形成される。一方の電力ピンは、電圧ＶＤＤＩ を受け、他方の電力ピンは、電圧ＥＸＴＶＤＤを受ける。幾つかの実施例におい て、かかるモジュールは、 ＶＤＤＩ＝３．３Ｖ且つＥＸＴＶＤＤ＝５．０Ｖ、ＶＤＤＩ＝５．０Ｖ且つＥＸ ＴＶＤＤ＝３．３Ｖ、ＶＤＤＩ＝ＥＸＴＶＤＤ＝３．３Ｖ、及びＶＤＤＩ＝ＥＸ ＴＶＤＤ＝５．０Ｖにて動作可能である。 ＮＡＮＤゲート１２６、ＮＯＲゲート１５６、インバータ１６０、プルアップ ・トランジスタ１３４、及びプルダウン・トランジスタ１６４は、バッファ１１ ０と同様に接続される。ブートストラップ回路１３８、及びトランジスタ１３０ も又、バッファ１１０のそれらと同様である。トランジスタ１３０のゲートは、 回路３２６により駆動されて、ＶＤＤＩ、ＥＸＴＶＤＤの最小に実質的に等しい 電圧ＶＧが与えられる。回路３２６には、ＮＭＯＳトランジスタ３３０、３３４ が含まれ、それらのソースは、トランジスタ１３０のゲートに接続される。トラ ンジスタ３３０のゲート、及びトランジスタ３３４のドレインは、電圧ＥＸＴＶ ＤＤに接続される。トランジスタ３３０のドレイン、及びトランジスタ３３４の ゲートは、電圧ＶＤＤＩに接続される。ＶＤＤＩ＝３．３Ｖ且つＥＸＴＶＤＤ＝ ５．０Ｖである場合、トランジスタ３３０は、トランジスタ１３０のゲートをＶ Ｇ＝３．３Ｖに充電する。ＶＤＤＩ＝５．０Ｖ且つＥＸＴＶＤＤ＝３．３Ｖであ る場合、トランジスタ３３４は、トランジスタ１３０のゲートを同一電圧ＶＧ＝ ３．３Ｖに充電する。ＶＤＤＩ＝ＥＸＴＶＤＤである場合、トランジスタ３３０ 、３３４は、トランジスタ１３０のゲートをＶＧ＝ＶＤＤＩ−ＶＴＮに充電する 。 ＮＡＮＤゲート１２６が、その出力を内部の高レベル電圧ＶＤＤＩで駆動する 場合、トランジスタ１３０は、プルアップ・トランジ スタ１３４のゲートを電圧ＶＧ−ＶＴＮに充電する。この電圧は、トランジスタ １４２、１４６により形成される、インバータの閾値電圧の上にある。ゆえに、 トランジスタ１５０は、オンになり、トランジスタ１３４、１４２のゲートをＥ ＸＴＶＤＤに充電する。ＥＸＴＶＤＤがＶＧ以上になると、トランジスタ１３０ はオフとなる。 イネーブル端子ＥＮが低い場合、トランジスタ１３４、及び１６４はオフであ る。ドライバ回路１１４は、入／出力端子ＹＩＯを３値状態にする。入力バッフ ァ１１８は、端子ＹＩＯ上のゼロ又はＥＸＴＶＤＤ信号を、端子Ｙ上のゼロ又は ＶＤＤＩ信号に変換する。 更に特定として、トランジスタ３５０、３５４により形成される、インバータ は、端子ＹＩＯ上の信号を増幅して、ＮＭＯＳトランジスタ３５８のソース／ド レイン端子３５８．１上に、ゼロ又はＥＸＴＶＤＤ電圧を与える。トランジスタ ３５０のソース、及びバックゲートは、外部電源電圧ＥＸＴＶＤＤに接続される 。そのゲートは、ＮＭＯＳトランジスタ３５４のゲート、及び端子ＹＩＯに接続 される。トランジスタ３５４のソースは、接地に接続される。トランジスタ３５ ０、３５４のドレインは、トランジスタ３５８のソース／ドレイン端子３５８． １に接続される。 トランジスタ３５８のゲートは、回路３２６と同様の、回路３６２の出力に接 続される。回路３６２は、ＮＭＯＳトランジスタ３６６、３７０により形成され る。回路３６２は、トランジスタ３５８のゲートを電圧ＶＧで駆動する。従って 、ソース／ドレイン端子３５８．１上の電圧が、０ＶとＥＸＴＶＤＤとの間で変 化する場合、 トランジスタ３５８の他方のソース／ドレイン端子３５８．２上の電圧は、０Ｖ とＶＧ−ＶＴＮとの間で変化する。 ブートストラップ回路３７４が、端子３５８．２上の電圧をＶＤＤＩに引く。 回路３７４は、内部電圧ＶＤＤＩにより電源供給される、インバータ３７８を含 む。インバータ３７８の入力は、端子３５８．２に接続され、その出力は、ＰＭ ＯＳトランジスタ３８２のゲートに接続される。トランジスタ３８２のソース、 及びバックゲートは、電圧ＶＤＤＩに接続される。そのドレインは、端子３５８ ．２に接続される。端子３５８．２上の電圧が、ＶＧ−ＶＴＮである場合、イン バータ３７８の出力は、０Ｖとなる。なぜなら、ＶＧ−ＶＴＮは、インバータ閾 値電圧の上にあるからである。トランジスタ３８２は、端子３５８．２を電圧Ｖ ＤＤＩにまで引き上げる。トランジスタ３５８は、オフとなり、端子３５８．１ から、端子３５８．２が絶縁される。ＣＭＯＳインバータ３７８における消費電 力は、０に低下する。 端子３５８．２は、ＰＭＯＳトランジスタ３８６、及びＮＭＯＳトランジスタ ３９０のゲートに接続される。トランジスタ３８６のソース、及びバックゲート は、電圧ＶＤＤＩに接続される。トランジスタ３９０のソースは、接地に接続さ れる。トランジスタ３８６、３９０のドレインは、端子Ｙに接続される。トラン ジスタ３８６、３９０により形成される、インバータは、端子３５８．２上の信 号を反転する。端子３５８．２がＶＤＤＩにある場合、インバータは、端子Ｙに ０Ｖ信号を与える。 端子ＹＩＯ上の電圧がＥＸＴＶＤＤである場合、端子３５８．１上の電圧は０ Ｖである。トランジスタ３５８はオンであり、端子３５８．２を０Ｖにまで引き 下げる。インバータ３７８は、トランジスタ３８２のゲートに、電圧ＶＤＤＩを 供給して、そのトランジスタをオフにする。トランジスタ３８６、３９０により 形成される、インバータは、端子Ｙを電圧ＶＤＤＩで駆動する。 図４の入／出力バッファ４１０には、端子ＹＩＯ上の電圧がＥＸＴＶＤＤを越 えた場合、端子ＹＩＯから外部電源電圧ＥＸＴＶＤＤへの電荷漏洩を防止する、 過電圧保護回路要素をバッファ３１０に加えた回路要素が含まれる。例えば、ド ライバ１１４が禁止され、他のモジュール（不図示）が、ＥＸＴＶＤＤを越える 電圧で、バスを駆動する場合、端子ＹＩＯ上の電圧が、ＥＸＴＶＤＤを越える可 能性がある。バッファ４１０を含むモジュールが、電力を節約、又はそのモジュ ールを交換するために、パワーダウンされ、一方システムの他のモジュールが動 作中である場合にも、端子ＹＩＯ上の電圧は、ＥＸＴＶＤＤを越える可能性があ る。そのモジュールがパワーダウンされた場合、ＥＸＴＶＤＤは、幾つかの実施 例において、０Ｖに設定される。 バッファ４１０において、ＮＡＮＤゲート１２６、ＮＯＲゲート１５６、イン バータ１６０、回路３２６と１３８、プルダウン・トランジスタ１６４、及び入 力バッファ１１８は、バッファ３１０のそれらと同様である。バッファ３１０に おけるように、バッファ４１０の回路１３８は、トランジスタ１３０のソース／ ドレイン端子 １３０．２に接続される。端子１３０．２は、ＮＭＯＳトランジスタ４１８を介 して、及び並列に、ＰＭＯＳトランジスタ４２２を介して、プルアップ・トラン ジスタ１３４のゲートに接続される。トランジスタ４１８のゲートは、外部電源 電圧ＥＸＴＶＤＤに接続される。トランジスタ４２２のソース／ドレイン端子４ ２２．１は、端子１３０．２に接続される。トランジスタ４２２のソース／ドレ イン端子４２２．２は、そのトランジスタのバックゲート、及びトランジスタ１ ３４のゲートに接続される。トランジスタ４２２のゲートは、ノードＧＹＩＯに 接続される。ノードＧＹＩＯは、ＰＭＯＳトランジスタ４２６を介して、及び並 列に、ＮＭＯＳトランジスタ４３０を介して、端子ＹＩＯに接続される。トラン ジスタ４２６、４３０のゲートは、ＥＸＴＶＤＤに接続される。トランジスタ４ ２６のバックゲートは、端子ＹＩＯに接続される。 トランジスタ１３４のゲートは、ＰＭＯＳトランジスタ４３４のソース／ドレ イン端子４３４．１に接続される。トランジスタ４３４のゲートは、ＥＸＴＶＤ Ｄに接続される。そのバックゲートは、ＰＭＯＳトランジスタ４３８、及び４４ ２により形成される、比較器の出力において、ノードＣＭＰに接続される、その トランジスタのソース／ドレイン端子４３４．２に接続される。トランジスタ４ ３８のソースは、ＥＸＴＶＤＤに接続される。そのゲートは、ノードＧＹＩＯに 接続される。そのバックゲート、及びドレインは、ノードＣＭＰに接続される。 トランジスタ４４２のソースは、端子ＹＩＯに接続される。そのゲートは、ＥＸ ＴＶＤＤに接続される。そ のバックゲート、及びドレインは、ノードＣＭＰに接続される。 ドライバ１１４が禁止され、端子ＹＩＯ上の電圧ＶＹＩＯが、ＥＸＴＶＤＤ＋ ｜ＶＴＰ｜を越える場合、トランジスタ４４２、４３４は、トランジスタ１３４ のゲート、及びバックゲート上の電圧をＶＹＩＯに維持し、従って、トランジス タ１３４を介して、外部電源電圧ＥＸＴＶＤＤへの電荷漏洩が防止される。トラ ンジスタ４３８、４４２、４３４の動作を、以下で図５を参照して説明する。図 ５は、電圧ＶＹＩＯに対する、それぞれのノードＧＹＩＯ、ＣＭＰ上の電圧ＶＧ ＹＩＯ、ＶＣＭＰを示す。電圧ＶＧＹＩＯは、破線で示される。ＶＹＩＯが、Ｅ ＸＴＶＤＤ−ＶＴＮの下にある場合、トランジスタ４３０は、ノードＧＹＩＯを 電圧ＶＹＩＯに充電する。ＶＹＩＯが、ＥＸＴＶＤＤ−ＶＴＮを越えた場合、ト ランジスタ４３０は、ノードＧＹＩＯをＥＸＴＶＤＤ−ＶＴＮに充電する。ＶＹ ＩＯが、ＥＸＴＶＤＤ＋｜ＶＴＰ｜に達するか、それを越えた場合、トランジス タ４２６がオンになり、ノードＧＹＩＯをＶＹＩＯに充電する。 電圧ＶＹＩＯが、ＥＸＴＶＤＤ−｜ＶＴＰ｜の下にある場合、電圧ＶＧＹＩＯ も又、ＥＸＴＶＤＤ−｜ＶＴＰ｜の下にある。従って、トランジスタ４３８は、 オンであり、ノードＣＭＰをＥＸＴＶＤＤに充電する。電圧ＶＹＩＯが、ＥＸＴ ＶＤＤ−｜ＶＴＰ｜と、ＥＸＴＶＤＤ＋｜ＶＴＰ｜との間にある場合、トランジ スタ４３８のゲート・ソース間電圧は、閾値電圧ＶＴＰの上にある−ＶＴＮとな る。しかし、−ＶＴＮは、トランジスタ４３８を介するサブ閾値電流が、 低容量ノードＣＭＰをＥＸＴＶＤＤに充電するのに十分となるよう、ＶＴＰに近 づく。 トランジスタ４３８、１３４のソース／バックゲート間ダイオードは、ノード ＣＭＰを電圧ＥＸＴＶＤＤ−ＶＤに充電するのを助ける。ここで、ＶＤは、順方 向ダイオード電圧降下（幾つかの実施例では、０．６５Ｖ）である。トランジス タ４４２ののソース／バックゲート間ダイオードは、ノードＣＭＰを電圧ＶＹＩ Ｏ−ＶＤに充電するのを助ける。 電圧ＶＹＩＯが、ＥＸＴＶＤＤ＋｜ＶＴＰ｜に接近するにつれて、トランジス タ４２６を介するサブ閾値電流は、ノードＧＹＩＯを引き上げ、トランジスタ４ ３８を介する電流が減少される。しかし、同時に、トランジスタ４４２を介する サブ閾値電流が増大される。電圧ＶＹＩＯが、ＥＸＴＶＤＤ＋｜ＶＴＰ｜に達す る、又はそれを越えた場合、トランジスタ４４２は、オンになり、ノードＣＭＰ を電圧ＶＹＩＯに充電する。 イネーブル端子ＥＮが、ドライバ１１４を禁止するために、低く駆動された場 合、回路１３８は、ノード１３０．２をＥＸＴＶＤＤに充電する。トランジスタ ４１８は、トランジスタ１３４のゲートをＥＸＴＶＤＤ−ＶＴＮに充電する。電 圧ＶＹＩＯが、ＥＸＴＶＤＤ−｜ＶＴＰ｜の下にある場合、電圧ＶＧＹＩＯも又 、ＥＸＴＶＤＤ−｜ＶＴＰ｜の下にあり、トランジスタ４２２は、オンであり、 トランジスタ１３４のゲートをＥＸＴＶＤＤに充電する。電圧ＶＹＩＯが、ＥＸ ＴＶＤＤ−｜ＶＴＰ｜と、ＥＸＴＶＤＤ＋｜ＶＴＰ｜ との間にある場合、トランジスタ４２２は、ＶＧＹＩＯがＥＸＴＶＤＤ−ＶＴＮ に等しく、ＶＴＮが｜ＶＴＰ｜より小さいので、サブ閾値領域にある。端子４２ ２．１とトランジスタ４２２のゲート間の電圧降下ＶＴＮは、トランジスタ４２ ２を介するサブ閾値電流が、トランジスタ１３４の低容量ゲートをＥＸＴＶＤＤ に充電するよう、｜ＶＴＰ｜に近くなる。 トランジスタ４１８は、トランジスタ１３４のゲートを電圧ＥＸＴＶＤＤ−Ｖ ＴＮに充電するのを助ける。トランジスタ４２２の端子４２２．１、及びバック ゲートにより形成されるダイオードが、トランジスタ１３４のゲートをＥＸＴＶ ＤＤ−ＶＤに充電するのを助ける。 電圧ＶＹＩＯが、ＥＸＴＶＤＤ＋｜ＶＴＰ｜に達する、又はそれを越えた場合 、プルアップ・トランジスタ１３４を介する伝導は、以下のように抑制される。 ノードＣＭＰ上の電圧が、ＶＹＩＯに等しくなる。従って、トランジスタ４３４ が、オンになり、トランジスタ１３４のゲートを電圧ＶＹＩＯに充電する。この ようにして、トランジスタ１３４を介する電界効果伝導が抑制される。トランジ スタ１３４のバックゲートも又、電圧ＶＹＩＯにある。ゆえに、ドレイン／バッ クゲート間ダイオード伝導も又抑制される。 トランジスタ１３４のゲート電圧が、ＥＸＴＶＤＤよりも大きいので、トラン ジスタ４１８はオフである。トランジスタ４２２のゲート電圧ＶＧＹＩＯは、端 子４２２．２上の電圧ＶＹＩＯに等しく、ゆえに、トランジスタ４２２も又オフ である。従って、トランジス タ４１８、及び４２２は、端子１３０．２からトランジスタ１３４のゲートを絶 縁する。 バッファ４１０を含むモジュールが、パワーダウンされ、その結果ＥＸＴＶＤ Ｄが０Ｖである場合、回路動作は、端子ＹＩＯからＥＸＴＶＤＤへの電荷漏洩を 防止するのに類似している。 イネーブル端子ＥＮが高い場合、バッファは以下のように動作する。データ入 力端子Ａが高い場合、端子１３０．２は０Ｖにある。トランジスタ４１８はオン であり、トランジスタ１３４のゲートが、０Ｖに引き下げられる。トランジスタ １３４は、オンとなり、端子ＹＩＯをＥＸＴＶＤＤに充電する。 データ入力端子Ａが低くなると、端子１３０．２はＥＸＴＶＤＤに充電される 。トランジスタ４１８は、トランジスタ１３４のゲートをＥＸＴＶＤＤ−ＶＴＮ に充電する。端子ＹＩＯが、トランジスタ１６４により引き下げられる前に、ト ランジスタ４３０は、ノードＧＹＩＯを電圧ＥＸＴＶＤＤ−ＶＴＮに保持する。 トランジスタ４２２を介する電荷漏洩は、トランジスタのゲート・ソース間電圧 がＶＴＰに近いという事実、及びまたトランジスタ４２２の端子４２２．１、及 びそのバックゲートにより形成されるダイオードが、トランジスタ１３４のゲー ト上の電圧を、ＥＸＴＶＤＤに引き上げるのを助けるということに起因している 。更に、トランジスタ１６４が、端子ＹＩＯ上の電圧を引き下げるにつれて、端 子ＧＹＩＯ上の電圧が減少して、トランジスタ４２２を完全にオンにする。トラ ンジスタ１３４のゲートは、ＥＸＴＶＤＤに充電されて、トランジ スタ１３４はオフとなる。 幾つかの実施例において、回路３２６の各ＮＭＯＳトランジスタのチャンネル 幅／長さ寸法は、１０μｍ／１μｍである。図４のバッファ１１８において、回 路３６２（図４には示されないが、図３に示される）の各ＮＭＯＳトランジスタ のチャンネル幅／長さ寸法も又、１０μｍ／１μｍである。トランジスタ３５８ （図３に示す）のチャンネル幅／長さ寸法は、４０μｍ／１μｍである。 幾つかの実施例において、バッファ４１０には、図２に示すブートストラップ 回路２１４、及びトランジスタ２１８も含まれる。回路２１４は、電圧ＶＤＤＩ 、ＥＸＴＶＤＤのうち最大に等しい電圧により、電源供給されて、プルダウン電 流、及びバッファ４１０の電力が増大される。 トランジスタ４３８、４４２、４３４、４１８、４２２、４２６、及び４３０ を含む、過電圧保護回路要素は、ＶＤＤＩ＝ＥＸＴＶＤＤにおいて動作するよう 設計され、従って電圧変換回路要素を含まない、ドライバに適している。特に、 幾つかの実施例において、トランジスタ１３０、回路３２６、及びブートストラ ップ回路１３８は省かれる。ＮＡＮＤゲート１２６の出力は、トランジスタ４１ ８、４２２の各々の１つのソース／ドレイン端子に直接接続される。ドライバ１ １４が禁止され、他のモジュール（不図示）が、ＥＸＴＶＤＤを越える電圧で、 バスを駆動する場合、上記のように、過電圧保護回路要素が、端子ＹＩＯから電 源電圧ＥＸＴＶＤＤへの電荷漏洩を防止する。 本発明を上記の実施例に関して説明したが、他の実施例、及び変形も本発明の 範囲内にある。特に、本発明は、トランジスタ寸法、又は閾値電圧により限定さ れない。本発明は、出力バッファに適しており、すなわち幾つかの実施例におい て、入力バッファ１１８は省かれる。本発明は又、出力ドライバ１１４が省かれ るバッファにも適している。本発明は、特定の電圧値により限定されない。幾つ かの実施例において、ＶＤＤＩは負である。非接地基準電圧が、幾つかの実施例 において使用される。本発明は、特定の製造技術により限定されない。従って、 幾つかの実施例において、本発明は、回路が、Ｐドーピングされた基板上に形成 され、ＰＭＯＳトランジスタが、１つ以上のＮウェル内に形成される、Ｎウェル ＣＭＯＳ技術を利用して実施される。他の実施例において、Ｐウェル技術、又は ツインタブ技術が利用される。幾つかの実施例においては、入／出力バッファ全 体が集積化され、一方他の実施例においては、個別部品が使用される。幾つかの 実施例においては、バスは１つ以上のモジュールと一体化され、一方他の実施例 においては、バスは一体化されない。他の実施例、及び変形は、請求の範囲によ り規定される本発明の範囲内にある。

Claims (1)

1. 【特許請求の範囲】 １．交互に電圧レベルＶ１、又は基準電圧レベルＶＲＥＦを有する信号Ｓ１を 、交互に電圧レベルＶ２、又は前記電圧レベルＶＲＥＦを有する信号Ｓ２へと変 換する回路において、 前記信号Ｓ１を受信するための端子Ｔ１と、 前記信号Ｓ２を受信するための端子Ｔ２と、 前記端子Ｔ１、及びＴ２間に接続されるトランジスタＴＲ１であって、前 記端子Ｔ１上の電圧がＶＲＥＦである場合、前記トランジスタＴＲ１は、前記端 子Ｔ２を前記電圧ＶＲＥＦに充電し、前記端子Ｔ１上の電圧がＶ１である場合、 前記トランジスタＴＲ１は、前記端子Ｔ２を前記電圧Ｖ１に充電するような、ト ランジスタＴＲ１と、 電圧Ｖ２と前記端子Ｔ２間に接続される回路Ｃ１と、 前記端子Ｔ２上の電圧に応答して、前記回路Ｃ１を制御するための手段で あって、前記端子Ｔ２上の電圧が、Ｖ１である、又はＶ１よりもＶ２に近い場合 、前記回路Ｃ１は、前記端子Ｔ２と前記電圧Ｖ２間に伝導経路を与え、前記端子 Ｔ２上の電圧がＶＲＥＦである場合、前記回路Ｃ１は、前記端子Ｔ２と前記電圧 Ｖ２間の伝導経路を遮断するような制御手段と、 からなる回路。 ２．前記端子Ｔ２上の電圧が、Ｖ１よりもＶ２に近い場合、前記トランジスタ ＴＲ１はオフである、請求項１に記載の回路。 ３．前記回路Ｃ１は、電圧Ｖ２と前記端子Ｔ２間に接続されるト ランジスタＴＲ２からなる、請求項１に記載の回路。 ４．前記制御手段は、 インバータと、 前記端子Ｔ２に前記インバータの入力を接続するための手段と、 前記トランジスタＴＲ２のゲートに、前記インバータの出力を接続するた めの手段と、 からなる、請求項３に記載の回路。 ５．前記インバータは、その出力上に、インバータ入力が電圧ＶＲＥＦにある 場合、電圧Ｖ２を、インバータ入力が電圧Ｖ１にある、又はＶ１よりもＶ２に近 い場合、電圧ＶＲＥＦを与える、請求項４に記載の回路。 ６．前記トランジスタＴＲ１のゲートを前記電圧Ｖ１に接続するための手段か ら更になる、請求項１に記載の回路。 ７．前記電圧Ｖ１、及び電圧Ｖ２を大きさで越えない電圧に、前記トランジス タＴＲ１のゲートを接続するための手段から更になる、請求項１に記載の回路。 ８．前記接続手段は、 前記電圧Ｖ１にトランジスタＴＲ１のゲートを接続するための第１のトラ ンジスタと、 前記電圧Ｖ２にトランジスタＴＲ１のゲートを接続するための第２のトラ ンジスタと、 前記電圧Ｖ２に前記第１のトランジスタのゲートを接続する ための手段と、 前記電圧Ｖ１に前記第２のトランジスタのゲートを接続するための手段と 、 からなる、請求項７に記載の回路。 ９．Ｖ２は、大きさでＶ１よりも大きい、請求項１に記載の回路。 １０．請求項１の回路からる集積回路において、 前記電圧Ｖ１を受信するためのピン、及び前記電圧Ｖ２を受信するためのピ ンから更になる集積回路。 １１．請求項１の回路からなる出力ドライバにおいて、 出力端子と、 前記電圧Ｖ２に前記出力端子を接続するためのトランジスタＴＲ３と、 前記端子Ｔ２に前記トランジスタＴＲ３のゲートを接続するための手段と 、 から更になる出力ドライバ。 １２．請求項１の回路からなる入力バッファにおいて、 入力信号を受信するための端子と、 電圧ＶＲＥＦ、又は前記入力信号に依存する電圧Ｖ１で、前記端子Ｔ１を 駆動するためのインバータと、 前記バッファからの信号を与えるための端子Ｔ３と、 電圧ＶＲＥＦ、又は前記端子Ｔ２上の電圧に依存する電圧Ｖ２で、前記端 子Ｔ３を駆動するためのインバータと、 から更になる入力バッファ。 １３．出力ドライバにおいて、 電圧Ｖ２を受信するための電力端子と、 出力端子Ｔ１と、 前記出力端子に前記電力端子を接続するトランジスタＴＲ３と、 前記出力ドライバの入力信号に依存する信号で、前記トランジスタＴＲ３ のゲートを駆動するための回路Ｃ１と、 出力端子Ｔ２を備える比較器回路であって、 前記電圧Ｖ２に前記出力端子Ｔ２を接続するためのトランジスタＣＭＰ ＴＲ１と、 前記出力端子Ｔ１に前記出力端子Ｔ２を接続するトランジスタＣＭＰＴ Ｒ２と、 前記トランジスタＣＭＰＴＲ１のゲートに、前記出力端子Ｔ１を接続す るトランジスタＣＭＰＴＲ３と、 前記電圧Ｖ２に前記トランジスタＣＭＰＴＲ２のゲートを接続するため の手段と、 から更になる比較器回路と、 前記トランジスタＴＲ３のゲート、及びバックゲートに、前記端子Ｔ２を 接続するための手段と、 からなる出力ドライバ。 １４．交互に電圧レベルＶ１、又は基準電圧レベルＶＲＥＦを有する信号Ｓ１を 、交互に電圧レベルＶ２、又は前記電圧レベルＶＲＥＦを有する信号Ｓ２へと変 換する方法において、 端子Ｔ２上で、前記信号Ｓ１の電圧レベルを表す電圧を受信するステップ と、 前記端子Ｔ２上の電圧がＶＲＥＦであるならば、信号Ｓ２として前記端子 Ｔ２上に電圧を与えるステップと、 前記端子Ｔ２上の電圧が、前記信号Ｓ１の電圧がＶ１であることを表すな らば、 前記端子Ｔ２上の電圧を反転して、電圧レベルＶＲＥＦ、又はＶ２を有 する反転信号を得るステップと、 電圧Ｖ２と端子Ｔ２間に接続されたトランジスタのゲートに、反転信号 を供給するステップであって、反転信号電圧がＶＲＥＦである場合は、前記トラ ンジスタはオンになり、反転信号電圧がＶ２である場合は、前記トランジスタは オフになるようなステップと、 前記信号Ｓ２として、前記端子Ｔ２上に電圧を与えるステップと、 を含む方法。 １５．前記端子Ｔ２上の電圧がＶ２である場合、前記信号Ｓ１から前記端子Ｔ２ を絶縁するステップを更に含む、請求項１４に記載の方法。