DE19628270C2 - Störsichere Schnittstellenschaltung - Google Patents

Störsichere Schnittstellenschaltung

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Description

Die vorliegende Erfindung betrifft eine störsichere Schnittstellenschaltung für die Eingabe und Ausgabe digitaler Signale gemäß dem Oberbegriff von Patentanspruch 1 und 4 und ein Verfahren für den störsicheren Betrieb einer Schnittstellenschaltung.
In WO 95/06357 ist eine Schnittstellenschaltung beschrieben, mit der eine Verbindung zwischen einem Schaltungsteil mit verringertem Spannungsniveau und einem Schaltungsteil mit höherem Spannungsniveau selbst dann erzielbar ist, wenn der Schaltungsteil mit verringertem Spannungsniveau ohne Energieversorgung ist.
Momentan sind eine Vielzahl von Konzepten für digitale Schnittstellen-Logikschaltungen bekannt. Frühe Konzepte sind die Dioden-Transistorlogik DTL, die Transistor- Transistorlogik TTL und die Emitter-gekoppelte Logik ECL. Diese Konzepte werden innerhalb digitaler Logikschaltungen sowie bei der digitalen Signalverarbeitung zwischen Schaltung und Schaltungsplatinen eingesetzt.
Weitere Vorgehensweisen basieren auf MOS-Prozessen (Metalloxid-Halbleiter-Prozessen), die Vorteile im Hinblick auf eine höhere Packungsdichte und eine geringeren Leistungsverbrauch ermöglichen. Aufgrund dieser Vorteile sind die MOS-Prozesse nun in weiten Bereichen bei höchstintegrierten Schaltungen eingesetzt, beispielsweise Halbleiterspeichern, Mikrocomputern und Schaltungen für die digitale Signalverarbeitung.
Insbesondere die sogenannte CMOS-Technologie, bei der MOS- Transistoren sowohl vom N-Kanaltyp als auch vom P-Kanaltyp, d. h. PMOS-Transistoren und NMOS-Transistoren, auf einem einzigen Chip integriert sind erwies sich für derartige Anwendungen als außerordentlich nützlich. Ein Grund hierfür besteht darin, daß die Kombination der PMOS- und NMOS- Transistoren zu praktisch keinem Nullsignalstrom und zu einem erheblich reduzierten Leistungsverlust führt.
Ferner können die Übertragungseigenschaften der Schaltungen zum Aufbauen von Schaltkreisen sehr steil verlaufen, wenn PMOS- und NMOS-Transistoren reziprok aktiviert werden. Die CMOS-Technologie ermöglicht einen relativ niedrigen Ausgangswiderstand, der durch den Widerstand der Drain- Source-Strecke der jeweiligen PMOS- und NMOS-Transistoren festgelegt wird. Hierin liegt ein weiterer Grund, weshalb die CMOS-Technologie eine besondere Bedeutung für den Entwurf digitaler Schaltungen gewonnen hat.
Typische Anwendungsfälle sind Schnittstellenschaltungen für die Übertragung digitaler Daten mit einer hohen Übertragungsrate, beispielsweise die Differentialübertragung und der Differentialempfang digitaler Daten unter Einsatz eines Paars von Übertragungsleitungen. Hierbei werden Vorgehensweisen wie die differentielle positive emittergekoppelte Logik (differential positive emitter coupled logic) DPECL eingesetzt, sowie die Niederspannungs- Differential-Nachrichtenüberübermittlung (low voltage differential signalling) LVDC und die geerdete Niederspannungs-Differential-Nachrichtenübermittlung (grounded low voltage differential signalling) GLVDS. Sämtliche Vorgehensweisen nützen eine Differential- Nachrichtenübermittlung, um Differenzspannungen bei einem Paar von Übertragungsleitungen so niedrig wie möglich zu halten. Hierdurch wird die über diese Übertragungsleitungen mit niedrigen Impedanzen zu übertragende Leistung innerhalb vernünftiger Grenzen gehalten.
Die Fig. 18 zeigt ein Beispiel für eine Schnittstellenschaltung, die sich für derartige Vorgehensweisen gut eignet, und diese besteht aus einem Stromversorgungsabschnitt 400 mit einer Induktivität 402, einem PMOS-Transistor 404 und einem NMOS-Transistor 406. Ferner sind die Ausgangsanschlüsse des Stromversorgungsabschnitts mit den Eingangsanschlüssen eines Schaltabschnitts 408 verbunden, der zwei Paare von PMOS- und NMOS-Transistoren enthält, und jedes Paar bildet jeweils eine Umschaltschaltung 410, 412. Diese Umschaltschaltungen sind mit den beiden Eingangsanschlüssen eines Ausgabeabschnitts 414 verbunden, der wiederum zwei Paare von PMOS- und NMOS- Transistoren 416 und 418 enthält, die benützt werden können, um das Potential an den Eingangsanschlüssen des Ausgabeabschnitts 414 selektiv einem Ausgangsanschluß 420 zuzuführen. Dieser Ausgangsanschluss ist beispielsweise mit einer Leitung eines Paars von übertragungsleitungen verbunden.
Die in Fig. 18 gezeigte Schnittstellenschaltung wird für die Ausgabe digitaler Signale an symmetrische Übertragungsleitungen mit niedriger Impedanz oder zwei asymmetrische Übertragungsleitungen mit niedriger Impedanz eingesetzt. Hierfür nimmt die Reaktanzschaltung Energie von einer Versorgungsquelle auf, während die PMOS- und NMOS- Transistorpaare 410 und 412 diese gespeicherte Energie während einer Entladungsphase an den Ausgangsabschnitt 414 weiterleiten. Durch geeignetes Einstellen der Dauer der Ladephase und der Entladephase ist es möglich, dem Ausgabeabschnitt 414 eine Versorgungsspannung zuzuführen, die sich für einen leistungsmässigen günstigen Betrieb eignet, ohne daß Leistung in erheblichem Umfang abgestrahlt und somit Wärme in einem großen Umfang erzeugt wird. Hierin besteht eine prinzipielle Voraussetzung für die Integrierung derartiger Schnittstellenschaltungen in eine einzige integrierte CMOS-Schaltung.
Ein Problem bei derartigen Schnittstellenschaltungen besteht darin, daß sie nicht störsicher sind. Insbesondere in dem Fall, in dem die mit der Übertragungsleitung verbundenen Schnittstellenschaltung inaktiv ist oder in dem deren Versorgungsabschnitt deaktiviert ist, muß jeder Strom zu oder von dem Ausgangsanschluß 420 vermieden werden, um eine vollständige Kopplung unterschiedlicher Abschnitte der Schnittstellenschaltung zu gewährleisten. Enthalten einige oder alle Abschnitte PMOS-Transistoren, so ist die Versorgungsspannung gleich dem Erdpotential, wenn die Schnittstellenschaltung deaktiviert ist. Sobald die Drain- oder Source-Elektroden der PMOS-Transistoren ein höheres Potential als die zugeordneten Steuerelektroden aufweisen, werden die PMOS-Transistoren angeschaltet, und Rückströme I3- I6 beginnen über diese PMOS-Transistoren zu fließen. Dies beeinträchtigt jedoch die erdfreie Funktion des gesamten Übertragungssystems, bei dem davon ausgegangen wird, daß die deaktivierten Schnittstellenschaltungen mit einer hohen Impedanz an die Übertragungsleitungen angeschlossen sind.
Ein weiteres Problem im Zusammenhang mit dieser Art von Schnittstellenschaltung besteht in dem sogenannten Latchup- Phänomen, das bei der CMOS-Technologie auftritt und in Fig. 19 und 20 illustriert ist.
Die CMOS-Technologie erfordert die Bildung sowohl von NMOS- als auch PMOS-Transistoren auf einem einzigen Substrat. Weiterhin besteht eine Möglichkeit in der Isolierung von Transistoren gegenüber einem Substrat in der Einbettung dieses Transistors in einem Isoliergebiet, beispielsweise der in Fig. 19 gezeigten N-Wanne 422.
Dies führt jedoch zur Bildung parasitärer Dioden 424 bis 434 zwischen Halbleitergebieten mit unterschiedlichem Leitungstyp und demnach auch zur Bildung parasitärer bipolarer Einrichtungen vom PNP-Typ 436 und vom NPN-Typ 438. Wie in Fig. 20 gezeigt ist, können die parasitären bipolaren Einrichtungen eine Vierschicht-PNPN-Thyristorstruktur bilden. Wird diese Thyristorstruktur gezündet, so zerstört sich die Schnittstellenschaltung durch ein Leitungsphänomen, das als Latchup-Phänomen bekannt ist.
Zum Vermeiden dieses Latchup-Phänomens müssen die Abstände zwischen der N-Wanne und den Source-Drain-Gebieten der unterschiedlichen MOS-Transistoren sorgfältig gewählt werden, um die Stromverstärkung der parasitären Bipolartransitoren 436, 438 zu minimieren. Zusätzlich ist es erforderlich, die parasitären Dioden zwischen den Source-Draingebieten der Transistoren und der N-Wanne derart zu steuern, daß sie nicht vorgespannt sind. Eine Vorgehensweise besteht darin, das höchste Potential in der Schnittstellenschaltung an die N- Wanne der PMOS-Transistoren anzulegen.
Während eine derartige Vorgehensweise normalerweise die Vermeidung des Latchup-Phänomens in einer Schnittstellenschaltung ermöglicht, ist sie nicht einsetzbar, wenn eine Source- oder Drain-Elektrode eines PMOS-Transistors extern - beispielsweise an eine Übertragungsleitung mit positivem Potential - angeschlossen ist, während die Schnittstellenschaltung deaktiviert ist. Bei einer derartigen Bedingung fließt ein Strom ausgehend von der externen Übertragungsleitung über die Drain- oder Sourceelektrode des PMOS-Transistors und die parasitäre Diode zu der N-Wanne 422, an der das interne Versorgungspotential anliegt.
In anderen Worten ausgedrückt, ist es bei üblichen Schnittstellenschaltungen nicht möglich, das Potential der Isolierwannengebiete im Fall der deaktivierten Schnittstellenschaltung zu steuern. Dies führt jedoch zu einem Rückführstrom über parasitäre Dioden.
Im Hinblick auf die obigen Ausführungen besteht die Aufgabe der vorliegenden Erfindung in der Schaffung einer Schnittstellenschaltung, die bei deaktivierter Schnittstellenschaltung störsicher ist.
Diese Aufgabe wird durch die Schnittstellenschaltungen gemäß den Patentansprüchen 1 und 4 sowie durch ein Störvermeidungsverfahren gemäß dem Patentanspruch 39 gelöst.
Demnach enthält gemäß der vorliegenden Erfindung eine störsichere Schnittstellenschaltung zumindest ein erstes Halbleiterschaltelement mit einem ersten Verbindungsanschluß, einem zweiten Verbindungsanschluß und einem Steueranschluß. Zum Verbinden einer jeweils mit dem ersten und zweiten Verbindungsanschluß verbundenen ersten und zweiten Schaltung wird eine Potentialdifferenz zwischen dem Steueranschluß und den Verbindungsanschlüssen über einem festgelegten Schwellwert angehoben. Ist die Schnittstellenschaltung deaktiviert, so wird das maximale Potential des ersten und zweiten Verbindungsanschlusses aktiv zu dem Steueranschluß dann rückgekoppelt, wenn die Schnittstellenschaltung oder die erste bzw. zweite Schaltung deaktiviert sind.
Demnach läßt sich gemäß der vorliegenden Erfindung eine Störung bei der Schnittstellenschaltung dahingehend, daß ein Halbleiterschaltelement bei deaktivierter Schnittstellenschaltung angeschaltet wird, sicher vermeiden, da in diesem Fall der Steueranschluß von der zugeordneten Steuerlogik getrennt und auf das höchste Potential in der Schnittstellenschaltung gelegt wird.
Gemäß einer bevorzugten Ausführungsform der Erfindung ist eine Störvermeidungsschaltung vorgesehen, die so ausgebildet ist, daß sie das maximale Potential des ersten Verbindungsanschlusses und des zweiten Verbindungsanschlusses einem Isoliergebiet des Halbleiterschaltelements dann zuführt, wenn die störsichere Schnittstellenschaltung deaktiviert ist.
Demnach tritt kein Rückkopplungsphänomen oder Latchup- Phänomen auf, und in parasitären Dioden des Halbleiterschaltelements fließt kein Strom, wenn die Schnittstellenschaltung deaktiviert ist. Weiterhin läßt sich ein Zünden eines durch derartige parasitäre Dioden gebildeten parasitären Thyristors wirksam vermeiden, da die Potentiale sämtlicher Isoliergebiete aktiv gemäß dem positivsten Potential in der störsicheren Schnittstellenschaltung gesteuert werden, und zwar sowohl wenn die Stromversorgung angeschaltet, als auch wenn die Stromversorgung abgeschaltet ist.
Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung enthält die störsichere Schnittstellenschaltung einen Stromversorgungsabschnitt und einen Differential- Ausgabeabschnitt. Dies ermöglicht die Bereitstellung differentieller Signale bei gleichzeitig geringen Differenzspannungen zwischen Paaren von Signalübertragungsleitungen ohne eine ungünstige Beeinflussung der Qualität der Datenübertragung. Da die Vorgehensweise mit Differential-Nachrichtenübertragung zu einer geringen Verlustleistung pro Recheneinheit führt, ist eine Integration in eine einzige CMOS-Schaltung möglich, da Vorsichtsmaßnahmen zum Vermeiden eines Rückkopplungsphänomens oder Latchup-Phänomens in der integrierten Schnittstellenschaltung getroffen sind.
Ausführungsformen der vorliegenden Erfindung werden in der vorliegenden Beschreibung unter Bezug auf die beiliegende Zeichnung beschrieben; es zeigen:
Fig. 1 ein Halbleiterschaltelement für die störsichere Schnittstellenschaltung;
Fig. 2 ein weiteres Halbleiterschaltelement für die störsichere Schnittstellenschaltung;
Fig. 3 ein weiteres in einem Isoliergebiet ausgebildetes Halbleiterschaltelement;
Fig. 4 ein weiteres in einem Isoliergebiet ausgebildetes Halbleiterschaltelement;
Fig. 5 eine Maximumgenerierschaltung zum Erzeugen des maximalen Potentials von zwei Eingangspotentialen;
Fig. 6 eine weitere Maximumgenerierschaltung zum Erzeugen eines maximalen Potentials aus zwei Eingangspotentialen;
Fig. 7 eine leistungsfähigere Version einer Maximumgenerierschaltung zum Erzeugen des maximalen Potentials aus zwei Eingangspotentialen;
Fig. 8 eine störsichere Version der in Fig. 7 gezeigten Maximumgenerierschaltung;
Fig. 9 eine Auswahlschaltung zum Durchschalten des Maximums zweier Eingangspotentiale an einen Ausgangsanschluß;
Fig. 10 eine störsichere Version der in Fig. 9 gezeigten Auswahlschaltung;
Fig. 11 eine störsichere Schnittstellenschaltung für die Differentialübertragung digitaler Daten;
Fig. 12 eine weitere störsichere Schnittstellenschaltung für die Differentialübertragung digitaler Daten;
Fig. 13 eine Modifikation der in Fig. 12 gezeigten störsicheren Schnittstellenschaltung;
Fig. 14 eine weitere störsichere Schnittstellenschaltung für die Übertragung digitaler Daten, bei der sich Rauschsignale beim Schalten wirksam ausgleichen lassen,
Fig. 15 eine weitere störsichere Schnittstellenschaltung für die Differentialübertragung digitaler Daten, bei der sich Rauschsignale beim Schalten wirksam ausgleichen lassen;
Fig. 16 eine Modifikation für die Anordnung der in Fig. 15 gezeigten Maximumgenerierschaltungen;
Fig. 17 einen Differential-Ausgabeabschnitt, der den in Fig. 11 gezeigten Ausgabeabschnitt der störsicheren Schnittstellenschaltung ersetzt;
Fig. 18 eine bekannte Schnittstellenschaltung für die Differentialübertragung digitaler Daten, die nicht störsicher ist;
Fig. 19 parasitäre Dioden in einer CMOS-Schaltung; und
Fig. 20 die Bildung einer parasitären Thyristor-Struktur in einer CMOS-Schaltung.
Die Fig. 1 zeigt eine erste Ausführungsform der störsicheren Schnittstellenschaltung, die mit einem PMS-Transistor 1 realisiert ist, der eine Drainelektrode 2, eine Sourcelektrode 4 und eine Steuerelektrode 6 aufweist. Eine weitere nachfolgend diskutierte Möglichkeit besteht in der Parallelschaltung eines zusätzlichen NMOS-Transistors zu dem PMOS-Transistor 1 zum Vergrößern des Betriebsbereichs des Halbleiterschaltelements.
Der PMOS-Transistor verbindet eine erste Schaltung 8 und eine zweite Schaltung 10, wenn eine Potentialdifferenz zwischen entweder der Steuerelektrode 6 und der Drainelektrode 2 oder der Steuerelektrode und Sourceelektrode 4 einen festgelegten Schwellwert übersteigt. Demnach wird ein geeignetes Steuerpotential der Steuerelektrode 6 zum Anschalten des CMOS-Transistors 1 zugeführt, wenn die erste Schaltung 8 mit der zweiten Schaltung 10 zu verbinden ist.
Bei bekannten Schnittstellenschaltungen tritt ein besonderes Problem während der Deaktivierung auf, d. h. wenn ein niedriges Potential der Steuerelektrode 6 des PMOS- Transistors 1 zugeführt wird. In dem Fall, in dem entweder die erste oder die zweite Schaltung 8, 10 ein großes Potential entweder der Trennelektrode 2 oder der Sourceelektrode 4 des PMOS-Transistors 1 zuführt, ist eine Potentialdifferenz zwischen der Drainelektrode 2 und der Sourceelektrode 4 und der Steuerelektrode 6 des PMOS- Transistors 1 höher als die Anschalt-Schwellwertspannung von diesem, so daß die Schnittstellenschaltung die erste und zweite Schaltung 8, 10 auch während ihrer Deaktivierung verbindet.
Zum Vermeiden dieses Problems wird gemäß der vorliegenden Erfindung vorgeschlagen, eine Leitfähigkeits-Sperrschaltung derart vorzusehen, daß diese das maximale Potential der Drainelektrode und der Sourceelektrode des PMOS-Transistors 1 dessen Steuerelektrode 6 zuführt, wenn die störsichere Schnittstellenschaltung deaktiviert ist.
Die Leitfähigkeitssperrschaltung enthält eine Maximumgenerierschaltung 12, die das Maximum der Potentiale an der Drainelektrode 2 und der Sourceelektrode 4 des PMOS- Transistors 1 erzeugt. Das Ausgangspotential der Maximumgenerierschaltung 12 wird einer Auswahlschaltung 14 zugeführt, die drei Eingangsanschlüsse 16, 18 und 20 aufweist sowie einen Ausgangsanschluß 22, der mit der Steuerelektrode 6 des PMOS-Transistors 1 verbunden ist.
Von dem ersten Eingangsschluß liegt ein Signal zum Anzeigen des deaktivierten Zustands des störsicheren Schnittstellenschaltung an, beispielsweise das Versorgungspotential der Schnittstellenschaltung. An dem zweiten Eingangsanschluß 18 liegt das normale Steuerpotential für die Steuerelektrode 6 des PMOS-Transistors 1 an, das über den Ausgangsanschluß 22 in dem Fall zugeführt wird, in dem die störsichere Schnittstellenschaltung aktiviert ist. Ferner schaltet die Auswahlschaltung 14 dann, wenn das über den Eingangsanschluß 16 empfangene Signal anzeigt, daß die störsichere Schnittstellenschaltung deaktiviert ist, von dem Eingangsanschluß 18 zum Zuführendes normalen Steuerpontentials zu dem Eingangsanschluß 20 zum Empfangen des Ausgangspotentials der Maximumgenerierschaltung 12, d. h. dem maximalen Potential der Drainelektrode 2 und der Sourceelektrode des PMOS-Transistors 1.
Demnach wird dann, wenn die störsichere Schnittstellenschaltung deaktiviert ist, immer das maximale Potential der Drainelektrode 2 und der Sourceelektrode 4 aktiv der Steuerelektrode 6 des PMOS-Transistors 1 zugeführt. So läßt sich eine Störung der Schnittstellenschaltung sicher vermeiden, da die Steuerelektrode 6 des PMOS-Transistors 1 von der Steuerlogik abgekoppelt ist, wenn die störsichere Schnittstellenschaltung deaktiviert ist, und dem höchsten Potential der Drainelektrode 2 und der Sourceelektrode 4 des PMOS-Transistors 1 nachgeführt wird.
Die Fig. 2 zeigt eine weitere Ausführungsform der störsicheren Schnittstellenschaltung, die zwei Schaltungen 24 und 26 verbindet. Hier ist eine Auswahlschaltung 28 nicht direkt mit der Steuerelektrode 30 eines PMOS-Transistors 32 verbunden, sondern gibt eine Versorgungsspannung für eine Steuerschaltung 34 aus, die die Steuerelektrode 30 des PMOS- Transistors 32 treibt. Während die Auswahlschaltung 28 über einen Eingangsanschluß 36 ein Signal zum Anzeigen des deaktivierten Zustands der störsicheren Schnittstellenschaltung empfängt, und das maximale Potential der Drainelektrode 40 und der Sourceelektrode 42 des PMOS- Transistors 32 in einer Maximumgenerierschaltung 38 erzeugt wird, wird das maximale Potential der Steuerelektrode 30 des PMOS-Transistors 33 nicht direkt zugeführt. Insbesondere liegt die Auswahlschaltung 28 nicht direkt in dem Signalpfad zu der Steuerelektrode 30 des PMOS-Transistors 33. Demnach beeinflußt gemäß dieser Ausführungsform die zusätzliche Schaltung, die zum Erzielen der Treffsicherheit der Schnittstellenschaltung erforderlich ist, nicht die sich insgesamt ergebende Verarbeitungsgeschwindigkeit der sicheren Schnittstellenschaltung.
Eine weitere Ausführungsform zielt auf die Vermeidung jedes Rückführungseffekts in der Schnittstellenschaltung. Insbesondere zielt diese weitere Ausführung auf das Vermeiden jedes Rückführstroms über parasitäre Dioden zwischen der Drainelektrode oder der Sourceelektrode und dem N-Kanal des PMOS-Transistors ab, sowie auf das Vermeiden eines Zündens der in Fig. 20 gezeigten parasitären Thyristor-Strukturen.
Die Fig. 3 zeigt eine Ausführungsform, in der ein CMOS- Transistor 44 in einem als N-Wanne realisierten Isoliergebiet 46 eingebettet ist. Wie bei den im Zusammenhang der Fig. 1 und der Fig. 2 erläuterten Ausführungsformen ist der PMOS- Transistor 44 so ausgebildet, daß er eine erste Schaltung 48 und eine zweite Schaltung 50 dann verbindet, wenn eine Potentialdifferenz zwischen einer Steuerelektrode 52 und entweder der Drainelektrode 54 oder der Sourceelektrode 56 einen festgelegten Schwellwert übersteigt.
Hier wird das in einer Maximumgenerierschaltung 58 abgeleitete maximale Potential der Drainelektrode 54 und der Sourceelektrode 56 des PMOS-Transistors 44 nicht der Steuerelektrode 52 zugeführt, sondern über eine Auswahlschaltung 60 einem Kontakt 62 des Isoliergebiets 46, in dem der PMOS-Transistor 44 eingebettet ist. Demnach fließt kein Rückführstrom in parasitären Dioden zwischen der Drainelektrode 54 oder der Sourceelektrode 56 des PMOS- Transistors 44 und dem Isoliergebiet 46. Weiterhin läßt sich ein Zünden des in Fig. 20 gezeigten parasitären Thyristors wirksam vermeiden, da das Potential des Isoliergebiets 46 aktiv gemäß dem positivsten Potential in der störsicheren Schnittstellenschaltung gesteuert wird, und zwar sowohl bei aktivierter Stromversorgung als auch bei deaktivierter Stromversorgung. Demnach wird in der störsicheren Schnittstellenschaltung das maximal auftretende Potential verwendet, um aktiv das Auftreten einer Störung in dieser zu vermeiden.
Die Fig. 4 zeigt eine weitere Ausführungsform, bei der die Vorteile der oben beschriebenen Ausführungsformen kombiniert sind. Hier wird das in einer Maximumgenerierschaltung 70 erzeugte maximale Potential einer Drainelektrode 64 und einer Sourceelektrode 66 eines PMOS-Transistors 68 sowohl einer Steuerelektrode 72 als auch einem Isoliergebiet 74 von diesem zugeführt. Demnach kann der PMDS-Transistor 68 niemals in dem Fall angeschaltet werden, in dem die Schnittstellenschaltung deaktiviert wird. Weiterhin wird jedes Rückführ- oder Latchup-Phänomen sicher vermieden, indem das Isoliergebiet 74 aktiv auf das positivste Potential in der störsicheren Schnittstellenschaltung gezogen wird.
Die in Fig. 4 Ausführungsform enthält zwei Auswahlschaltung 76 und 78, die zum Rückführen des durch die Maximumgenerierschaltung 70 erzeugten maximalen Potential jeweils zu der Steuerelektrode 72 und zu dem Isoliergebiet 74 eingesetzt werden. Jedoch ist es auch möglich, daß die die Steuerelektrode 72 des PMOS-Transistors 78 treibende Auswahlschaltung 78 nicht direkt mit dieser verbunden ist, sondern mit einem (nicht gezeigten) Steuerverstärker, der die Steuerelektrode 72 treibt. Hier durchläßt sich jeder Einfluß auf die Verarbeitungsgeschwindigkeit der störsicheren Schnittstellenschaltung beim Verbinden einer ersten und einer zweiten Schaltung 80, 82 vermeiden. Ferner können die erste und die zweite Auswahlschaltung 76, 78 in eine einzige Auswahlschaltung kombiniert werden, die sowohl die Steuerelektrode 72 als auch das Isoliergebiet 74 des PMOS- Transistors 68 mit dem Ausgang der Maximumgenierschaltung 70 verbindet.
Die Fig. 5 zeigt eine grundlegende Struktur einer Schaltung zum Erzeugen eines maximalen Potentials aus zwei Eingangspotentialen, die sich als Maximumgenerierschaltung einsetzen läßt. Diese Maximumgenerierschaltung enthält einen ersten PMOS-Transistor 84 und einen zweiten PMOS-Transistor 68, und die gemeinsame Elektrode ist mit dem Ausgangsanschluß 88 der Maximumgenierschaltung verbunden. Die Steuerelektrode des ersten PMOS-Transistors 84 und die Steuerelektrode des zweiten PMOS-Transistors 86 sind mit einem ersten Eingangsanschluß 90 der Maximumgenerierschaltung verbunden. Die Steuerelektrode des zweiten PMOS-Transistors 86 und die Drainelektrode des ersten PMOS-Transistors 84 sind mit einem zweiten Eingangsanschluß 92 der Maximumgenerierschaltung verbunden.
Ist das Eingangspotential bei dem ersten Eingangsanschluß 90 höher als das Eingangspotential bei dem zweiten Eingangsanschluß 92, so ist das Potential bei der Steuerelektrode des zweiten PMOS-Transistors 86 niedriger als bei der Sourceelektrode, so daß dieser zweite PMOS-Transistor 86 angeschaltet ist. Demnach wird das Potential des ersten Eingangsanschlusses 90 dem Ausgangsanschluß 88 zugeführt.
Im Gegensatz hierzu wird dann, wenn das Eingangspotential bei dem zweiten Eingangsanschluß 92 höher als das Eingangspotential bei dem ersten Eingangsanschluß 90 ist, der erste PMOS-Transistor 84 in ähnlicher Weise angeschaltet, während der zweite PMOS-Transistor 86 abgeschaltet bleibt, so daß das Eingangspotential bei dem zweiten Eingangsanschluß 92 dem Ausgangsanschluß 88 zugeführt wird.
Die Fig. 6 zeigt eine Modifikation der in Fig. 5 gezeigten Maximumgenerierschaltung, in der ein erster PMOS-Transistor 94 und ein zweiter PMOS-Transistor 96 in Isoliergebiete eingebettet sind, die so ausgebildet sind, daß sie auf das maximale Potential am Ausgangsanschluß 98 dieser Maximugenerierschaltung gezogen werden. Wie oben beschrieben, ermöglicht dies das Vermeiden jedes Rückführstroms oder Latchup-Phänomens in der Maximumgenerierschaltung und das Bereitstellen des maximalen Potentials an den Eingangsanschlüssen 100, 102. Die Maximumgenerierschaltungen gemäß den Fig. 5 und 6 arbeiten so lange, solange die jeweiligen Differenzen zwischen den Potentialen der beiden Eingangsanschlüsse höher als ein Schwellwert zum Anschalten entweder des PMOS-Transistors 84, 94 oder des PMOS- Transistors 86. 96 ist.
Jedoch sind weitere Maßnahmen für den Fall vorzusehen, in dem die Potentialdifferenz an den Eingangsanschlüssen niedriger als diese Schwellwertspannung ist. Der Grund hierfür besteht darin, daß in diesem Fall keiner der PMOS-Transistoren angeschaltet wird. Ferner ist das Potential der Isoliergebiete der PMOS-Transistoren nicht definiert, da kein Strom das Anlegen des höchsten Potentials an den Isoliergebeten erzwingt. Weiterhin kann das Potential der Isoliergebiete nicht so weit wegdriften. Es ist nach unten durch die parasitären Dioden begrenzt, und nach oben durch die PMOS-Transistoren, da zumindest einer von diesen angeschaltet wird, wenn das Potential mehr ansteigt als die Schwellwertspannung zum Anschalten einer der PMOS- Transistoren, und zwar über das Potential der Steuerelektroden.
Dieses Problem wird durch eine leistungsfähigere Version der in Fig. 5 und 6 gezeigten Maximumgenerierschaltungen gelöst. Diese leistungsfähigere Version der Maximumgenerierschaltung ist in Fig. 7 gezeigt, und sie enthält vier zusätzliche PMOS-Transistoren 104, 106 und 108, 110 sowie eine Stromquelle 112. Die PMOS-Transistoren 104 und 106 sind in der gleichen Weise wie die PMOS-Transistoren 114, 116 jeweils gemäß den PMOS-Transistoren 84, 86 und 94, 96 mit den Eingangsanschlüssen 118 und 120 der Maximumgenerierschaltung verbunden. Ferner sind die PMOS-Transistoren 108 und 110 in Serie zwischen den beiden Eingangsanschlüssen 118 und 120 verbunden, und die gemeinsame Elektrode dieser PMOS- Transistoren 108 und 110 ist mit einem Ausgangsanschluß 122 verbunden. Weiterhin ist die Stromquelle 112 mit beiden Steuerelektroden der PMOS-Transistoren 108 und 110 und mit der gemeinsamen Elektrode der PMOS-Transistoren 104 und 106 verbunden.
Solange die Potentialdifferenz an den Eingangsanschlüssen 118 und 120 das Schwellwertpotential zum Anschalten einer der PMOS-Transistoren 114 und 116 übersteigt, arbeitet die in Fig. 7 gezeigte Maximumgenerierschaltung im wesentlichen genauso wie die in den Fig. 5 und 6 gezeigten Maximugenerierschaltungen. Insbesondere werden entweder die PMOS-Transistoren 114 und 104 oder 116 und 106 angeschaltet, und diese führen das höchste Potential an den Eingangsanschlüssen 118 und 120 dem Ausgangsanschluß 122 zu, sowie der gemeinsamen Elektrode der PMOS-Elektrode 108 und 110. Da das größte Eingangspotential den Steuerelektroden der PMOS-Transistoren 108 und 110 zugeführt wird, sind diese abgeschaltet.
Ist die Potentialdifferenz bei den Eingangsanschlüssen 118 und 120 niedriger als die Schwellwertspannung zum Anschalten einer der PMOS-Transistoren 114 und 116 oder 104 und 106, so werden diese abgeschaltet. In diesem Fall wird ein Knoten 124 auf L-Pegel durch die Stromquelle 112 so gezogen, daß der PMOS-Transistor 108 oder 110 angeschaltet wird, in Abhängigkeit davon, welche der PMOS-Transistoren 108 oder 110 das höhere Potential bei der jeweils Eingangsanschluß 110 oder 120 verbundenen Elektroden aufweist. Demnach kann diese Maximumgenerierschaltung das maximale Eingangspotential am Ausgangsanschluß 122 auch dann abgeben, wenn die Potentialdifferenz an den Eingangsanschlüssen 118 und 120 der in Fig. 7 gezeigten Maximumgenerierschaltung niedriger als die Schwellwertspannung zum Anschalten entweder der PMOS- Tansistoren 114 und 116 oder 104 und 106 ist.
Die Fig. 8 zeigt eine leistungsfähigere Ausführungsform der in Fig. 7 gezeigten Maximumgenerierschaltung, bei der alle PMOS-Transistoren 126 bis 136 in (nicht gezeigten) Isoliergebieten von N-Wannen-Typ eingebettet sind, die an durch diese Maximugenerierschaltung gebildeten maximalen Potentiale angeschlossen sind. Gemäß dieser leistungsfähigeren Maximumgenerierschaltung werden die Isoliergebiete immer auf das höchste Potential gezogen. Demnach sind die Potentiale in den Isoliergebieten immer genau definiert. Weiterhin läßt sich jedes Rückführ- oder Latchup-Phänomen vermeiden, da die parasitären Dioden 138 bis 148 zwischen Sourceelektroden oder Drainelektroden der PMOS- Transistoren 126 bis 136 und der zugeordneten Isoliergebiete fortlaufend nicht leitend gehalten werden. Dies ermöglicht das Vermeiden ungewünschter Schwankungen der PMOS- Bauelemente-Parameter, insbesondere wenn Niederspannungsprozesse eingesetzt werden.
Die Fig. 9 zeigt eine Ausführungsform einer Auswahlschaltung. Hier enthält ein NMOS-Transistor 150 eine Steuerelektrode, die mit einer Stromversorgungsleitung 152 verbunden ist, sowie eine Drainelektrode, die mit einem ersten Eingangsanschluß 154 verbunden ist, und eine Sourceelektrode, die mit einem Ausgangsanschluß 156 verbunden ist. Zusätzlich ist ein PMOS-Transistor 158 vorgesehen, dessen Steuerelektrode mit der ersten Stromversorgungsleitung 152 verbunden ist und dessen Drainelektrode mit dem Ausgangsanschluß 156 verbunden ist. Die Sourceelektrode dieses PMOS-Transistors 158 ist mit einem zweiten Eingangsanschluß 160 der Auswahlschaltung verbunden. Die Drainelektrode eines zusätzlichen PMOS-Transistors 162 ist mit dem ersten Eingangsanschluß 154 verbunden, dessen Sourceelektrode ist mit dem Ausgangsanschluß 156 verbunden. Die Steuerelektrode eines weiteren PMOS-Transistors 164 ist mit der ersten Stromversorgungsleitung 152 verbunden, und dessen Sourceelektrode ist mit der zweiten Eingangsanschluß 160 verbunden, und die Drainelektrode ist mit der Steuerelektrode des PMOS-Transistors 162 verbunden. Die Steuerelektrode des PMOS-Transistors 162 und die Drainelektrode des PMOS-Transistors 164 sind über einen NMOS- Transistors 166 mit einer zweiten Stromversorgungsleitung 168 verbunden.
Ist die Schnittstellenschaltung aktiviert, so verbindet die Fig. 9 gezeigte Auswahlschaltung den ersten Eingangsanschluß 154 mit dem Ausgangsanschluß 156. Wie in Fig. 1 und 4 gezeigt ist, wird dann das normale Steuersignal der Steuerelektrode des PMOS-Transistors zugeführt, wodurch dieser PMOS-Transistor angeschaltet wird, und die mit der störsicheren Schnittstellenschaltung verbundenen Schaltungen verbindet. In diesem Zustand liegt auch das Potential der ersten Stromversorgungsleitung 152 auf H-Pegel, so daß die NMOS-Transistoren 150 und 166 angeschaltet sind. Der NMOS- Transistor 166 verbindet die zweite Stromversorgungsleitung 168 mit einem niedrigen Potential mit der Steuerelektrode des PMOS-Transistors 162, der demnach ebenso angeschaltet ist. Demnach ist der erste Eingangsanschluß 154 über den NMOS- Transistor 150 und dem PMOS-Transistor 162 mit dem Ausgangsanschluß 156 verbunden.
Ein wichtiger Vorteil dieser Auswahlschaltung besteht darin, daß der NMOs-Transistor 150 und der PMOS-Transistor 162 parallel zum Verbinden des Eingangsanschlusses 154 mit dem Ausgangsanschluß 156 verbunden sind. Dies erweitert den Betriebsbereich für den gemeinsamen Betrieb erheblich.
Der zweite Betriebsmodus der in Fig. 9 gezeigten Auswahlschaltung betrifft die diaktivierte Schnittstellenschaltung, wenn das Potential der ersten Versorgungsleitung 152 auf R-Pegel liegt. In diesem Zustand stimmt das Potential am zweiten Eingangsanschluß 160 mit dem Ausgangspotential der Maximumgenerierschaltung überein, und somit dem maximalen Potential in der Schnittstellenschaltung. Demnach wird der PMOS-Transistor 158 angeschaltet, und das Potential bei dem zweiten Eingangsanschluß 160 wird dem Ausgangsanschluß 156 der Auswahlschaltung zugeführt. Aus demselben Grund wird auch der PMOS-Transistor 164 angeschaltet, so daß das Potential der Steuerelektrode des PMOS-Transistors 162 dem maximalen Potential in der Schnittstellenschaltung entspricht, und dieser PMOS- Transistor 152 bleibt abgeschaltet. Dasselbe trifft auch für die NMOS-Transistoren 150 und 166 zu, da das Potential der jeweiligen Steuerelektroden dem L-Potential der ersten Stromversorgungsleitung 152 entspricht.
Die Fig. 10 zeigt eine Auswahlschaltung mit verbesserter Störsicherheit. Die Anschlüsse 170 bis 174 empfangen das Maximum von den Potentialen bei dem zweiten Eingangsanschluß 160 und dem VDD-Potential. Demnach wird das Maximum des Potentials bei dem zweiten Eingangsanschluß 160 und des VDD- Potential den Isoliergebieten der PMOS-Transistoren 176 bis 180 zugeführt, so daß in jedem Fall ein Anschalten dieser PMOS-Transistoren 176 bis 180 vermieden wird. Demnach werden die PMOS-Transistoren 176 bis 180 von den zugeordneten Steuerlogikschaltungen in dem Fall getrennt, in dem die Schnittstellenschaltung deaktiviert ist.
Weiterhin sind alle PMOS-Transistoren 176 bis 180 und NMOS- Transistoren 182, 184 in Isoliergebiete eingebettet. Die Isoliergebiete der NMOS-Transistoren 182 und 184 werden auf das Potential der zweiten Stromversorgungsleitung 186 über die Anschlüsse 188 und 190 gezogen. Ferner werden die Isoliergebiete der PMOS-Transistoren 176 bis 180 auf das Ausgangspotential einer Maximumgenerierschaltung über die Anschlüsse 170 bis 174 gezogen. Demnach werden bei der in Fig. 10 gezeigten störsicheren Auswahlschaltungen die Potentiale der Isoliergebiete der PMOS-Transistoren 176 bis 180 aktiv auf das maximale Potential der störsicheren Schnittstellenschaltung gezogen, und die Potentiale der Isoliergebiete der NMOS-Transistoren 182, 184 werden fortlaufend auf Erdpotential gehalten. Demnach ist die Auswahlschaltung völlig störsicher, ohne irgendein Latchup- oder Rückführ-Phänomen.
Die Fig. 11 zeigt eine weitere Ausführungsform, bei der die störsichere Schnittstellenschaltung mit einer Stromversorgungsschaltung 192 und einer Ausgangsschaltung 194 zum Treiben eines mit einer Übertragungsleitung 196 verbundenen Ausgangsanschlusses verbunden ist. Während in dieser Figur lediglich eine Ausgangsschaltung gezeigt ist, kann gemäß der Erfindung die Zahl der Ausgangsschaltungen größer als 1 sein. Diese Ausführungsform betrifft die Übertragung digitaler Daten mit einer hohen Übertragungsrate, beispielsweise die Differentialübertragung und den Differentialempfang digitaler Daten.
Insbesondere ist ein erstes Halbleiterschaltelement 198 mit einem ersten Ausgangsanschluß 200 der Stromversorgungsschaltung 192 verbunden, und ein zweites Halbleiterschaltelement 202 ist mit einem zweiten Ausgangsanschluß 204 der Stromversorgungsschaltung 192 verbunden. Jedes Halbleiterschaltelement 198, 202 enthält einen PMOS-Transistor und einen (in strichlinierten Linien gezeigten) NMOS-Transistor, der betriebsgemäß parallel an den PMOS-Transistor angeschlossen ist. Wie oben beschrieben, ermöglicht dies die Erweiterung des Betriebsbereites der Halbleiterschaltelemente 198, 202 und demnach auch die Anwendbarkeit der störsicheren Schnittstellenschaltung.
Ferner ist ein Ausgangsanschluß des ersten Halbleiterschaltelements 198 mit einem ersten Eingangsanschluß 206 der Ausgangsschaltung 194 verbunden, und ein Ausgangsanschluß des zweiten Halbleiterschaltelements 202 ist mit einem zweiten Eingangsanschluß 208 der Ausgangsschaltung 194 verbunden.
Wie oben beschrieben, enthält die Stromversorgungsschaltung 192 eine Induktivität 210 und beispielsweise einen PMOS- Transistor 212 und einen NMOS-Transistor 214, die mit der Induktivität 214 verbunden sind. Durch betriebsgemäßes An- und Abschalten dieser PMOS- und NMOS-Transistoren 212, 214 ist es möglich, die Dauer einer Ladephase einzustellen, während der Energie von einer (nicht gezeigten) Energiequelle zu der Induktivität 210 übertragen wird. Nach dieser Ladephase werden das erste Halbleiterschaltelement 198 und das zweite Halbleiterschaltelement 202 so aktiviert, daß zumindest ein Teil der Induktivität 210 gespeicherten Energie zu den Eingangsanschlüssen 306, 208 der Ausgangsschaltung 194 übertragen wird. Demnach variiert das Potential bei diesen Anschlüssen 206, 208 in Übereinstimmung mit der Festlegung der Lade- und Entladephase der Induktivität 210 und der Betätigung jeweils des ersten und zweiten Halbleiterschaltelements 198, 202. Zusätzlich enthält die Ausgangsschaltung 194 zwei zusätzliche Halbleiterschaltelemente 216 und 218, die jeweils die Eingangsanschlüsse 206, 208 mit dem Ausgangsanschluß 196 der Ausgangsschaltung 194 verbinden.
Wie in Fig. 11 gezeigt ist, wird ein Potential bei dem Ausgangsanschluß 196 der Ausgangsschaltung 194 über einen Widerstand 220 zu dem Steuergate-Elektroden der PMOS- Transistoren 222, 224 der Halbleiterschaltelemente 216 und 218 rückgeführt, wenn die störsichere Schnittstellenschaltung deaktiviert ist. Auch die Halbleiterschaltelemente 194 und 202 weisen diese Störsicherheitsfunktion auf. Wie in Fig. 11 gezeigt ist, ist mit jeder Steuerelektrode der PMOS- Transistor 226, 228 in den Halbleiterschaltelementen 198, 202 jeweils eine Auswahlschaltung direkt verbunden.
Die Fig. 12 zeigt eine modifizierte Ausführungsform der Ausgangsschaltung, der ein zusätzlicher PMOS-Transistor 230 in den Rückkopplungspfad zwischen dem Ausgangsanschluß 196 und den Steueranschlüssen der CMOS-Transistoren 222, 224 in den Halbleiterschaltelementen 216, 218 eingefügt ist. Weiterhin liegt die zugeordnete Auswahlschaltung 232 nicht direkt in dem Signalpfad zu den Steuerelektroden dieser PMOS- Transistoren 222, 224, sondern diese führt das Potential an dem Ausgangsanschluß 196 der Ausgabeschaltung 194 als Stromversorgungspotential den Steuerverstärkern 234 und 236 zum Treiben der Steuerelektrode dieser PMOS-Transitoren 222, 224 zu, wenn die störsichere Schnittstellenschaltung deaktiviert ist. Ferner führt die Auswahlschaltung 232 dann, wenn die störsichere Schnittstellenschaltung deaktiviert ist, das Potential der Sourceelektrode des PMOS-Transistors 238 einer Steuerelektrode dieses PMOS-Transistors 238 zu.
Wie oben erwähnt, sind NMOS-Transistoren betriebsgemäß parallel zu den PMOS-Transistoren in den Halbleiterschaltelementen 198, 202, 216 und 218 geschaltet, damit der Betriebsbereich dieser Halbleiterschaltelemente erweitert wird, wenn die störsichere Schnittstellenschaltung aktiviert ist.
Weiterhin werden, wie anhand der Pfeile in Fig. 11 und 12 gezeigt ist, die unterschiedlichen Rückführpfade in der störsicheren Schnittstellenschaltung bei unterschiedlichen Positionen unterbrochen, beispielsweise in den Halbleiterschaltelementen 198 und 202 oder den Halbleiterschaltelementen 216 und 218.
Gemäß der vorliegenden Erfindung besteht keine besondere Restriktion dahingehend, wo derartige Rückführpfade zu unterbrechen sind. Es ist zu erwähnen, daß das Unterbrechen bei den Halbleiterschaltelementen 212 oder 198 und 202 den Vorteil aufweist, daß keine Anforderungen im Hinblick auf eine hohe Geschwindigkeit für das Steuern der PMOS- und NMOS- Transistoren in diesen Halbleiterschaltelementen 112, 198, 202 bestehen. In diesem Fall sind Vorkehrungen zu treffen, damit vermieden wird, daß die Ausgangsanschlüsse, beispielsweise die Ausgangsanschlüsse 202 und 204 miteinander über die gemeinsamen Signalleitungen verbunden werden, die an den Eingangsanschlüssen 206 und 208 angeschlossen sind, sowie über die Ausgangsschaltung 194. Demnach besteht eine bevorzugte Vorgehensweise zum Vermeiden jedweden Rückführphänomens in der Schnittstellenschaltung in dem Einsatz von Schaltungen gemäß der Erfindung in den Halbleiterschaltelementen 216 und 218, da bei dieser Vorgehensweise jeder Eingangsanschluß 206 und 208 der Ausgangsschaltung vollständig von dem Ausgangsanschluß 196 getrennt ist.
Insbesondere ergibt sich im Zusammenhang mit der in Fig. 12 gezeigten Ausführungsform hierbei kein Einfluß auf die Bandbreite der störsicheren Schnittstellenschaltung, da die Auswahlschaltung 232 nicht in der Signalzuführungsleitung der Steuerelektroden der PMOS-Transistoren 222, 224 der Halbleiterschaltelemente 216 und 218 liegt.
Ferner besteht bei dieser Ausführungsform der Vorteil, daß der PMOS-Transistor 230 lediglich in deaktiviertem Zustand und bei angehobenen Ausgangspotential an dem Ausgangsanschluß 196 aktiviert wird. Andernfalls trennt dieser PMOS-Transistor 230 den Widerstand 220 von dem internen Versorgungsknoten zum Vermeiden eines unnötigen Leistungsverlustes in dem Fall, in dem dieser Widerstand lediglich einen geringen Widerstandswert aufweist.
Zudem ermöglicht diese zusätzliche Ausfallschaltung 232 die Gewährleistung der Störsicherheitsfunktion des PMOS- Transistors 238 zum Verbinden der internen Stromversorgung mit den Verstärkerschaltungen 234 und 236 im aktivierten Zustand der Ausgangsschaltung.
Demnach folgen die Steuerelektroden der PMOS-Transistoren 222, 224 den angehobenen Ausgangssignalen während den aktivierten Zuständen in allen Umständen, so daß diese PMOS- Transistoren 222, 224 abgeschaltet werden, um jeden möglichen Rückführstrom oder jedes Latchup-Phänomen in der störsicheren Schnittstellenschaltung zu vermeiden.
Die Fig. 13 zeigt ein detailliertes Schaltbild der Ausgangsschaltung 194. Eine erste Maximumgenerierschaltung 240 bestimmt das maximale Potential der Signalleitung zum Verbinden des PMOS-Transistors 230 und des Widerstands 220 und des Potentials an der Steuerelektrode des PMOS- Transistors 230. Dieses maximale Potential wird zum Vorspannen der Isoliergebiete des PMOS-Transistors 238 und aller PMOS-Transistoren 230, 242, 244 in den Steuerschaltungen 234, 236 zum Treiben der Steuerelektroden der PMOS-Transistoren 222, 224 in den Halbleiterschaltelementen 216 und 218 benützt.
Zusätzlich ist eine zweite Maximumgenerierschaltung 246 vorgesehen, die das maximale Potential an den Eingangsanschlüssen 206 und 208 der Ausgangsschaltung 194 und deren Ausgangsanschluß 196 bestimmt. Dieses maximale Potential wird zum Vorspannen der Isoliergebiete der PMOS- Transistoren 222, 224 in den Halbleiterschaltelementen 216 und 216 benützt. Um auch zu gewährleisten, daß alle NMOS- Transistoren 248, 250 in den Steuerschaltungen 234, 236 dieser PMOS-Transistoren 222, 224 störsicher sind, werden die Isoliergebiete dieser NMOS-Transistoren 248, 250 auf das Erdpotential gezogen.
Alle Eingangssignale der Maximumgenerierschaltungen können durch eine einzige Maximumgenerierschaltung gehandhabt werden, deren Ausgangssignal an alle mit einbezogenen PMOS- Transistoren abgegeben wird. Jedoch ist es in einigen Fällen vorteilhaft, die betrachteten Potentiale der unterschiedlichen für unterschiedliche Isoliergebiete zu trennen, da mit höher werdendem Potential der Isoliergebiete om Vergleich zu den Drain- und Sourceelektroden der PMOS- Transistoren aufgrund der erhöhten Schwellwertspannung die PMOS-Transistoren schwächer werden. Demnach ist es dann, wenn die Ausgangsschaltung weit unterhalb dem Versorgungspotential arbeitet, vorteilhaft, daß die Isoliergebiete diesem niedrigeren Potentialpegel folgen.
Eine andere Ausführungsform im Zusammenhang mit der Vermeidung von Störungen in Schnittstellenschaltungen aufgrund von Rauschen und Welligkeiten ist in Fig. 14 gezeigt. Zum Lösen dieses Problems muß eine verbesserte Entkopplung der Potentiale an den Eingangsanschlüssen 206 und 208 der Ausgangsschaltung 194 erreicht werden, insbesondere, wenn die Kopplung nach den Ausgangspuffern außerhalb des Chips erfolgt. Hierbei entspricht das Entkoppeln einem Filterprozess für die durch die Schnittstellenschaltung übertragenen Signale.
Eine Vorgehensweise zum Lösen des Problems mit stromversorgungsbedingtem Rauschen besteht in der Unterbrechung der internen Versorgungsverbindungen von der vorhergehenden Schaltung an den Eingangsanschlüssen 206, 208 der Ausgangsschaltung 194 und im Durchführen der Entkopplung oder Filterung unabhängig von der Schnittstellenschaltung. Eine Option besteht darin, die vorhergehende Schaltung und die hiermit verbundenen internen Versorgungsverbindungen in einer einzigen intergrierten Schaltung auszubilden, und diese internen Versorgungsleitungen an die Außenseite der integrierten Schaltung herauszuführen, beispielsweise auf Gehäuseebene oder auf die Ebene der gedruckten Leiterplatte, um die Entkopplung/Filterung der Rausch- und Wellenanteile der zugeführten Potentiale durchzuführen.
Nach der Entkopplung werden die zugeführten Potentiale erneut in die integrierte Schaltung zurückgeführt. Diese Ausführungsform der Erfindung erfordert zumindest einen zusätzlichen Pinanschluß zum Herausführen auf die Gehäuseebene oder die Ebene der gedruckten Leiterplatte, sowie anschließend zurück zu der integrierten Schaltung, und zwar mit im wesentlichen rauschfreien Potentialen bei den Versorgungsleitungen an den Eingangsanschlüssen 206 und 208 der Ausgangsschaltung 194.
Wie oben beschrieben, ist die Zahl der Ausgangsschaltungen nicht auf 1 beschränkt, sondern sie kann auch größer als 1 sein. In diesem Fall werden nicht nur Vorkehrungen im Hinblick auf die Rausch- und Wellenanteile getroffen, sondern auch im Hinblick auf die strikte Trennung der unterschiedlichen Ausgangsschaltungen voneinander, damit jede Wechselwirkung zwischen den unterschiedlichen Ausgangsschaltungen vermieden wird.
Die Trennfunktion erfordert einen speziellen Aufbau, der in den Fig. 14 bis 16 gezeigt ist. Der wesentliche Unterschied zu den oben beschriebenen Ausführungsformen besteht darin, daß während dem deaktivierten Zustand, indem es wünschenswert ist, daß die Ausgänge frei schwimmen, diese völlig unabhängig von den Versorgungsleitungen zu den Eingangsanschlüssen 206, 208 sind, so daß während dem deaktivierten Zustand selbst diese Versorgungsleitungen frei schwimmen können.
Wie in Fig. 14 gezeigt ist, ist zum Erzielen dieser strikten Trennung jede Ausgangsschaltung mit einer Halbleiterschaltvorrichtung 252 versehen, deren erster Anschluß mit dem ersten Eingangsanschluß 206 der Ausgangsschaltung 194 verbunden ist. Ferner ist der zweite Anschluß mit dem Ausgangsanschluß 196 der Ausgangsschaltung 194 verbunden. Eine Maximumgenerierschaltung 254 empfängt an ihren Eingangsanschlüssen die Potentiale an dem Eingangsanschluß und dem Ausgangsanschluß der Ausgangsschaltung. Das maximale Potential hiervon wird dem Isoliergebiet der Halbleiterschaltvorrichtung 252 zugeführt, und weiterhin einem Eingangsanschluß einer weiteren Maximumgenerierschaltung die zusätzlich das Potential der Stromversorgungsleitung der Ausgangsschaltung empfängt. Das Ausgangspotential der Maximumgenerierschaltung 256 wird einer Auswahlschaltung 258 zugeführt, die mit der Steuerelektrode eines NMOS-Transistors 260 verbunden ist. Die erste Elektrode des NMOS-Transistors 260 ist mit dem Eingangsanschluß 262 einer Treiberschaltung 264, 266 zum Treiben der Halbleiterschaltvorrichtung 252 verbunden. Ferner ist die zweite Elektrode des NMOS-Transistors mit der zweiten Versorgungsleitung der Ausgangsschaltung, d. h. mit Erde, verbunden.
Wie in Fig. 14 gezeigt ist, ist ferner ein PMOS-Transistor 268 vorgesehen, dessen Steuerelektrode mit der Stromversorgungsleitung der Ausgangsschaltung 194 verbunden ist, dessen erste Elektrode mit dem Ausgang der Maximumgenerierschaltung 256 verbunden ist und dessen Seitenelektrode mit dem Ausgangsanschluß 270 der Treiberschaltung 264, 266 verbunden ist. Der Ausgang der Auswahlschaltung 256 ist auch mit einer Steuerelektrode eines PMOS-Transistors 272 verbunden, dessen erster Anschluß mit der Stromversorgungsleitung der Ausgangsschaltung 194 verbunden ist und dessen zweiter Anschluß mit dem ersten Anschluß eines PMOS-Transistors 264 in der Treiberschaltung 264, 266 verbunden ist.
Wie oben beschrieben, erzielt die in Fig. 14 gezeigte Schaltung eine strikte Entkopplung unterschiedlicher Signalleitungen in der Ausgangsschaltung 194. Erstens bildet die Maximumgenerierschaltung 254 das maximale Potential bei der Stromversorgungsleitung, die mit dem ersten Eingangsanschluß und dem Ausgangsanschluß 196 verbunden ist, die anschließend zum Vorspannen des Isoliergebiets der Halbleiterschaltvorrichtung 252 benützt wird, wie oben beschrieben.
Ferner wird das generierte maximale Potential auch mit dem Potential aus der Stromversorgungsleitung in der Maximumgenerierschaltung 256 verglichen, so daß das maximale Potential in der Ausgangsschaltung gebildet wird. Das sich insgesamt ergebende maximale Potential wird dann über eine Auswahlschaltung 256 an eine Steuerelektrode eines NMOS- Transistors 256 rückgeführt. Demnach wird während dem deaktivierten dieser NMOS-Transistor 260 angeschaltet, so daß er den Eingangsanschluß 262 der Treiberschaltung 264, 266 mit dem zweiten Versorgungspotential verbindet, d. h. mit Erde.
Weiterhin ist während dem deaktivierten Zustand das Potential bei der Steuerelektrode des PMOS-Transistors 268 niedriger als das maximale Potential, das an dessen erstem Anschluß anliegt, so daß dieser PMOS-Transistor 268 zum Ziehen des Ausgangsanschlusses 270 der Treiberschaltung 264, 266 auf das maximale Potential in der Ausgangsschaltung 164 dient. Demnach wird das Halbleiterschaltelement 252 sicher abgeschaltet, damit stets eine vollständige Entkopplung zwischen der mit dem Eingangsanschluß 206 verbundenen Leitung und der mit dem Ausgangsanschluß 196 verbundenen Leitung, während dem deaktivierten Zustand der Ausgangsschaltung erzielt wird. Zusätzlich ermöglicht der PMOS-Transistor 272 das Abtrennen der Stromversorgungsleitung von der Treiberschaltung 264, 266 während dem deaktivierten Zustand der Ausgangsschaltung.
Die Fig. 15 zeigt eine gegenüber der in Fig. 14 gezeigten Ausführungsform, die als Gegentaktausgangsschaltung ausgebildet ist. Es ist eine weitere Halbleiterschaltvorrichtung 274 vorgesehen, die mit dem zweiten Eingangsanschluß 208 der Ausgangsschaltung verbunden ist, sowie eine zusätzliche Maximumgenerierschaltung 276, die das maximale Potential an diesen Eingangsanschluß 208 und dem Ausgangsanschluß 256 der Ausgangsschaltung bildet. Dieses maximale Potential wird zu den Isoliergebieten der Halbleiterschaltvorrichtung 274 rückgeführt, und es wird weiterhin eine Maximumgenerierschaltung 278 zugeführt, die das Ausgangspotential der Maximumgenerierschaltung 254 empfängt. Das maximale Potential der empfangenen Eingangspotentiale wird der Maximumgenerierschaltung 256 zugeführt.
Zusätzlich zu den im Zusammenhang mit der Fig. 14 beschriebenen Schaltungselementen ist ein weiterer NMOS- Transistor 280 vorgesehen, der mit einem Eingangsanschluß 282 einer Treiberschaltung 284, 286 zum Treiben der Halbleiterschaltvorrichtung 274 verbunden ist. Weiterhin ist ein PMOS-Transistor 288 mit seiner ersten Elektrode an dem Ausgangsanschluß 290 der Treiberschaltung 284, 286 und mit seiner zweiten Elektrode am Ausgang der Maximumgenerierschaltung 265 angeschlossen. Die Steuerelektrode des PMOS-Transistors 288 ist mit der ersten Versorgungsleitung verbunden, d. h. demselben Potential wie die Steuerelektrode des PMOS-Transistors 268. Ein PMOS- Transistor 292 ist mit seiner ersten Elektrode in der Stromversorgungsleitung der Ausgangsschaltung angeschlossen, und mit seiner zweiten Elektrode in der ersten Elektrode eines PMOS-Transistors 284 der Treiberschaltung 284, 286 und mit seiner Steuerelektrode am Ausgang der Auswahlschaltung 258.
Die Funktionalität der in Fig. 15 gezeigten Schaltung stimmt im wesentlichen mit der im Zusammenhang mit Fig. 14 erläuterten Funktionalität überein. Von besonderer Wichtigkeit ist das gleichzeitige Ziehen der Eingangsanschlüsse 262, 282 beider Treiberschaltungen 264, 266 und 284, 286 auf Erdpotential über die NMOS-Transistoren 260 und 280 während des deaktivierten Zustands. Weiterhin werden zur gleichen Zeit die Ausgangsanschlüsse 270, 290 auf das maximale Potential in der Ausgangsschaltung über die PMOS-Transistoren 268, 288 gezogen, damit sicher ein abgeschalteter Zustand der Halbleiterschaltelemente 252 und 274 garantiert ist. Demnach sind beide mit den Eingangsanschlüssen 206 und 208 verbundenen Signalleitungen der Ausgangsschaltung und die Ausgangsleitungen strikt entkoppelt, was ein unabhängiges freies Schwimmen dieser Leitungen während dem deaktivierten Zustand ermöglicht.
Während gemäß der Fig. 15 die Isoliergebiete der unterschiedlichen PMOS-Transistoren voneinander getrennt sind, können sie auch in einem gemeinsamen Modus versorgt werden, wie in Fig. 16 gezeigt ist. Ferner läßt sich die Maximumgenerierschaltung 254 durch Widerstände in dem Fall ersetzen, in dem die Potentialdifferenz an den Eingangsanschlüssen 206, 208 der Differential- Ausgangsschaltung gering ist, beispielsweise kleiner als 2 × Vd.
Die Fig. 17 zeigt eine Ausgangsschaltung vom Differentialtyp. Diese Ausgangsschaltung enthält zwei Ausgangsanschlüsse 298 und 302 sowie zwei Rückführungswiderstände, die derart angeschlossen sind, daß der durch die Rückführwiderstände gebildete Mittelwert der Ausgangspotentiale das Potential zum Vorspannen der Isoliergebiete der PMOS-Transistoren 294, 300, 304, und 308 in der Ausgangsschaltung vom Differentialtyp bildet.
Die Verbindung der unterschiedlichen PMOS-Transistoren 294, 300, 304 und 308 ist derart, daß die beiden Ausgangsanschlüsse 298 und 302 dieser Ausgangsschaltung im Zusammenhang mit einem Paar von Signaldrähten für die Übertragung von digitalen Daten stehen können, und zwar gemäß Signalkonzepten mit Differential-Nachrichtenübermittlung, beispielsweise bei der differentiellen positiven emittergekoppelten Logik DPECL, der Niederspannungs- Differential-Nachrichtenübermittlung LVDS und der geerdeten Niederspannungs-Differential-Nachrichtenübermittlung GLVDS.
Demnach wird gemäß der Verbindung eine störsichere Schnittstellenschaltung zum Bilden von Differentialsignalen geschaffen, während Differenzspannungen zwischen Signaldrähten niedrig gehalten werden, ohne daß ein ungünstiger Einfluß auf die Qualität der Datenübertragung ausgeübt wird. Da diese Vorgehensweise mit Differential- Nachrichtenübermittlung zu einer nur geringen Verlustleistung pro Einheitsfläche führt, ist die Integration in eine einzige CMOS-Schaltung dann möglich, wenn Vorkehrungen gemäß der Erfindung getroffen werden, um jedes Rückführ-Phänomen oder Latchup-Phänomen in der integrierten Schnittstellenschaltung zu vermeiden.
Ein weiterer Vorteil der in Fig. 17 gezeigten Ausführungsschaltung vom Differentialtyp besteht darin, daß die Spannung zwischen den Ausgangsanschlüssen 228 und 302 im Vergleich zu der Spannung zwischen den Eingangsanschlüssen der in Fig. 11 gezeigten Stromversorgungsschaltung schwimmen kann. Dies bedeutet, daß eine Spannung zwischen den Eingangsanschlüssen der Stromversorgungsschaltung und den Ausgangsanschlüssen 298 und 302 nicht zu einem Stromfluß von den jeweiligen Eingangsanschlüssen zu den jeweiligen Ausgangsanschlüssen führt.
Demnach ist der Betrieb der durch die erfindungsgemäße störsichere Schnittstellenschaltung mit der Ausgangsschaltung vom Differentialtyp verbundenen Stromversorgungsschaltung völlig unabhängig von der Anwendung derartiger Spannungen. Somit ermöglicht die störsichere Schnittstellenschaltung gemäß der Erfindung das Vermeiden von Ausgangssignalen, die nicht an Konzepte der differentiellen Nachrichtenübermittlung angepaßt sind.
Während alle Schaltungen im Zusammenhang mit PMOS- Transistoren beschrieben wurden, die in als N-Wannen ausgebildete Isoliergebiete eingebettet sind, ist die Erf 01029 00070 552 001000280000000200012000285910091800040 0002019628270 00004 00910indung auch auf Fälle anwendbar, die Substrate vom N-Typ betreffen und bei denen als P-Wannen realisierte Isoliergebiete eingesetzt werden. Hier sind Maßnahmen im Zusammenhang mit NMOS-Transistoren in derselben Weise vorzusehen, wie sie oben im Zusammenhang mit PMOS- Transistoren beschrieben sind. Im Zusammenhang mit den PMOS- Transistoren sind keine besonderen Vorkehrungen zu treffen. Wie oben beschrieben, wird das Potential mit dem positivsten Potential in dem Fall verbunden, in dem die Schnittstellenschaltung deaktiviert ist.
Selbstverständlich lassen sich beide Vorgehensweisen im Zusammenhang mit einem Substrat vom P-Typ und einem Substrat vom N-Typ für Doppelwannenprozesse kombinieren sowie für leicht dotierte Substrate vom P-Typ, die sich in der selben Weise handhaben lassen, wie das Substrat vom P-Typ mit als N- Wannen realisierten Isoliergebieten.

Claims (40)

1. Schnittstellenschaltung, enthaltend:
  • - zumindest eine Halbleiterschaltvorrichtung (1) mit einem ersten Verbindungsanschluß (2), einem zweiten Verbindungsanschluß (4) und einem Steueranschluß (6), wobei
  • - der erste Verbindungsanschluß (2) mit einer ersten Schaltungsvorrichtung (8) verbunden ist,
  • - der zweite Verbindungsanschluß (4) mit einer zweiten Schaltungsvorrichtung (10) verbunden ist, und
  • - die Halbleiterschaltvorrichtung (1) so ausgebildet ist, daß sie die erste Schaltungsvorrichtung (8) mit der zweiten Schaltungsvorrichtung (10) verbindet, wenn eine Potentialdifferenz zwischen dem Steueranschluß (6) und entweder dem ersten Verbindungsanschluß (2) oder dem zweiten Verbindungsanschluß (4) einen festgelegten Schwellwert übersteigt,
gekennzeichnet durch:
  • - eine Leitfähigkeitssperrvorrichtung (12, 14; 38, 28), die eine erste Maximumgeneriervorrichtung (12, 38) enthält und so ausgebildet ist, daß sie das durch die erste Maximumgeneriervorrichtung (12, 38) erzeugte maximale Potential des ersten Verbindungsanschlusses (2) und des zweiten Verbindungsanschlusses (4) dem Steueranschluß dann zuführt, wenn die Schnittstellenschaltung deaktiviert ist.
2. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß
  • - die erste Maximumgeneriervorrichtung (12) so ausgebildet ist, daß sie das maximale Potential des ersten Verbindungsanschlusses (2) und des zweiten Verbindungsanschlusses (4) ausgibt, und
  • - eine erste Auswahlvorrichtung (14), die mit der ersten Maximumgeneriervorrichtung (12) verbunden ist, so ausgebildet ist, daß sie deren Ausgangssignal als das Potential auswählt, das dem Steueranschluß (6) zugeführt wird, wenn die Schnittstellenschaltung deaktiviert ist.
3. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß
  • - die erste Maximumgeneriervorrichtung (38) so ausgebildet ist, daß sie das maximale Potential des ersten Verbindungsanschlusses (40) und des zweiten Verbindungsanschlusses (42) ausgibt, und
  • - eine zweite Auswahlvorrichtung (28), die mit der ersten Maximumgeneriervorrichtung (38) verbunden ist und so ausgebildet ist, daß sie deren Ausgang als Stromversorgungspotential eines den Steueranschluß (30) treibenden Steuerverstärkers (34) auswählt, wenn die Schnittstellenschaltung deaktiviert ist.
4. Schnittstellenschaltung, enthaltend:
  • - mindestens eine Halbleiterschaltvorrichtung (44; 68) eines ersten Leitungstyps (P) mit einem ersten Verbindungsanschluß (54; 64), einem zweiten Verbindungsanschluß (56; 66) und einem Steueranschluß (52; 72), die in einem Isoliergebiet (46; 74) eines zweiten Leitungstyps (N) ausgebildet ist, derart, daß
  • - der erste Verbindungsanschluß (54; 64) mit einer Schaltungsvorrichtung (48; 80) verbunden ist,
  • - der zweite Verbindungsanschluß (56; 66) mit einer zweiten Schaltungsvorrichtung (50; 82) verbunden ist, und
  • - die Halbleiterschaltvorrichtung (44; 68) so ausgebildet ist, daß sie die erste Schaltungsvorrichtung (48; 80) mit der zweiten Schaltungsvorrichtung (50; 82) verbindet, wenn eine Potentialdifferenz zwischen dem Steueranschluß (52; 72) und entweder dem ersten Verbindungsanschluß (54; 64) oder dem zweiten Verbindungsanschluß (56; 66) einen festgelegten Schwellwert übersteigt,
gekennzeichnet durch:
  • - eine Störungsvermeidungsvorrichtung (70, 76, 78), die eine zweite Maximumgeneriervorrichtung (70) enthält und so ausgebildet ist, daß sie das durch die zweite Maximumgeneriervorrichtung (70) erzeugte maximale Potential des ersten Verbindungsanschlusses (54; 64) und des zweiten Verbindungsanschlusses (56; 66) dem Isoliergebiet (46; 74) und dem Steueranschluß (52, 72) der Halbleiterschaltvorrichtung (44; 68) zuführt, wenn die Schnittstellenschaltung deaktiviert ist.
5. Schnittstellenschaltung nach Anspruch 4, dadurch gekennzeichnet, daß
  • - die zweite Maximumgeneriervorrichtung (70) so ausgebildet ist, daß sie das maximale Potential des ersten Verbindungsanschlusses (64) und des zweiten Verbindungsanschlusses (66) ausgibt, und
  • - eine dritte Auswahlvorrichtung, die mit der zweiten Maximumgeneriervorrichtung (70) verbunden ist und so ausgebildet ist, daß sie deren Ausgangssignal als Stromversorgungspotential eines den Steueranschluß (72) treibenden Stromverstärkers auswählt, sowie als Potential, das dem Isoliergebiet (74) zugeführt wird, wenn die Schnittstellenschaltung deaktiviert ist.
6. Schnittstellenschaltung nach Anspruch 4, dadurch gekennzeichnet, daß
  • - die zweite Maximumgeneriervorrichtung (70) so ausgebildet ist, daß sie das maximale Potential zumindest des ersten Verbindungsanschlusses (64) und des zweiten Verbindungsanschlusses (66) ausgibt und dieses dem Isoliergebiet (74) zuführt, und
  • - eine vierte Auswahlvorrichtung (78), die mit der zweiten Maximumgeneriervorrichtung (70) verbunden ist und so ausgebildet ist, daß sie deren Ausgangssignal als das dem Steueranschluß (72) zugeführte Potential auswählt, wenn die Schnittstellenschaltung deaktiviert ist.
7. Schnittstellenschaltung nach Anspruch 4, dadurch gekennzeichnet, daß
  • - die zweite Maximumgeneriervorrichtung (70) so ausgebildet ist, daß sie das maximale Potential zumindest des ersten Verbindungsanschlusses (64) und des zweiten Verbindungsanschlusses (76) bestimmt und dieses dem Isoliergebiet (74) zuführt, und
  • - eine fünfte Auswahlvorrichtung (78), die mit der zweiten Maximumgeneriervorrichtung (70) verbunden ist und so ausgebildet ist, daß sie deren Ausgangssignal als Stromversorgungspotential eines den Steueranschluß (72) treibenden Steuerverstärkers auswählt, wenn die Schnittstellenschaltung deaktiviert ist.
8. Schnittstellenschaltung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß
jede Maximumgeneriervorrichtung (12; 38; 58; 70) enthält:
  • - eine erste Transistorschaltvorrichtung (84; 94) vom ersten Leitungstyp (P) mit einer Steuerelektrode, die mit einem ersten Eingangsanschluß (90; 100) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, sowie einer ersten Elektrode, die mit einem zweiten Eingangsanschluß (92; 102) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, und eine zweite Elektrode, die mit einem Ausgangsanschluß (88; 98) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, und
  • - eine zweite Transistorschaltvorrichtung (86; 96) vom ersten Leitungstyp (P) mit einer Steuerelektrode, die mit dem zweiten Eingangsanschluß (92; 102) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, sowie einer ersten Elektrode, die mit der zweiten Elektrode der ersten Transistorschaltvorrichtung (84; 94) verbunden ist, und einer zweiten Elektrode, die mit dem ersten Eingangsanschluß (90; 100) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, wobei
  • - der Ausgangsanschluß (88; 98) der Maximumgeneriervorrichtung (12; 38; 58; 70) mit der zweiten Elektrode der ersten Transistorschaltvorrichtung (84; 94) und der ersten Elektrode der zweiten Transistorschaltvorrichtung (86; 96) verbunden ist.
9. Schnittstellenschaltung nach Anspruch 8,
dadurch gekennzeichnet, daß
die erste Transistorschaltvorrichtung (94) und die zweite Transistorschaltvorrichtung (96) in Isoliergebieten vorgesehen sind, die so ausgebildet sind, daß sie auf ein Potential des Ausgangsanschlusses (98) der Maximumgeneriervorrichtung (12; 38; 58; 70) gezogen sind, wenn die Schnittstelle deaktiviert ist.
10. Schnittstellenschaltung nach Anspruch 8,
dadurch gekennzeichnet, daß
die Maximumgeneriervorrichtung (12; 38; 58; 70) ferner enthält:
  • - eine dritte Transistorschaltvorrichtung (104; 126) vom ersten Leitungstyp (P) mit einer Steuerelektrode, die mit dem ersten Eingangsanschluß (118) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, sowie einer ersten Elektrode, die mit dem zweiten Eingangsanschluß (120) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, und einer zweiten Elektrode, die mit einer Stromquellenvorrichtung (112) verbunden ist, und
  • - eine vierte Transistorschaltvorrichtung (106; 128) vom ersten Leitungstyp (P) mit einer Steuerelektrode, die mit dem zweiten Eingangsanschluß (120) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, sowie einer ersten Elektrode, die mit der zweiten Elektrode der dritten Transistorschaltvorrichtung (104; 126) verbunden ist, und einer zweiten Elektrode, die mit dem ersten Eingangsanschluß (118) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, wobei die erste Elektrode auch mit der Stromquellenvorrichtung (112) verbunden ist;
  • - eine fünfte Transistorschaltvorrichtung (108; 130) vom ersten Leitungstyp (P) mit einer Steuerelektrode, die mit der Stromquellenvorrichtung (112) verbunden ist, sowie einer ersten Elektrode, die mit dem zweiten Eingangsanschluß (120) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, und einer zweiten Elektrode, die mit dem Ausgangsanschluß (122) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist, und
  • - eine sechste Transistorschaltvorrichtung (110; 132) vom ersten Leitungstyp (P) mit einer Steuerelektrode, die mit der Stromquellenvorrichtung (112) verbunden ist, sowie einer ersten Elektrode, die mit der zweiten Elektrode der fünften Transistorschaltvorrichtung (108; 130) verbunden ist, und einer zweiten Elektrode, die mit dem ersten Eingangsanschluß (118) der Maximumgeneriervorrichtung (12; 38; 58; 70) verbunden ist.
11. Schnittstellenschaltung nach Anspruch 10,
dadurch gekennzeichnet, daß
die dritte, vierte, fünfte und sechste Transistorschaltvorrichtung (104, 106, 108, 110; 126, 128, 130, 132) in Isoliergebieten vorgesehen sind, die so ausgebildet sind, daß sie auf ein Potential des Ausgangsanschlusses (122) der Maximumgeneriervorrichtung 12; 38; 58; 70) gezogen werden, wenn die Schnittstellenschaltung deaktiviert ist.
12. Schnittstellenschaltung nach einem der Ansprüche 2, 3, 5 bis 7,
dadurch gekennzeichnet, daß
jede Auswahlvorrichtung (14; 28; 60; 76; 78) enthält:
  • - eine erste Transistorschaltvorrichtung (150; 182) vom zweiten Leitungstyp (N) mit einer Steuerelektrode, die mit einer ersten Stromversorgungsleitung (152) verbunden ist, sowie einer ersten Elektrode, die mit einem ersten Eingangsanschluß (154) der Auswahlvorrichtung (14; 28; 60; 76; 78) verbunden ist, und einer zweiten Elektrode, die mit einem Ausgangsanschluß (156) der Auswahlvorrichtung verbunden ist, und
  • - eine siebte Transistorschaltvorrichtung (158; 176) vom ersten Leitungstyp (P) mit einer Steuerelektrode, die mit der ersten Stromversorgungsleitung (152) verbunden ist, sowie einer ersten Elektrode, die mit dem Ausgangsanschluß (156) der Auswahlvorrichtung (14; 28; 60; 76; 78) verbunden ist, und eine zweite Elektrode, die mit einem zweiten Eingangsanschluß (160) der Auswahlvorrichtung (14; 28; 60; 76; 78) verbunden ist,
  • - eine achte Transistorschaltvorrichtung (162; 178) vom ersten Leitungstyp (P) mit einer Steuerelektrode, einer ersten Elektrode, die mit dem ersten Eingangsanschluß (154) der Auswahlvorrichtung (14; 28; 60; 76; 78) verbunden ist, sowie einer zweiten Elektrode, die mit dem Ausgangsanschluß (156) der Auswahlvorrichtung (14; 28; 60; 76; 78) verbunden ist,
  • - eine neunte Transistorschaltvorrichtung (164; 180) vom ersten Leitungstyp (P) mit einer Steuerelektrode, die mit der ersten Stromversorgungsleitung (152) verbunden ist, einer ersten Elektrode, die mit der Steuerelektrode der achten Transistorschaltvorrichtung (162; 178) verbunden ist, sowie einer zweiten Elektrode, die mit dem zweiten Eingangsanschluß (160) der Auswahlvorrichtung (14; 28; 60; 76; 78) verbunden ist, und
  • - eine zweite Transistorschaltvorrichtung (166; 184) vom zweiten Leitungstyp (N) mit einer Steuerelektrode, die mit der ersten Stromversorgungsleitung (152) verbunden ist, sowie einer ersten Elektrode, die mit der Steuerelektrode der achten Transistorschaltvorrichtung (162; 178) verbunden ist, und einer zweiten Elektrode, die mit einer zweiten Stromversorgungsleitung (168; 186) verbunden ist.
13. Schnittstellenschaltung nach Anspruch 12,
dadurch gekennzeichnet, daß
die siebte, achte und neunte Transistorschaltvorrichtung (176, 178, 180) vom ersten Leitungstyp (P) jeweils in einem Isoliergebiet vorgesehen und so ausgebildet sind, daß sie auf ein extern erzeugtes Vorspannpotential (VN) gezogen werden, wenn die Schnittstellenschaltung deaktiviert ist.
14. Schnittstellenschaltung nach Anspruch 12 oder 13,
dadurch gekennzeichnet, daß
die erste und zweite Transistorschaltvorrichtung (182, 184) vom zweiten Leitungstyp (N) jeweils in einem Isoliergebiet vorgesehen und so ausgebildet sind, daß sie auf ein Potential der zweiten Stromversorgungsleitung (186) gezogen werden, wenn die Schnittstellenschaltung deaktiviert ist.
15. Schnittstellenschaltung nach einem vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
die erste Schaltungsvorrichtung (8; 24; 48; 80) eine Stromversorgungsvorrichtung (192) zum Zuführen von Leistung über zumindest eine Halbleiterschaltvorrichtung (198; 202) zu der zweiten Schaltungsvorrichtung (10; 26; 50; 82) ist.
16. Schnittstellenschaltung nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
die zweite Schaltungsvorrichtung (10; 26; 50; 82) eine Ausgabevorrichtung (194) zum Treiben einer Last ist.
17. Schnittstellenschaltung nach Anspruch 16,
dadurch gekennzeichnet, daß
die Stromversorgungsvorrichtung (192) und die Ausgabevorrichtung (194) gekoppelt sind durch
  • - eine erste Halbleiterschaltvorrichtung (198) mit der Leitfähigkeitssperrvorrichtung oder der Störungsvermeidungsvorrichtung, wobei die erste Halbleiterschaltvorrichtung (198) einen ersten Ausgangsanschluß (200) der Stromversorgungsvorrichtung (192) und einen ersten Eingangsanschluß (206) der Ausgabevorrichtung (194) verbindet, und
  • - eine zweite Halbleiterschaltvorrichtung (202) mit der Leitfähigkeitssperrvorrichtung oder der Störungsvermeidungsvorrichtung, wobei die zweite Halbleiterschaltvorrichtung (202) einen zweiten Ausgangsanschluß (204) der Stromversorgungsvorrichtung (192) und einen zweiten Eingangsanschluß (208) der Ausgabevorrichtung (194) verbindet.
18. Schnittstellenschaltung nach einem der Ansprüche 15 bis 17,
dadurch gekennzeichnet, daß
die Stromversorgungsvorrichtung (192) ferner enthält:
  • - eine Reaktanzvorrichtung (210), die so ausgebildet ist, daß sie zeitweise Energie speichert und daß sie mit dem ersten und zweiten Ausgangsanschluß (200, 204) der Stromversorgungsvorrichtung (192) verbunden ist, und
  • - eine Ladeschaltvorrichtung (212, 214), die mit der Reaktanzvorrichtung (210) verbunden ist und so ausgebildet ist, daß sie eine Ladephase erzeugt, in der Energie der Reaktanzvorrichtung (210) von einer Energiequelle zugeführt wird, sowie eine Entladephase, während der zumindest ein Teil der in der Reaktanzvorrichtung (210) gespeicherten Energie dem ersten und zweiten Ausgangsanschluß (200, 204) der Stromversorgungsvorrichtung (192) zugeführt wird.
19. Schnittstellenschaltung nach Anspruch 18,
dadurch gekennzeichnet, daß
die Ladeschaltvorrichtung (212, 214) eine dritte Halbleiterschaltvorrichtung (212) enthält, die mit der Leitfähigkeitssperrvorrichtung oder der Stärungsvermeidungsvorrichtung ausgestattet ist.
20. Schnittstellenschaltung nach einem der Ansprüche 16 bis 19,
dadurch gekennzeichnet, daß
die Ausgabevorrichtung (194) eine Schnittstellenvorrichtung ist, enthaltend:
  • - eine vierte Halbleiterschaltvorrichtung (216; 222) mit einem ersten Verbindungsanschluß, einem zweiten Verbindungsanschluß und einem Steueranschluß und mit einer Leitfähigkeitssperrvorrichtung, die so ausgebildet ist, daß sie das maximale Potential des ersten Verbindungsanschlusses und des zweiten Verbindungsanschlusses dem Steueranschluß in dem Fall zuführt, in dem die Schnittstellenvorrichtung deaktiviert ist, oder einer Störungsvermeidungsvorrichtung, die so ausgebildet ist, daß sie das maximale Potential des ersten Verbindungsanschlusses und des zweiten Verbindungsanschlusses einem Isoliergebiet der vierten Halbleiterschaltvorrichtung (216; 222) in dem Fall zuführt, in dem die Schnittstellenvorrichtung deaktiviert ist, und
  • - 
  • - eine fünfte Halbleiterschaltvorrichtung (218; 224) mit einem ersten Verbindungsanschluß, einem zweiten Verbindungsanschluß und einem Steueranschluß und mit einer Leitfähigkeitssperrvorrichtung, die so ausgebildet ist, daß sie das maximale Potential des ersten Verbindungsanschlusses und des zweiten Verbindungsanschlusses dem Steueranschluß in dem Zustand zuführt, in dem die Schnittstellenvorrichtung deaktiviert ist, oder mit einer Störungsvermeidungsvorrichtung, die so ausgebildet, daß sie das maximale Potential des ersten Verbindungsanschlusses und des zweiten Verbindungsanschlusses einem Isoliergebiet der fünften Halbleiterschaltvorrichtung (218; 224) in dem Fall zuführt, in dem die Schnittstellenvorrichtung deaktiviert ist, wobei
  • - die vierte Halbleiterschaltvorrichtung (216; 222) und die fünfte Halbleiterschaltvorrichtung (218; 224) mit einem Ausgangsanschluß (196) der Schnittstellenvorrichtung verbunden sind, sowie jeweils mit einem ersten und einem zweiten Eingangsanschluß (206; 208) der Schnittstellenvorrichtung, derart, daß
  • - ein Potential an dem Ausgangsanschluß (196) über eine Widerstandsvorrichtung (220) und eine Leitfähigkeitssperrvorrichtung oder eine Störungsvermeidungsvorrichtung einem Steueranschluß der vierten Halbleiterschaltvorrichtung (216) und der fünften Halbleiterschaltvorrichtung (218) bei deaktivierter Schnittstellenvorrichtung zugeführt wird.
21. Schnittstellenschaltung nach Anspruch 20,
dadurch gekennzeichnet, daß
sie ferner enthält:
  • - eine zehnte Transistorschaltvorrichtung (238) vom ersten Leitungstyp (P), die so ausgebildet ist, daß sie ein erstes Versorgungspotential (VDD) einer ersten Treiberschaltungsvorrichtung (234, 236) zum Treiben der vierten Halbleiterschaltvorrichtung (216) und der fünften Halbleiterschaltvorrichtung (218) zuführt, wenn die Schnittstellenvorrichtung aktiviert ist, und
  • - eine elfte Transistorschaltvorrichtung (230) vom ersten Leitungstyp (P) die so ausgebildet ist, daß sie das Potential bei dem Ausgangsanschluß (196) der Schnittstellenvorrichtung über die Widerstandsvorrichtung (220) als Versorgungspotential der ersten Treiberschaltungsvorrichtung (234, 236) jeweils der vierten Halbleiterschaltvorrichtung (216) und der fünften Halbleiterschaltvorrichtung (218) zuführt, wenn die Schnittstellenvorrichtung deaktiviert ist.
22. Schnittstellenschaltung nach Anspruch 20 oder 21,
dadurch gekennzeichnet, daß
die vierte und fünfte Halbleiterschaltvorrichtung (216, 218; 222, 224) p-Kanal MOSFET-Transistoren vom ersten Leitungstyp (P) enthalten.
23. Schnittstellenschaltung nach Anspruch 22,
dadurch gekennzeichnet, daß
eine dritte Maximumgeneriervorrichtung (240) vorgesehen ist, die so ausgebildet ist, daß sie Isoliergebiete der Transistorschaltvorrichtungen vom ersten Leitungstyp (P) in der Schnittstellenvorrichtung, die nicht in der vierten und fünften Halbleiterschaltvorrichtung (216, 218) enthalten sind, auf ein maximales Potential des Versorgungspotentials und Potentials bei dem Ausgangsanschluß (196) der Schnittstellenschaltung zieht.
24. Schnittstellenschaltung nach Anspruch 23,
dadurch gekennzeichnet, daß
eine vierte Maximumgeneriervorrichtung (246) vorgesehen ist, die so ausgebildet ist, daß sie Isoliergebiete der Transistorschaltvorrichtungen vom ersten Leitungstyp (P) in der vierten und fünften Halbleiterschaltvorrichtung (216, 218) auf ein maximales Potential bei den Eingangsanschlüssen (206, 208) und dem Potential bei dem Ausgangsanschluß (196) der Schnittstellenvorrichtung zieht.
25. Schnittstellenschaltung nach einem der Ansprüche 16 bis 19,
dadurch gekennzeichnet, daß
daß die Ausgabevorrichtung eine Schnittstellenvorrichtung ist, enthaltend:
  • - eine sechste Halbleiterschaltvorrichtung (252) mit einem ersten Anschluß, der mit einem ersten Eingangsanschluß (206) der Schnittstellenvorrichtung verbunden ist, sowie einem zweiten Anschluß, der mit einem Ausgangsanschluß (196) der Schnittstellenvorrichtung verbunden ist,
  • - eine fünfte Maximumgeneriervorrichtung (254), die so ausgebildet ist, daß sie die Isoliergebiete in der sechsten Halbleiterschaltvorrichtung (252) auf ein maximales Potential der Potentiale bei dem ersten Eingangsanschluß (206) und dem Ausgangsanschluß (196) der Schnittstellenvorrichtung zieht, und
  • - eine sechste Maximumgeneriervorrichtung (256), die so ausgebildet ist, daß sie ein maximales Potential des Ausgangspotentials der fünften Maximumgeneriervorrichtung (254) und einem Stromversorgungspotential der Schnittstellenvorrichtung bildet.
26. Schnittstellenschaltung nach Anspruch 25,
dadurch gekennzeichnet, daß
sie ferner enthält:
  • - eine sechste Auswahlvorrichtung (258), die so ausgebildet ist, daß sie das Ausgangspotential der sechsten Maximumgeneriervorrichtung (256) einer Steuerelektrode einer dritten Transistorschaltvorrichtung (260) vom zweiten Leitungstyp (N) zuführt, deren erste Elektrode mit einem Eingangsanschluß (262) einer zweiten Treiberschaltungsvorrichtung (264, 266) zum Treiben der sechsten Halbleiterschaltungsvorrichtung (252) verbunden ist und deren zweite Elektrode mit einer zweiten Versorgungsleitung der Schnittstellenvorrichtung verbunden ist, und
  • - eine zwölfte Transistorschaltvorrichtung (268) vom ersten Leitungstyp (P), die so ausgebildet ist, daß sie den Ausgangsanschluß (270) der zweiten Treiberschaltungsvorrichtung (264, 266) mit dem Ausgangspotential der sechsten Maximumgeneriervorrichtung (256) verbindet.
27. Schnittstellenschaltung nach Anspruch 26,
dadurch gekennzeichnet, daß
ferner eine dreizehnte Transistorschaltvorrichtung (272) vom ersten Leitungstyp (P) vorgesehen ist, die so ausgebildet ist, daß sie die zweite Treiberschaltungsvorrichtung (264, 266) von der Stromversorgungsleitung trennt, wenn die Schnittstellenvorrichtung deaktiviert ist.
28. Schnittstellenschaltung nach Anspruch 26,
dadurch gekennzeichnet, daß
ferner eine siebte Halbleiterschaltvorrichtung (274) vorgesehen ist, jeweils mit einem ersten Anschluß der mit dem Ausgangsanschluß (196) der Schnittstellenschaltung verbunden ist, und einem zweiten Anschluß, der mit dem zweiten Eingangsanschluß (208) der Schnittstellenschaltung verbunden ist.
29. Schnittstellenschaltung nach Anspruch 28,
dadurch gekennzeichnet, daß
ferner eine siebte Maximumgeneriervorrichtung (276) vorgesehen ist, die so ausgebildet ist, daß sie Isoliergebiete der siebten Halbleiterschaltvorrichtung (274) auf ein maximales Potential der Potentiale bei dem zweiten Eingangsanschluß (208) und dem Ausgangsanschluß (196) der Schnittstellenvorrichtung zieht.
30. Schnittstellenschaltung nach Anspruch 29,
dadurch gekennzeichnet, daß
ferner eine achte Maximumgeneriervorrichtung (278) vorgesehen ist, die so ausgebildet ist, daß sie die ausgegebenen maximalen Potentiale der fünften Maximumgeneriervorrichtung (254) und der siebten Maximumgeneriervorrichtung (276) der sechsten Maximumgeneriervorrichtung (256) zuführt.
31. Schnittstellenschaltung nach Anspruch 30,
dadurch gekennzeichnet, daß
die sechste Auswahlvorrichtung (258) auch so ausgebildet ist, daß sie das Ausgangssignal der sechsten Maximumgeneriervorrichtung (256) einer Steuerelektrode einer vierten Transistorschaltvorrichtung (280) vom zweiten Leitungstyp (N) zuführt, die eine erste Elektrode aufweist, die mit einem Eingangsanschluß (282) einer dritten Treiberschaltungsvorrichtung (284, 286) zum Treiben der siebten Halbleiterschaltungsvorrichtung (274) verbunden ist, sowie einen zweiten Anschluß, der mit der zweiten Versorgungsleitung verbunden ist.
32. Schnittstellenschaltung nach Anspruch 31,
dadurch gekennzeichnet, daß
ferner eine vierzehnte Transistorschaltvorrichtung (288) vom ersten Leitungstyp (P) vorgesehen ist, die so ausgebildet ist, daß sie den Ausgangsanschluß (290) der dritten Treiberschaltungsvorrichtung (284, 286) mit dem Ausgangsanschluß der sechsten Maximumgeneriervorrichtung (256) verbindet.
33. Schnittstellenschaltung nach Anspruch 32,
dadurch gekennzeichnet, daß
ferner eine fünfzehnte Transistorschaltvorrichtung (292) vom ersten Leitungstyp (P) vorgesehen ist, die so ausgebildet ist, daß sie die dritte Treiberschaltungsvorrichtung (284, 286) von der Stromversorgungsleitung trennt, wenn die Schnittstellenvorrichtung deaktiviert ist.
34. Schnittstellenschaltung nach Anspruch 16,
dadurch gekennzeichnet, daß
die Ausgabevorrichtung (194) eine Differential- Ausgabeschaltung ist, enthaltend:
  • - eine sechzehnte Transistorschaltvorrichtung (294) vom ersten Leitungstyp (P) mit einer Steuerelektrode, einer ersten Elektrode, die mit einem ersten Eingangsanschluß (296) verbunden ist, und einer zweiten Elektrode, die mit einem ersten Ausgangsanschluß (298) der Ausgabevorrichtung (194) verbunden ist,
  • - eine siebzehnte Transistorschaltvorrichtung (300) vom ersten Leitungstyp (P) mit einer Steuerelektrode, einer ersten Elektrode, die mit dem ersten Eingangsanschluß (296) verbunden ist, und einer zweiten Elektrode, die mit einem zweiten Ausgangsanschluß (302) der Ausgabevorrichtung (194) verbunden ist,
  • - eine achtzehnte Transistorschaltvorrichtung (304) vom ersten Leitungstyp (P) mit einer Steuerelektrode, einer ersten Elektrode, die mit dem ersten Ausgangsanschluß (298) der Ausgabevorrichtung (194) verbunden ist, und einer zweiten Elektrode, die mit einem zweiten Eingangsanschluß (306) verbunden ist, und
  • - eine neunzehnte Transistorschaltvorrichtung (308) vom ersten Leitungstyp (P) mit einer Steuerelektrode, einer ersten Elektrode, die mit dem zweiten Ausgangsanschluß (302) der Ausgabevorrichtung (194) verbunden ist, und einer zweiten Elektrode, die mit dem zweiten Eingangsanschluß (306) der Ausgabevorrichtung (194) verbunden ist.
35. Schnittstellenschaltung nach Anspruch 34,
dadurch gekennzeichnet, daß
jedes Isoliergebiet der zwölften bis fünfzehnten Transistorschaltvorrichtung (294, 300, 304, 308) auf ein Durchschnittspotential des ersten und zweiten Ausgangsanschlusses (298, 302) der Ausgabevorrichtung (194) gezogen wird.
36. Schnittstellenschaltung nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
jede der Transistorschaltvorrichtungen vom ersten Leitungstyp (P) ein p-Kanal-MOSFET-Transistor ist.
37. Schnittstellenschaltung nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
jede Transistorschaltvorrichtung vom zweiten Leitungstyp (N) ein N-Kanal-MOSFET-Transistor ist.
38. Schnittstellenschaltung nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
jedes Isoliergebiet eine N-Wanne ist.
39. Störungsvermeidungsverfahren für eine Schnittstellenschaltung mit mindestens einer Halbleiterschaltvorrichtung (1) mit einem ersten Verbindungsanschluß (2), einem zweiten Verbindungsanschluß (4) und einem Steueranschluß (6), wobei die Halbleiterschaltvorrichtung (1) aktiviert wird, wenn eine Potentialdifferenz zwischen dem Steueranschluß (6) und entweder dem ersten Verbindungsanschluß (2) oder dem zweiten Verbindungsanschluß (4) einen festgelegten Schwellwert übersteigt, enthaltend den Schritt:
  • - Zuführen des durch eine Maximumgeneriervorrichtung erzeugten maximalen Potentials des ersten Verbindungsanschlusses (2) und des zweiten Verbindungsanschlusses (4) zu dem Steueranschluß (6) der Halbleiterschaltvorrichtung (1), wenn die Schnittstellenschaltung deaktiviert ist.
40. Störungsvermeidungsverfahren nach Anspruch 39,
dadurch gekennzeichnet, daß
es ferner den Schritt zum Zuführen des maximalen Potentials des ersten Verbindungsanschlusses (2) und des zweiten Verbindungsanschlusses (4) zu einem Isoliergebiet der Halbleiterschaltvorrichtung (1) enthält, wenn die Schnittstellenschaltung deaktiviert ist.
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