DE19502598B4

DE19502598B4 - Eingangspuffer für CMOS-Schaltungen

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Publication number: DE19502598B4
Application number: DE19502598A
Authority: DE
Inventors: Robert J. Proebsting; Hyunsoo Sim
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1994-01-31
Filing date: 1995-01-28
Publication date: 2012-10-18
Anticipated expiration: 2015-01-29
Also published as: KR100392556B1; DE19502598A1; JP3676408B2; US5731713A; JPH0851352A; KR950035088A

Abstract

CMOS-Eingangspuffer, umfassend:
einen NMOS-Transistor (Q2') und einen PMOS-Transistor (Q1'), die zwischen eine untere Versorgungsspannung (V_SS) und eine obere Versorgungsspannung (A) geschaltet sind zur Bildung eines Serienstrompfades zwischen diesen, wobei der NMOS-Transistor und der PMOS-Transistor im wesentlichen gleiche Transkonduktanzen aufweisen, und
Vorspannmittel (16) zum Empfangen einer positiven Versorgungsspannung (V_CC) und zum Bereitstellen der oberen Versorgungsspannung (A), wobei die positive Versorgungsspannung (V_CC) größer ist als die obere Versorgungsspannung (A), dadurch gekennzeichnet, dass
die Vorspannmittel (16) die obere Versorgungsspannung (A) aus einer festen Spannung ableiten, zu der eine PMOS-Schwellenspannung addiert wird und von der eine NMOS-Schwellenspannung subtrahiert wird, und die Vorspannmittel kapazitive Mittel aufweisen, die an die positive Versorgungsspannung (V_CC) angekoppelt sind, um durch Veränderungen in der positiven Versorgungsspannung (V_CC) im wesentlichen dieselben Veränderungen in der oberen Versorgungsspannung (A) auftreten zu lassen.

Description

Die vorliegende Erfindung bezieht sich generell auf eine Eingangspuffer-Schaltung und im einzelnen auf einen CMOS-Eingangspufferschaltkreis, der kompatibel mit einer TTL ist. Die Schaltung liefert eine Schaltschwellenspannung, die relativ unabhängig ist sowohl von den Transistorschwellenspannungen als auch symmetrischem Rauschen an den Leistungszufuhreingangsknoten zu dem Schaltkreis.
Der gegenwärtige Stand der Technik bei der Halbleiterherstellungstechnik ermöglicht, Digitalschaltkreise in vielen unterschiedlichen Techniken zu realisieren einschließlich Bipolar-, Feldeffekt-, Komplementär-Feldeffekt(CMOS)-Technik und anderen. Diese Techniken ermöglichen verschiedene Typen von Logik, jeweils mit ihren eigenen Vorteilen und Nachteilen. Beispielsweise verwendet Transistor-Transistor-Logik (TTL) Bipolar-Transistoren und liefert Schaltungen, die in großem Umfang in schneller hochintegrierter Ausführung erhältlich sind. Feldeffekt(MOS)-Technik ist nicht ebenso schnell, liefert jedoch höhere Dichten, die Mikroprozessoren, Speicher und dergleichen charakterisieren.
Verschiedene Techniken werden oft gemischt zur Bildung eines vollständigen Systems. Beispielsweise kann ein digitales System TTL-Steuerschaltung und CMOS-Datenspeicher umfassen, realisiert als statischer oder dynamischer Random-Speicher. Eingangs- und Ausgangspuffer liefern die Schnittstellen zwischen den Techniken, nämlich unter Akzeptanz von TTL-Signalen und Bezugnahme derselben auf die CMOS-Teile oder umgekehrt.
Die CMOS-Technik liefert komplementär leitende Transistoren, n-Kanal MOS (NMOS) und p-Kanal MOS (PMOS). Die NMOS-Komponenten sind eingeschaltet, wenn ihre Gate-Elektroden positiv vorgespannt sind, während die PMOS-Komponenten ausgeschaltet sind. Umgekehrt sind die PMOS-Komponenten eingeschaltet, wenn ihre Gate-Elektroden negativ vorgespannt sind, während die NMOS-Komponenten dann aus sind. Mit dieser Technik wird ein logischer Inverter, gebildet aus einer Totem-Konfiguration eines PMOS-Transistors, der eine obere Versorgungsspannung auf einen Ausgangsknoten schaltet und einem NMOS-Transistor, der eine untere Versorgungsspannung zu dem Ausgangsknoten durchverbindet. Die Gate-Knoten beider Transistoren sind zusammengeschaltet und mit dem Eingangsknoten verbunden. Infolge der Spannungsdifferenz zwischen den Logikzuständen ”1” und ”0” haben CMOS-Schaltungen relativ hohe Rauschimmunität. Darüber hinaus ist, wenn das Eingangssignal stetig bei einer der Versorgungsspannungen liegt, einer der beiden in Serie geschalteten Transistoren nicht leitend, und das Logik-Gatter verbraucht im wesentlichen null Leistung.
Der Verbrauch von im wesentlichen keiner Leistung unter dieser Bedingung bedeutet jedoch nicht, daß CMOS-Schaltungen keinen Leistungsverbrauch der Eingangsspannungen aufweisen oder nicht empfindlich gegenüber Rauschen sind. Dies wird weiter in Verbindung mit 1A und 1B erläutert.
1A illustriert eine CMOS-Eingangsstufe 12 nach dem Stand der Technik, die einen PMOS-Transistor Q1 und einen NMOS-Transistor Q2 umfaßt, was einen TTL-kompatiblen CMOS-Eingangspuffer bildet. Eine TTL-Schaltung 10 liefert ein Eingangssignal des Potentials (V_i) an die Eingangsstufe 12. Die beiden Transistoren Q1 und Q2 sind zwischen eine positive Versorgungsspannung V_CC, typischerweise 5 Volt, und eine untere Versorgunsspannung V_SS, typischerweise Masse, geschaltet (Das Symbol für den PMOS-Transistor hat einen Kreis auf dem Gate-Knoten). Die Verschaltung zwischen den PMOS- und NMOS-Transistoren bildet die Ausgangsklemme der Eingangsstufe 12, an der die Ausgangsspannung V_O, die von der Stufe entwickelt wird, bereitgestellt wird.
In Schaltungen, die sie verwenden, hat die Eingangsstufe 12 einen Trippunkt, an welchem die Eingangsspannung V_i bewirkt, daß die Transistoren Q1 und Q2 im wesentlichen den gleichen Sättigungsstrom führen. Der Trippunkt ist auch derjenige Eingangsspannungspegel, oberhalb welchem der NMOS-Transistor Q2 den Ausgang V_O auf Masse zieht und unter welchem der PMOS-Tansistor Q1 den Ausgang V_O in Richtung V_CC zieht.
Der Trippunkt der CMOS-Eingangsstufe 12 wird üblicherweise so gewählt, daß er in der Mitte zwischen spezifizierten V_i Hoch- und Niedrigeingangspegel von 2,4 und 0,8 Volt liegt oder irgendwo im Bereich von 1,6 Volt. Wenn die Eingangsspannung V_i jedoch bei irgendeinem Pegel sowohl oberhalb der Schwellenspannung (V_t oder V_tn) des NMOS-Transistors Q2 (etwa 0,8 Volt) und auch unter V_CC minus der Schwellenspannung (V_t oder V_tD) des PMOS-Transistors Q1 liegt, sind beide, Q1 und Q2, leitend. Ein Strom fließt von V_CC nach V_SS, und die Schaltung verbraucht Leistung. Obwohl demgemäß viele TTL-Schaltungen in der Lage sind, einen hohen Ausgangslogikpegel oberhalb des spezifizierten Minimalpegels von 2,4 Volt zu erzeugen, erreichen sie typischerweise nicht einen Ausgangspegel (d. h. V_CC minus eine PMOS-Schwelle), der hinreicht, um den PMOS-Transistor auszuschalten. Wenn demgemäß die TTL-Schaltung 10 ein Eingangssignal V_i bei einem unzureichend hohen Pegel an die Eingangsstufe 12 liefert, sind beide Transistoren des CMOS-Paares eingeschaltet, was bewirkt, daß Strom von V_CC nach V_SS fließt und Leistung verbraucht wird.
5 Volt TTL-kompatible statische CMOS-Eingangspuffer nach dem Stand der Technik haben üblicherweise den Trippunkt asymmetrisch eingestellt zwischen V_CC und V_SS (gewöhnlich bei etwa 1,6 Volt oberhalb V_SS und 3,4 Volt unter V_CC). Diese asymmetrische Positionierung ist der Grund, daß viele statische Eingangspuffer besonders empfindlich sind gegenüber Rauschen, das an der V_SS-Eingangsklemme anliegt.
Leistungsversorgungsrauschen läßt sich am besten verstehen unter Bezugnahme auf 1B. 1B zeigt eine integrierte Schaltung 14 mit einer V_CC-Klemme, angeschlossen an eine V_CC-Versorgungsspannung über den Stiftanschluß 13, und eine V_SS-Klemme, angeschlossen an die V_SS-Versorgung über Stiftanschluß 15. Obwohl in kommerziellen Konstruktionen jede Anstrengung unternommen wird, um die Impedanzen dieser Stiftanschlüsse niedrig zu halten, gibt es doch nicht vernachlässigbare Induktanzen. Diese Induktanzen sind in 1B illustriert durch die Zufuhrleitungsinduktanz L1 und die entsprechende, im wesentlichen gleiche Masse- oder Rückführleitungsinduktanz L2.
Einige CMOS-Komponenten, wie ein dynamischer Random-Speicher (DRAM), ziehen im Wartebetrieb einen im wesentlichen bei null liegenden Strom, schalten jedoch auf hohen Stromverbrauch bei Beginn eines aktiven Zyklus. Wegen der Augenblicksspannung über einer Induktivität ist L (di/dt) die schnelle Stromänderung (di/dt) multipliziert mit der Leitungsinduktanz L in der Lage, bis zu 1 Volt über L1 zu entwickeln. Da die Schaltung 14 keine Ladung speichert (und unter Vernachlässigung jeglichen Stromes durch die Ausgangsstifte), ist der Versorgungsstrom I₁ im wesentlichen gleich dem Rücklaufstrom I₂, so daß di₁/dt = di₂/dt ist. Da darüber hinaus die Induktanzen L1 und L2 im wesentlichen gleich sind, erscheint 1 Volt Abfall über L1 auch als 1 Volt Abfall über der Induktanz 12. Das Ergebnis ist, daß während des zunehmenden Stromes das Potential an der V_CC-Klemme um den gleichen Betrag abfällt wie das Potential an der V_SS-Klemme ansteigt und umgekehrt bei abnehmendem Strom. Demgemäß bewirkt ein Ein-Volt-Spannungsabfall über der Induktanz L2 einen Ein-Volt-Anstieg an der V_SS-Klemme, während ein entsprechender Ein-Volt-Abfall über der Induktanz L1 einen Ein-Volt-Abfall an der V_CC-Klemme bewirkt. Das Rauschen ist demgemäß symmetrisch. Zusätzlich können die Ausgangsknoten sämtlich gleichzeitig von V_SS auf V_CC (oder umgekehrt) schalten, wobei Strom von V_CC (oder V_SS) gezogen wird ohne einen entsprechenden Strom in V_SS (oder V_CC), welcher stattdessen auf den Ausgangsleitungen erscheint. Dies führt zu asymmetrischem Rauschen. Dieser unerwünschte Effekt wird üblicherweise verhindert durch Verwendung von getrennten Leistungsversorgungsstiften für die Ansteuerung der Ausgangspuffer, so daß das Hauptleistungsversorgungsrauschen symmetrisch bleibt.
Da V_CC und V_SS symmetrisch ändern, ändert sich leider der Trippunkt in der Schaltung nach dem Stand der Technik gemäß 1A. Bei der Eingangsschaltschwelle oder dem Trippunkt sind die Sättigungsströme durch Q1 und Q2 gleich. Um einen Trippunkt von 1,6 Volt zu erzielen, ist die Auslegung der Schaltung derart erforderlich, daß bei 1,6 Volt der NMOS-Transistor Q2 und der PMOS-Transistor Q1 denselben Sättigungsstrom haben. Bei einer Eingangsspannung von 1,6 Volt wird der NMOS-Transistor Q2 eingeschaltet bei V_i – V_SS – V_t = 1,6 – 0 – 0,8 = 0,8 Volt oberhalb seiner Schwellenspannung. Bei derselben Eingangsspannung von 1,6 Volt wird mit einer PMOS-Schwellenspannung von 0,8 Volt und mit einer V_CC-Versorgungsspannung von 5,0 Volt der PMOS-Transistor Q1 eingeschaltet durch V_CC – V_i – |V_tp| = 5 – 1,6 – 0,8 = 2,6 Volt. Um einen Trippunkt von 1,6 Volt zu erreichen, ist es erforderlich, daß die Transkonduktanz g_n des NMOS-Transistors viel höher ist als diejenige des PMOS-Transistors.
In diesem Beispiel wird der NMOS-Transistor so ausgelegt, daß er eine Transkonduktanz von 2,6 mA/Volt aufweist (was multipliziert mit den vorher berechneten 0,8 Volt 2,08 mA ergibt), während der PMOS so ausgelegt wird, daß er eine Transkonduktanz von 0,8 mA/Volt aufweist (was multipliziert mit den vorher berechneten 2,6 Volt ebenfalls 2,08 mA ergibt).
Wenn in diesem Beispiel Rauschen auf den Leistungsversorgungen bewirkt, daß V_SS 1 Volt unter Masse liegt, nimmt die Leitung durch den NMOS-Transistor Q2 um 2,6 mA zu. Die Symmetrie des Leistungsversorgungsrauschens bewirkt, daß V_CC um 1 Volt erhöht wird und daß die Leitung durch den PMOS-Transistor Q1 um 0,8 mA zunimmt. Demgemäß führte das symmetrische Rauschen an den beiden Leistungsversorgungen zu einer sehr unsymmetrischen Ladung in den Sättigungsströmen von Q1 und Q2. Dies ist natürlich zurückzuführen auf die unterschiedlichen Transkonduktanzen von Q1 und Q2, die ihrerseits erforderlich waren, um den gewünschten Trippunkt von 1,6 Volt zu erreichen.
In diesem Beispiel ist mit einem angenommenen symmetrischen Rauschen von 1 Volt auf V_SS und V_CC der Trippunkt auf 1,07 Volt gewandert. Beim Berechnen der Ströme für Q2 und Q1 bei 1,07 Volt Eingang findet man: I₂ = (V_i – V_SS – V_t)g_n = (1,07 – (–1) – 0,8)(2,6 mA/Volt) = 3,30 mA (Gl. 1) und I₁ = (V_CC – V_i – /V_tp/) = (5 + 1 – 1,07 – 0,8)(0,8 mA/Volt) = 3,30 mA).
Da die Ströme bei 1,07 Volt gleich sind, ist der Trippunkt 1,07 Volt. Demgemäß bewegte 1 Volt Rauschen an den Leistungsklemmen den Trippunkt von 1,6 Volt auf 1,07 Volt, eine Änderung von 0,53 Volt, obwohl das Rauschen symmetrisch war. Demgemäß bewirkte das symmetrische Rauschen an den Leistungsklemmen, hervorgerufen durch den Betrieb der integrierten Schaltung seinerseits, die Veränderung des Trippunktes des Eingangspuffers auf der Schaltung. Dies kann dazu führen, daß Eingangspuffer eine extern angelegte logische ”0” als logische ”1” interpretieren oder eine extern angelegte logische ”1” als eine logische ”0”.
Der Trippunkt von statischen CMOS-Eingangspuffern nach dem Stand der Technik ändert sich mit PMOS- und NMOS-Transistorschwellenspannungsänderungen. Wie oben angedeutet, wird der Trippunkt irgendeines TTL-kompatiblen statischen CMOS-Eingangspuffers typischerweise so gewählt, daß er in der Mitte liegt zwischen hohen und niedrigen Pegeln oder bei 1,6 Volt. Wie oben erörtert, wird der Trippunkt meistens eingestellt durch Herstellen des PMOS- und des NMOS-Transistors mit Transkonduktanzen, die bewirken, daß die Transistoren im wesentlichen den gleichen Strom am Trippunkt führen. Üblicherweise erfordert dies, daß die Transkonduktanz des NMOS-Transistors mindestens dreimal so groß ist wie die des PMOS-Transistors. Veränderungen der Schwellenspannung des PMOS-Transistors haben einen geringen Einfluß auf den Trippunkt wegen seiner niedrigen Transkonduktanz. Dies ist jedoch nicht zutreffend für Veränderungen in der Schwellenspannung des NMOS-Transistors. Diese Änderungen haben einen deutlichen Einfluß auf den Trippunkt. Eine Ein-Volt-Zunahme der NMOS-Schwellenspannung erhöht den Trippunkt um mindestens 0,75 Volt.
Schließlich kann der Trippunkt konventioneller CMOS-Eingangspuffer beeinflußt werden durch andere Schaltungsgruppen auf der integrierten Schaltung. Dies tritt ein, weil in größeren integrierten CMOS-Schaltungschips das Plazieren vieler der Eingangspuffer bequemerweise abliegt von der V_SS-Eingangsklemme zu dem Chip. Metallverbindungen werden auf dem Chip verwendet, um V_SS an die Eingangspuffer anzulegen. Dieses Metall hat einen gewissen Widerstand, insbesondere in den kleinsten Querschnitten, und die einzelnen Stufen der CMOS-Eingangspuffer oder anderer Schaltungen erzeugen genug Strom, um deutliche Spannungen über diesem Widerstand zu entwickeln. Der Trippunkt der Eingangsstufe eines CMOS-Puffers wird wiederum beeinflusst von dem Strom, der von anderen Schaltungen gezogen wird, welche sich dieselbe interne Leistungsversorgungsleitung teilen. Aus der US 4 956 567 ist ein Eingangspuffer mit einem NMOS-Transistor und einem PMOS-Transistor gemäß dem Oberbegriff des Anspruchs 1 bekannt.
Die vorliegende Erfindung schafft einen CMOS-Eingangspuffer, der gleichzeitig drei getrennte und wichtige Ziele zu erreichen ermöglicht. Er kann relativ unempfindlich sein gegenüber symmetrischem Leistungsversorgungsrauschen, er kann relativ unempfindlich sein gegenüber Veränderungen in den PMOS- und NMOS-Schwellenspannungen, und schließlich
ist es möglich, daß er im wesentlichen keine Gleichspannungsleistung verbraucht, wenn die Eingangsspannung auf einem hohen oder niedrigen Logikpegel liegt, angelegt von einer TTL-Schaltung.
Die abhängigen Patentansprüche definieren bevorzugte Ausgestaltungen der Erfindung.
Gemäß der vorliegenden Erfindung kann ein CMOS-Eingangspuffer ein komplementäres Paar von MOS-Transistoren umfassen, das so strukturiert ist, dass sie im wesentlichen dieselbe Transkonduktanz aufweisen (g_p für dem PMOS-Transistor, g_n für den NMOS-Transistor). Dann wird der Trippunkt des Puffers auf die Mitte zwischen dem schlechtesten Fall der TTL hohen und niedrigen Ausgangsspannungen gesetzt, indem die Source-Klemme des PMOS-Transistors an einen Vorspannschaltkreis angeschlossen wird, der eine Vorspannung entwickelt, die niedriger ist als die positive Versorgungsspannung. Der Vorspannkreis entwickelt eine Vorspannung, die den Trippunkt unabhängig macht von den Schwellenspannungen und sicherstellt, daß der PMOS-Transistor nicht leitet, wenn die empfangene TTL-Ausgangsspannung hoch liegt (der NMOS-Transistor ist aus, wenn die TTL-Eingangsspannung niedrig ist, sowohl in diesem als auch in Schaltkreisen nach dem Stand der Technik).
In einer bevorzugten Ausführungsform der Erfindung verwendet die Eingangsstufe einen PMOS-Transistor, dessen Drain verbunden ist mit dem Drain des NMOS-Transistors. Die Source des PMOS-Transistors ist mit dem Vorspannpotential verbunden. Die Source des NMOS-Transistors ist mit einer V_SS-Potentialquelle verbunden. Die Gates der entsprechenden Transistoren sind zusammen an eine Eingangsklemme gelegt. Schließlich sind die beiden CMOS-Transistoren so konstruiert, daß sie annähernd gleiche Transkonduktanzen besitzen.
Der Vorspannschaltkreis entwickelt eine Schaltspannung, deren ideale Größe eine feste, prozeßabhängige Spannung ist, gleich einer festliegenden prozeßunabhängigen Spannung plus der Größe von einer PMOS-Transistorschwellenspannung minus einer NMOS-Transistorschwellenspannung. Diese Vorspannung, etwa 3,2 Volt in der bevorzugten Ausführungsform, wird an die Source des PMOS-Transistors angelegt, wodurch der Trippunkt der Eingangsstufe auf etwa die Mitte zwischen der Vorspannung und dem V_SS-Potential gelegt wird. Zusätzlich wird die Vorspannung kapazitiv auf die positive Versorgungsspannung gekoppelt, so daß die Source des PMOS-Transistors Rauschen auf der positiven Versorgungsspannung folgt. Da beide Transistoren gleiche Transkonduktanzen aufweisen, erhöht symmetrisches, intern erzeugtes Leistungsversorgungsrauschen momentan die Spannung an V_CC zum Erzeugen einer Zunahme im PMOS-Strom, während gleichzeitig die Spannung von V_SS abnimmt und dieselbe Zunahme im NMOS-Strom hervorruft. Demgemäß leiten trotz Veränderung von V_SS und V_CC als Ergebnis von solchem Rauschen die Transistoren beide gleich am Trippunkt, der bei 1,6 Volt über äußerem Massepotential verbleibt.
Wenn darüber hinaus die empfangene TTL-Ausgangsspannung nach hoch schaltet, typischerweise auf einen Spannungspegel, der größer ist als spezifiziert (beispielsweise 2,4 Volt), wird die Spannung des PMOS-Transistor-Gates relativ zu der 3,2 Volt Vorspannung an seiner Source niedriger als die PMOS-Schwellenspannung. Dies bewirkt, daß der PMOS-Transistor aufhört zu leiten, und es fließt kein Strom durch das CMOS-Transistorpaar. Dies war nicht der Fall bei Schaltungen nach dem Stand der Technik, solange nicht die Eingangsspannung etwa 4,2 Volt überstieg. Es fließt auch kein Strom, wenn die TTL-Eingangsspannung niedrig ist (typischerweise in der Größenordnung von 0,4 Volt), weil der NMOS-Transistor ausgeschaltet ist.
Demgemäß ist die Schaltung nach 2, bei der die PMOS- und NMOS-Transistoren etwa gleiche Transkonduktanzen aufweisen, relativ leistungsversorgungsrauschen-unempfindlich. Zusätzlich hat mit einer Vorspannung am Knoten A bei etwa 3,2 Volt die Schaltung den korrekten Trippunkt von 1,6 Volt und hört auf, Strom bei irgendeiner Eingangsspannung über etwa 2,4 Volt oder unter 0,8 Volt zu ziehen. Es gibt jedoch ein Problem: der Ausgangsspannungshub ist nur von V_SS bis zu der Vorspannung, nicht bis V_CC, so daß die nächste Stufe (CMOS-Inverter) Leistung zieht. Die folgenden Ausführungsformen der Erfindung lösen dieses Problem.
In einer anderen Ausführungsform der Erfindung wird ein CMOS-Eingangspuffer gebildet aus einer Anzahl von CMOS-Transistorstufen, die in Serie geschaltet sind. Jede Stufe hat einen separaten Vorspannschaltkreis, von dem aus sie arbeitet, wobei die Vorspannung jeder nachfolgenden Stufe positiver ist als diejenige der vorangehenden Stufe um eine Spannung, deren Höhe etwas kleiner ist als die Schwellenspannung eines PMOS-Transistors (siehe 4). Diese Vorspanntechnik stellt sicher, daß jede Stufe nichtleitend ist für jeden empfangenen statischen TTL-Ausgang (hoch oder niedrig).
In einer anderen Ausführungsform der Erfindung wird jede letzte Stufe entweder einer einzelnen Stufe oder mehrerer Stufen, die jeweils getrennt, wie oben beschrieben, vorspannt sind, mit einer Rückkopplungsschaltung versehen. Wenn der Eingangsknoten der letzten Stufe auf eine schwache hohe Spannung gesteuert wird (beispielsweise etwa 3,2 Volt), zieht die Rückkopplungsschaltung diesen Eingang auf V_CC, wobei der PMOS-Transistor ausgeschaltet wird und damit der Leistungsverbrauch reduziert wird (siehe 5 oder 6).
Die Erfindung verwendet eine Vorspannung, deren Wert gleich ist einer Spannung, entwickelt durch eine feste (prozeß- und V_CC-unabhängige) Spannungsquelle, verringert um eine NMOS-Schwellenspannung, vermehrt um eine PMOS-Schwellenspannung. Die Wirkung des Einschlusses der NMOS- und PMOS-Schwellenspannungen besteht darin, den Trippunkt des Eingangspuffers relativ unempfindlich zu machen gegenüber Prozeßvariationen der Transistorschwellenspannungen, was eine sehr wünschenswerte Charakteristik darstellt.
Die Vorteile der vorliegenden Erfindung sollten nun offensichtlich sein. Erstens ist der Trippunkt eines CMOS-Eingangspuffers, aufgebaut entsprechend der vorliegenden Erfindung, relativ unempfindlich gegenüber intern erzeugtem Leistungsversorgungsrauschen, d. h., bleibt zentriert zwischen den beiden Betriebsspannungen der Stufe: der Vorspannung und V_SS. Dieses Merkmal der Erfindung minimiert falsches Ansprechen infolge Leistungsversorgungsrauschen. Zweitens ist der Trippunkt eines statischen CMOS-Eingangspuffers entsprechend der vorliegenden Erfindung unempfindlich gegenüber Prozeßvariationen der PMOS- und NMOS-Transistorschwellenspannungen, um weiter adäquate Margen unter allen Bedingungen sicherzustellen, um falsche Reaktionen zu verhindern. Da drittens der PMOS-Transistor in einen nichtleitenden Zustand gebracht werden kann, wenn das empfangene TTL-Ausgangssignal in einem niedrigen Zustand oder in einem hohen Zustand deutlich unter V_CC liegt, wird der Leistungsumsatz verringert. Diese und andere Vorteile und Aspekte der Erfindung werden für Fachleute verdeutlicht durch die nachfolgende detaillierte Beschreibung.
1A und 1B zeigen Schaltungsschemata, die typisch für den Stand der Technik sind,
2 ist eine repräsentative Eingangsstufe eines statischen Eingangs-CMOS-Puffers entsprechend der vorliegenden Erfindung,
3 ist ein Schaltungsschema eines Vorspannschaltkreises, wie in 2 dargestellt,
4 ist ein Schaltkreisschema in Ausführungsform der Erfindung, bei der aufeinanderfolgende angeschlossene CMOS-Stufen jeweils mit Vorspannschaltkreisen versehen sind, um ein TTL-Signal auf einen Ausgang zu übertragen,
5 ist ein Schaltungsschema einer anderen Ausführungsform zur Darstellung der Verwendung von zwei CMOS-Stufen zum Übertragen des TTL-Eingangs auf ein vollständig CMOS-kompatibles Signal, das sich zwischen den beiden Versorgungsspannungen ändert,
6 ist ein Schaltungsschema einer bevorzugten Ausführungsform des statischen Eingangspuffers, und
7 ist ein Schaltkreisschema einer alternativen Ausführungsform der Vorspannschaltung nach 3.
2 illustriert eine Ausführungsform einer Eingangsstufe eines statischen Eingangspuffers gemäß der Erfindung. Wie 2 zeigt, umfaßt die Eingangsstufe 12' einen PMOS-Transistor Q1' und einen NMOS-Transistor Q2', angeschlossen zur Bildung einer Eingangsstufe 12'.
Es sei angenommen, daß die minimalen hochliegenden und maximal niedrigliegenden Eingangslogikpegel der CMOS-Schaltung 12' 2,4 Volt für einen hohen Eingangspegel und 0,8 Volt für einen niedrigen Eingangspegel seien. Vorzugsweise liegt der Trippunkt der Eingangs-CMOS-Stufe 12' in der Mitte zwischen diesen beiden Pegeln oder bei 1,6 Volt.
Der PMOS-Transistor Q1' und der NMOS-Transistor Q2' sind so konstruiert, daß ihre entsprechenden Transkonduktanzen etwa gleich sind. Demgemäß erzeugen die Transistoren Q1' und Q2' dieselbe Änderung des Drain-Source-Stromes in Reaktion auf dieselbe Änderung der Gate-Source-Spannungen. Die Transkonduktanz eines MOS-Transistors ist proportional der Breite des Transistors und (etwa) invers proportional zu der Länge des Transistors. Die Anpassung der Transkonduktanzen kann erzielt werden durch Veränderung der annähernden Breiten und Längen der Kanäle der Transistoren. Vorzugsweise wird die Länge des MOS-Transistors so gewählt, daß sie so kurz wie möglich ist, um minimale Verzögerung zu schaffen. Demgemäß verwendet der Transistor vorzugsweise den kürzesten Kanal, den die Technik ermöglicht, und die Breite wird nach Erfordernis eingestellt, um die gewünschte Transkonduktanz zu ergeben. Mit konventionellen Kurzkanal-MOS-Transistoren ändert sich der Sättigungsstrom des Transistors etwa linear mit der Differenz zwischen der Gate-Source-Spannung und der Transistor-Schwellenspannung (der Sättigungsstrom von Langkanaltransistoren ändert sich mit dem Quadrat dieser Differenz). Für gleiche Transkonduktanzen muß der PMOS-Transistor breiter sein als der NMOS-Transistor.
2 zeigt ferner die Source des PMOS-Transistors Q1', angeschlossen an einen Spannungsknoten A, an den eine Vorspannschaltung 16 eine Vorspannung anlegt. Diese Vorspannung wird ausgewählt, um den Trippunkt der CMOS-Eingangsstufe 12' an den gewünschten 1,6 Volt-Pegel zu plazieren in der Mitte zwischen dem hohen und dem niedrigen Eingangspegel. Da die Transkonduktanzen des PMOS- und des NMOS-Transistors sich etwa gleich verhalten und mit der Annahme, daß die Höhe der Transistorschwellenspannungen etwa gleich sind, muß die Vorspannung einen Spannungspegel für die Source des PMOS-Transistors liefern, die soviel oberhalb des gewünschten Trippunktes liegt, wie die Spannung an der Source des NMOS-Transistors (Masse) unter dem gewünschten Trippunkt ist. Für einen 1,6 Volt-Trippunkt muß die Vorspannung an Knoten A der 2 bei etwa 3,2 Volt liegen. Wenn natürlich die Höhen der NMOS- und PMOS-Schwellenspannungen nicht gleich sind, kann eine entsprechende Änderung in der Vorspannung vorgenommen werden unter Anwendung des Konzepts der vorliegenden Erfindung.
Die CMOS-Eingangsstufe 12' arbeitet wie folgt. Es sei angenommen, daß die Eingangsspannung zur Stufe 12' von TTL-Schaltung 10 niedrig ist, d. h. unter 0,8 Volt liegt. Dies bringt den PMOS-Transistor Q1' in einen leitenden Zustand. Es sei nun angenommen, daß die NMOS-Schwellenspannung 0,8 Volt beträgt, der NMOS-Transistor nichtleitend ist und kein Strom von V_CC nach V_SS fließt. Wenn die NMOS-Schwellenspannung unter 0,8 Volt liegt, etwa bei 0,6 Volt, ist der NMOS-Transistor nicht vollständig ausgeschaltet, und es fließt ein kleiner Strom. Wenn der NMOS-Transistor wenig oder keinen Strom führt, zieht der PMOS-Transistor Q1' das Ausgangssignal V_O nach oben in Richtung der Vorspannung an Knoten A in Höhe von 3,2 Volt.
Es sei nun angenommen, daß das empfangene TTL-Ausgangssignal V_i nach hoch schaltet, d. h. auf eine Spannung oberhalb 2,4 Volt. Dies schaltet den NMOS-Transistor Q2' ein. Da die Source von PMOS-Transistor Q1' am Knoten A bei 3,2 Volt liegt und das Gate von Q1' bei mindestens 2,4 Volt, genügt die Gate-Source-Spannungsdifferenz nicht, um die PMOS-Schwelle von minus 0,8 Volt zu überwinden. Demgemäß ist der PMOS-Transistor Q1' nichtleitend. Unter dieser Bedingung führt selbst trotz des leitenden Zustands des NMOS-Transistors Q2' die CMOS-Eingangsstufe 12' keinen Strom von V_CC nach V_SS, und das Ausgangssignal V_O wird vom NMOS-Transistor Q2' auf V_SS gezogen.
Zwecks Unempfindlichkeit gegenüber Prozeßvariationen, Stromversorgungsspannung und Temperatur kann die Vorspannschaltung 16 realisiert werden unter Verwendung eines modifizierten Bandlückengenerators. Eine solche Schaltung besteht aus zwei Teilen. Der erste Teil ist ein bekannter Bandlückenregler, der eine prozeßunabhängige, temperaturunabhängige und versorgungsspannungsunabhängige 3,2 Volt-Spannung liefert. Der zweite Teil addiert die Größe einer PMOS-Schwellenspannung und subtrahiert die Größe einer NMOS-Transistorschwellenspannung von dieser festgelegten 3,2 Volt-Spannung unter Verwendung eines Schaltungstyps, der unten beschrieben wird.
Eine einfachere Alternative zu einem Bandlückengenerator ist jedoch die Vorspannschaltung 16, die in 3 dargestellt ist. Wie gezeigt, umfaßt die Vorspannschaltung 16 vier PMOS-Transistoren, Q4, Q5, Q6 und Q7, die mit Source und Drain zusammengeschaltet sind zur Bildung eines Serienstrompfades zwischen V_SS und V_CC. Der Drain des PMOS-Transistors Q4 ist verbunden mit V_SS, und die Source des PMOS-Transistors Q7 ist verbunden mit V_CC. Jeder der Transistoren Q4 bis Q7 wird vorzugsweise mittels eines N-Wannen-CMOS-Prozesses hergestellt, und jeder hat seine entsprechende Wanne mit seiner Source verbunden. Vorzugsweise sind die Transistoren Q4, Q5 und Q7 sämtlich langkanalig, schmale Transistoren mit etwa gleichen Längen und etwa gleichen Breiten, und der Transistor Q6 ist einer vom Typ mit breitem und kurzem Kanal.
Die Transistoren Q4 bis Q7 entwickeln eine Vorspannung am Knoten B, die ein fester Bruchteil (etwa 2/3) von V_CC ist, d. h. etwa 3,2 Volt. (Die Spannung über Transistor Q6 beträgt etwa eine PMOS-Schwellenspannung, was die Drain-Source-Spannung von Q7 um diese eine Schwellenspannung absenkt, jedoch nicht die Gate-Source-Spannung verringert. Dieser Spannungsabfall über Q6 hat beinahe keinen Einfluß auf die Spannung am Knoten B, weil Q7 gesättigt bleibt). Die Vorspannung am Knoten C ist die Spannung, entwickelt am Knoten B (3,2 Volt), plus die eine PMOS-Schwellenspannung (etwa 0,8 Volt) des Kurzkanaltransistors Q6.
Der Knoten C ist an das Gate eines NMOS-Transistors Q8 angekoppelt, der als Source-Folger arbeitet. Das Gate des Transistors Q8 ist ebenfalls auf V_CC gekoppelt über eine Kapazität C1. Der Drain des Transistors Q8 ist an V_CC gelegt, während die Source des Transistors Q8 die Vorspannung bildet, die an den Knoten A der Eingangsstufe 12' (2) angelegt wird. Die Kapazität C1 ist vorzugsweise groß genug, so daß irgendwelches hochfrequente Rauschen an V_CC, erzeugt durch den Betrieb der Schaltung, im wesentlichen von dem Source-Folger-Transistor Q8 auf Knoten A reflektiert wird. Das so reflektierte Rauschen ist zum größten Teil das Komplement desselben an V_SS. Wenn demgemäß die Source-Klemme von PMOS-Transistor Q1' sich ändert, ändert sich auch die Source-Klemme von NMOS-Transistor Q2', jedoch in entgegengesetzter Richtung. Auf diese Weise sind die Spannungsveränderungen, die am Knoten A und V_SS in Erscheinung treten, zwischen welchen die Transistoren Q1' und Q2' einen Serienstrompfad bilden, im wesentlichen symmetrisch.
Am Trippunkt sind die Ströme durch das CMOS-Transistorpaar Q1' und Q2' (2) gleich. Der Sättigungsstrom durch den PMOS-Transistor Q1', I1, ist: I1 = (V_A – V_i – V_tp)g_p (Gl. 2), worin V_A die Spannung am Knoten A ist, V_i die Spannung am Gate des Transistors Q1', V_tp die Größe der (negativen) Schwellenspannung des PMOS-Transistors Q1' und g_p die Transkonduktanz des PMOS-Transistors Q1' sind. (Die Transistoren Q1', Q2' sind Kurzkanalkomponenten, was zu der linearen Beziehung der Gleichung 1 führt, wie oben erläutert.)
In ähnlicher Weise ist der Sättigungsstrom durch den Transistor Q2' unter der Annahme, daß V_SS der Massepegel ist: I2 = (V_i – V_tn)g_n (Gl. 3), worin V_tn die Schwellenspannung des NMOS-Transistors Q2' und g_n die Transkonduktanz des NMOS-Transistors Q2' sind.
Am Trippunkt der Eingangsstufe 12' sind die Sättigungsströme gleich: I1 = I2 = (V_A – V_i – V_tp)g_p = (V_i – V_tn)(g_n).
Die Transistoren Q1' und Q2' sind so bemessen, daß ihre Transkonduktanzen (g_D bzw. g_n) im wesentlichen gleich sind. Deshalb ergibt das Dividieren durch die gleiche Transkonduktanz (g_p, g_n) und Auflösen nach V_i: 2V_i = V_A – V_tp + V_tn (Gl. 4).
Die Spannung am Knoten B ist ein festliegender (schwellenspannungsunabhängiger) Bruchteil der Versorgungsspannung V_CC. Die Spannung am Knoten A, V_A, ist deshalb dieser feste Bruchteil von V_CC, erhöht um die PMOS-Schwellenspannung, die vom Transistor Q6 präsentiert wird und abgesenkt um die NMOS-Schwelle des Transistors Q8. Demgemäß gilt, V_A = kV_CC + V_tp – V_tn (Gl. 5), worin V_tp die Höhe der Schwellenspannung irgendeines PMOS-Transistors einschließlich des PMOS-Transistors Q6 ist, V_tn die Schwellenspannung irgendeines NMOS-Transistors einschließlich des NMOS-Transistors Q8 (3) ist, und k der gewünschte Bruchteil von V_CC ist.
Wenn der Ausdruck für V_A aus Gleichung 4 für V_A in Gleichung 3 substituiert wird, ergibt sich: 2V_i = kV_CC + V_tp – V_tn – V_tp + V_tn (Gl. 6).
Demgemäß gilt, V_i = kV_CC/2 (Gl. 7).
Die Schwellenspannungen für die PMOS- und NMOS-Transistoren löschen einander aus, was zeigt, daß der Trippunkt kV_CC/2 direkt in Beziehung steht mit der Versorgungsspannung V_CC und nicht mit irgendeiner der NMOS- oder PMOS-Schwellenspannungen. Demgemäß etabliert die Vorspannschaltung, die in 3 dargestellt ist, einen Trippunkt in der Schaltung nach 2, der unabhängig ist von bestimmten Unsicherheiten des Herstellungsprozesses.
Symmetrisches Rauschen auf den Leistungszufuhreingangsklemmen beeinflußt den Trippunkt nicht. Wenn das Eingangssignal beim Trippunkt liegt, sind definitionsgemäß der NMOS-Sättigungsstrom und der PMOS-Sättigungsstrom gleich. Bei symmetrischem Rauschen kann zu irgendeinem Zeitpunkt V_SS 0,5 Volt unter der Systemmasse liegen und V_CC 0,5 Volt oberhalb der Systemversorgungsspannung. Der Knoten A liegt ebenfalls 0,5 Volt oberhalb seines Nominalwertes infolge des Kondensators C1 in 3. Mit V_SS 0,5 Volt unter Systemmasse nimmt der NMOS-Transistor-Q2'-Strom um diese Spannungsänderung (0,5 Volt) multipliziert mit der Transkonduktanz (g_n) des NMOS-Transistors zu. Gleichzeitig jedoch nimmt die Spannung an der Source von PMOS-Transistor Q1 (am Knoten A) um dieselben 0,5 Volt zu. Da die Transkonduktanz g_p des PMOS-Transistors Q1' gleich der des NMOS-Transistors Q2' ist, nimmt der Strom durch PMOS-Transistor Q2' um dieselben 0,5 Volt multipliziert mit demselben Transkonduktanzwert g_p zu. Deshalb bleiben bei symmetrischem Rauschen die Ströme einander gleich, genauso wie sie es ohne Rauschen wären.
Der Eingangspuffer 12' der 2, unter Verwendung der Vorspannschaltung nach 3, hat einen Trippunkt, der unabhängig ist von Transistorschwellenspannungen und unabhängig von symmetrischem Rauschen an seinen Versorgungsanschlüssen, womit zwei primäre Ziele der vorliegenden Erfindung erreicht sind. Ein weiterer Vorteil besteht darin, daß diese Stufe keine Stetigzustandsleistung verbraucht, wenn der Eingang unter etwa 0,8 Volt oder über etwa 2,4 Volt liegt. Diese Eliminierung von Stetigleistungsverbrauch bei Eingangspotentialen oberhalb etwa 2,4 Volt ist ein drittes wichtiges Ziel. Die meisten Schaltungen nach dem Stand der Technik erfordern, daß das Eingangspotential mindestens V_CC minus V_tp oder etwa 4,2 Volt beträgt, um Stromfluß zu unterbinden.
Obwohl die Vorspannschaltung 16 nach 3 eine Vorspannung am Knoten A derart erzeugt, daß der Trippunkt des Eingangspuffers im wesentlichen unempfindlich ist gegenüber Prozeßveränderungen der MOS-Schwellenspannungen, hängt er ab von der Versorgungsspannung V_CC. Es kann Anwendungen für den Eingangspuffer 12' und Vorspannschaltkreis 16 geben, die Veränderungen in V_CC unterliegen, wo diese Reaktion unakzeptabel ist. Falls dies der Fall ist, kann die Schaltung 16A gemäß 7 verwendet werden. Obwohl oberflächlich gesehen ähnlich, sind die Schaltungen nach 3 und 7 in Aufbau und Funktion unterschiedlich.
Die Vorspannschaltung 16A der 7 umfaßt einen Serienstrang von PMOS-Transistoren Qa, Qb, Q4', Q5', Q6' und Q7', vorzugsweise gebildet mittels eines CMOS-N-Wannenprozesses und jeweils mit der entsprechenden Wanne an die Source angeschlossen. Der PMOS-Transistor Q7' ist mit einem langen schmalen Kanal ausgebildet und ist mit seinem Gate an V_SS angeschlossen. Die Transistoren Qa, Qb, ..., Q6' sind so aufgebaut, daß sie kurze, breite Kanäle besitzen.
Der PMOS-Transistor Q7' leitet nur einen kleinen Strom, so daß die PMOS-Transistoren Qa, ..., Q6' als Zener-Dioden dienen mit Schwellenspannungen, die etwas größer sind als eine PMOS-Transistorschwellenspannung V_tp. Demgemäß ist die Vorspannung, entwickelt am Knoten A, durch die Vorspannschaltung 16A fünf PMOS-Schwellen (5·V_tp), verringert um eine NMOS-Schwelle V_tn. Dadurch ist die Vorspannung am Knoten A, geliefert durch die Vorspannschaltung 16A, nicht mehr ein Bruchteil der Versorgungsspannung V_CC, sondern wird ausschließlich entwickelt aus den Schwellenspannungen der Transistoren.
Wenn die Vorspannschaltung 16A in Fällen verwendet wird, bei denen Rauschen auf der Versorgungsspannung V_CC vorhanden ist, wird ein hochresistives Element R zwischen Kondensator C1 und dem Knoten zwischen Q7' und Q6' addiert. Das resistive Element kann eine Schicht mit hohem Widerstand sein oder ein in geeigneter Weise vorgespannter PMOS- oder NMOS-Transistor. Der wichtige Aspekt besteht darin, daß die Impedanz (Resistanz), die das resistive Element R aufweist, groß ist (typischerweise MOhms) im Vergleich mit der Impedanz bei Betrachtung der Verbindung der PMOS-Transistoren Q6' und Q7'. Darüber hinaus ist die Zeitkonstante RC1 vorzugsweise lang im Vergleich mit der Frequenz der Rausch-Transienten und kurz im Vergleich mit der Anstiegszeit der Versorgungsspannung V_CC.
Die Vorspannschaltung nach 3 liefert eine Vorspannung mit einem Trippunkt, der unabhängig ist von Prozeßparametern, jedoch von V_CC abhängt. Die Vorspannschaltung nach 7 liefert eine Vorspannung mit einem Trippunkt, der unabhängig ist von V_CC, jedoch abhängt von der PMOS-Schwellenspannung. Alternativ kann ein Bandlückengeneratorschaltkreis eine Vorspannung liefern, die unabhängig ist von V_CC, Prozeßparametern und Temperatur. Diese festliegende Spannung kann dann substituiert werden für die Transistoren Q4 und Q5 in 3, um am Knoten B zu erscheinen. Dann wird, wie zuvor, die feste Spannung am Knoten B angehoben um die Größe einer PMOS-Schwellenspannung durch Transistor Q6 und abgesenkt um eine NMOS-Schwellenspannung durch Transistor Q8. Wie zuvor beschrieben, liefert dies eine ideale Vorspannung am Knoten A der 2 zum Erzielen eines Trippunkts, der unabhängig ist von allen Variablen, einschließlich der Größe von V_CC, Temperatur und sowohl der NMOS- wie auch der PMOS-Schwellenspannung.
Unabhängig von dem verwendeten Vorspannschaltkreis wird, wenn das Ausgangssignal vom Eingangspuffer 12' der 2 einen normalen CMOS-Inverter ansteuert, erhebliche Leistung umgesetzt. Dies ist so, weil der Ausgang des Eingangspuffers 12' einen hoch liegenden Ausgangsspannungspegel hat, der nur die Spannung am Knoten A ist oder etwa 3,2 Volt. Dieser 3,2 Volt-Pegel ist niedrig genug, um den PMOS-Transistor der folgenden Stufe einzuschalten (dessen Source als bei V_CC oder etwa +5 Volt liegend angenommen wird). Natürlich ist dieser 3,2 Volt-Pegel auch hoch genug, um den NMOS-Transistor in der folgenden Stufe durchzuschalten. Obwohl deshalb der Eingangspuffer 12' keine statische Leistung konsumiert, konsumiert die zweite von dem Eingangspuffer 12' angesteuerte Stufe Leistung.
Eine Lösung für dieses Problem besteht darin, eine Serie von Invertern in Kaskade zu schalten, jeden mit seinem eigenen, separaten Vorspannschaltkreis. Diese Konfiguration ist in 4 gezeigt. Der erste Inverter 12'' und die Vorspannschaltung 16' sind identisch mit jenen, die in 2 und 3 dargestellt sind. Diese setzen den Trippunkt und sorgen für die Immunität gegenüber Leistungsversorgungsrauschen. Wie erwähnt jedoch, beträgt der Hochpegelausgang der ersten Stufe nur etwa 3,2 Volt.
Der zweite Vorspannschaltkreis 34 der 4 unterscheidet sich von dem ersten Vorspannschaltkreis 16. Er liefert an Knoten A' eine Spannung, die etwas niedriger ist als eine PMOS-Schwellenspannung oberhalb der Spannung an Knoten A, beispielsweise etwa 3,8 Volt. Eine hoch liegende Ausgangsspannung V01, von 3,2 Volt von der ersten Stufe 12'', schaltet den PMOS-Transistor Q11 der zweiten Stufe 32 aus, dessen Source bei 3,8 Volt und nicht bei 5 Volt liegt. Eine niedrige Spannung von der ersten Stufe liefert einen hohen Ausgang, V02, von der zweiten Stufe von 3,8 Volt. Die dritte Vorspannschaltung 40 der 4 liefert eine Spannung am Knoten A'', die weniger als eine PMOS-Schwellenspannung oberhalb jener am Knoten A' liegt, etwa 4,4 Volt am Knoten A''. Der 3,8 Volt hoch liegende Pegel von der zweiten Stufe am Knoten V02 schaltet den PMOS-Transistor Q21 in der dritten Stufe aus, dessen Source auf Knoten A'' bei 4,4 Volt liegt. In ähnlicher Weise genügt die hoch liegende Spannung V03, von 4,4 Volt, um den PMOS-Transistor Q13 des CMOS-Inverters auszuschalten. Demgemäß liefern die Vorspannschaltkreise 34 und 40 sukzessiv höhere Spannungen für ihre entsprechenden Inverter, wobei jeweils eine Aufstufung erfolgt um weniger als eine PMOS-Schwellenspannung, um alle Stufen daran zu hindern, irgendwelchen Stetigzustand-Leistungsumsatz zu erzeugen. Mit dieser Konfiguration schaltet der Ausgang am Knoten V04 zwischen V_SS und V_CC, obwohl für irgendeine Eingangsspannung V_i für die erste Stufe unter etwa 0,8 Volt oder über etwa 2,4 Volt es keinen Leistungsumsatz im stetigen Zustand gibt in irgendeiner in Kaskade geschalteten Inverterstufen.
Die Vorspannschaltungen 34 und 40 entwickeln eine Vorspannung, die nicht mehr als eine PMOS-Schwellenspannung höher ist als jene der unmittelbar vorangehenden Stufe. Davon abgesehen, arbeiten die Vorspannschaltungen in derselben Weise wie die Schaltung nach 3. Schließlich erreicht die Vorspannung den Grenzwert von V_CC an der CMOS-Stufe 40. Die letzte CMOS-Stufe 50 des CMOS-Eingangspuffers 30 ist von konventioneller Konstruktion.
Die Arbeitsweise jeder der CMOS-Stufen nach 4 ist die gleiche wie unter Bezugnahme auf 2 und 3 beschrieben. Eine niedrige TTL-Eingangsspannung schaltet die NMOS-Transistoren Q2' und Q22 aus und die PMOS-Transistoren Q11 und Q13. Demgemäß wird kein Strom von irgendeiner der CMOS-Stufen bei niedrigem TTL-Logikpegeleingang geführt. Umgekehrt schaltet ein hoher TTL-Logikpegel die Transistoren Q1', Q12, Q21 und Q23 aus, um wiederum Stromfluß zu vermeiden. Demgemäß verbraucht der CMOS-Eingangspuffer 30 beinahe keine Leistung, wenn der Eingang V_i entweder niedrig oder hoch auf TTL-Logikpegel liegt.
Während die Schaltung nach 4, die vier Stufen verwendet, um den TTL-Eingangshub auf einen CMOS V_CC/V_SS-Spannungshub zu übersetzen, geeignet ist für das Entwickeln der notwendigen Pufferung zum Ansteuern einer hohen kapazitiven Last, ist in 5 eine verbesserte Ausführungsform dargestellt. 5 zeigt einen CMOS-Eingangspuffer 60 mit zwei CMOS-Stufen: einer Eingangsstufe 62, die das TTL-Signal V_i empfängt, und einer Ausgangsstufe 66, die ein Ausgangssignal V_out liefert, das sich zwischen den Versorgungsspannungen V_CC und V_SS ändert. Die Eingangsstufe entspricht der 2 oder 4 und umfaßt einen PMOS-Transistor Q61, angekoppelt an V_CC über einen Source-Folger-NMOS-Transistor Q63 und an Masse über einen NMOS-Transistor Q62. Die Transistoren Q61, Q62 haben etwa gleiche Transkonduktanzen. Der TTL-Eingang ist als V_i an die verbundenen Gates des CMOS-Transistorpaars, Q61 und Q62, angelegt, während der Ausgang am Knoten D erscheint. Der Gate-Anschluß des NMOS-Transistors Q63 ist mit Knoten C des Vorspannschaltkreises 16 (3) verbunden, wodurch eine Vorspannung an die Source-Klemme des PMOS-Transistors Q61 angelegt wird, die, wie oben beschrieben, ein fester Bruchteil der Versorgungsspannung V_CC, vermindert um eine NMOS-Schwelle und vermehrt um eine PMOS-Schwelle, ist. Demäß hat die Eingangsstufe 62 einen Trippunkt bei etwa 1,6 Volt, wenn V_CC etwa 5 Volt beträgt.
Die Ausgangsstufe 66 des CMOS-Eingangspuffers 60 is ein CMOS-Inverter mit dem CMOS-Transistorpaar Q67, Q68, deren Gate-Terminals an den Knoten D angeschlossen sind. Der Ausgang von Stufe 66, V_out, steuert die nächste Stufe der Logik an und wird außerdem angelegt an den Gate-Anschluß des PMOS-Rückkopplungstransistors Q69, dessen Source- und Drain-Anschlüsse zwischen V_CC und Knoten D gelegt sind.
Der CMOS-Eingangspuffer 60 arbeitet wie folgt. Wenn das Eingangssignal V_i ein Niedrigpegellogik-TTL-Signal ist (0,8 Volt oder weniger), schaltet der NMOS-Transistor Q62 aus, und der PMOS-Transistor Q61 schaltet ein, womit der Knoten D auf die Vorspannung der Source-Klemme des Source-Folger-Transistors Q63 gezogen wird. Der NMOS-Transistor Q68 der Ausgangsstufe 66 schaltet ein und zieht damit das Ausgangssignal V_out in Richtung V_SS. Mit V_out nahe Masse wird der PMOS-Rückkopplungstransistor Q69 eingeschaltet und zieht Knoten D vollständig auf V_CC unter Ausschalten des PMOS-Transistors Q67. Der NMOS-Source-Folger-Transistor Q63 zieht seine Source auf etwa 3,2 Volt, hindert sie jedoch nicht daran, positiver zu werden. Stattdessen hindert er seine Source daran, negativer zu werden als 3,2 Volt. Wenn demgemäß PMOS-Transistor Q69 durchschaltet unter Hochziehen des Knotens D auf V_CC, stört der NMOS-Transistor Q63 nicht. (Zu diesem Zeitpunkt ist die Source von Q63 auf V_CC gezogen über Q69 und Q61.) Mit dem Eingangssignal V_i auf TTL niedrig und Knoten D auf V_CC verbraucht der CMOS-Eingangspuffer 60 beinahe keine Leistung. Die Eingangsstufe hat keinen Strompfad von V_CC nach V_SS, weil der NMOS-Transistor Q62 gesperrt ist. In ähnlicher Weise gibt es keinen Strompfad von V_CC nach V_SS in der Ausgangsstufe 66, weil der PMOS-Transistor Q67 aus ist.
Wenn das Eingangssignal V_i auf einem logisch hohen TTL-Pegel liegt, wird der PMOS-Transistor Q61 der Eingangsstufe ausgeschaltet, weil seine Source bei nur 3,2 Volt liegt. Der NMOS-Transistor Q62 wird eingeschaltet. Der NMOS-Transistor Q62 hat eine viel größere Transkonduktanz als PMOS-Transistor Q69. Demgemäß überrundet anfänglich der NMOS-Transistor Q62 den PMOS-Transistor Q69 und zieht den Knoten D in Richtung Masse. In der Ausgangsstufe 66 ist der NMOS-Transistor Q68 ausgeschaltet, und der PMOS-Transistor Q67 wird eingeschaltet, womit der Ausgang V_out in Richtung V_CC gezogen wird unter Ausschalten des PMOS-Rückkopplungstransistors Q69. Nachdem der Ausgang auf hoch schaltet, verbraucht der CMOS-Eingangspuffer 60 beinahe keine Leistung.
Es gibt jedoch eine gewisse Hysterese, welche die Eingangsstufe 62 aufweist, die unerwünscht sein kann. Dies wird nachstehend erläutert. Ein niedriger TTL-Eingang zur Eingangsstufe 62 zieht den Knoten D zunächst auf 3,2 Volt durch Q61 und dann auf V_CC über den Rückkopplungstransistor Q69. Wenn der Eingang V_i auf einen hoch liegenden TTL-Logikpegel umschaltet, um den Knoten D niedrig zu schalten, muß der Strom durch den NMOS-Transistor Q62 momentan die Summe der Ströme für beide PMOS-Transistoren Q61 und Q69 übersteigen. Wenn demgemäß V_i auf hoch schaltet, ist der Trippunkt jene Spannung, bei der der Strom durch Transistor Q62 den Strom durch Transistor Q61 um eine Höhe übersteigt, gleich dem Strom durch den Rückkopplungstransistor Q69. Wenn umgekehrt das Eingangssignal V_i nach niedrig schaltet, ist der Trippunkt jene Spannung, bei der der Strom durch PMOS-Transistor Q61 ohne Unterstützung von dem ausgeschalteten PMOS-Transistor Q69 den Strom durch den NMOS-Transistor Q62 übersteigt. Demgemäß hat der Eingangspuffer 62 einen relativ niedrigen Trippunkt, wenn der Eingang von hoch nach niedrig schaltet, jedoch einen relativ hohen Trippunkt, wenn der Eingang von niedrig auf hoch schaltet.
Wenn Hysterese unerwünscht ist, kann eine Zwischenstufe, die den Rückkopplungstransistor Q69 enthält, zwischen die Eingangs- und Ausgangsstufen eingefügt werden. Die Zwischenstufe 64 ist in 6 wiedergegeben, zusammen mit der Eingangs- bzw. Ausgangsstufe 62 bzw. 66. 6 ist eine Ausführungsform der Erfindung, die sehr wenig der Hysterese des CMOS-Eingangspuffers 60 gemäß 5 aufweist.
Die Transistoren Q61 und Q62 in der Eingangsstufe 62 sind vorzugsweise so bemessen, daß ihre Transkonduktanzen gleich sind. Dies ist nicht erforderlich für die Transistoren Q64 und Q65 in der zweiten Stufe 64. Jede der CMOS-Stufen 62 und 64 empfängt eine Vorspannung an Knoten A1 bzw. A2. Die Vorspannung kann geliefert werden von einem Vorspannschaltkreis 16 (3) am Knoten C und auf Knoten A1 und A2 über NMOS-Source-Folger-Transistoren Q63 bzw. Q66 gekoppelt werden. Der Transistor Q8 in 3 repräsentiert entweder Transistor Q63 oder Q66 in 6. In 6 ist der Ausgangsknoten D der Eingangsstufe 62 auf den Gate-Anschluß des PMOS Q64 und NMOS-Transistors Q65 der Zwischenstufe 64 gekoppelt. Der Ausgang E der Zwischenstufe 64 ist auf den Gate-Anschluß des CMOS-Inverterschaltkreises, Transistoren Q67 und Q68, gekoppelt. Wie zuvor (5) ist der Ausgang V_out verbunden mit der Gate-Klemme von PMOS-Rückkopplungstransistor Q69, dessen Drain-Knoten nun mit Knoten E verbunden ist.
Wenn V_i der hohe TTL-Logikpegel ist, gewöhnlich 2,4 Volt oder mehr, wird der Knoten D in Richtung Masse gezogen durch den NMOS-Transistor Q62, während der Knoten E in Richtung der Vorspannung am Knoten A2 durch den PMOS-Transistor Q64 gezogen wird, was wiederum zur Folge hat, daß Q68 den Ausgang V_out niedrig zieht. Nachdem V_out auf niedrig schaltet, wird der Knoten E von der Vorspannung am Knoten A2 vollständig auf V_CC über den Rückkopplungstransistor Q69 gezogen. Wenn der Eingang V_i auf einen niedrigen TTL-Logikpegel umschaltet, schaltet der NMOS-Transistor Q62 aus. Der eingeschaltete PMOS-Transistor Q61 zieht den Knoten D in Richtung der Vorspannung am Knoten A1, wodurch der PMOS-Transistor Q64 ausgeschaltet wird und der NMOS-Transistor Q65 eingeschaltet wird, um den Knoten E auf nahezu Masse zu ziehen. Dies zieht den Ausgang V_out der Inverterschaltung in Richtung V_CC, und der Rückkopplungstransistor Q69 schaltet aus. Obwohl die Zwischenstufe einige Hystereses aufweist, hat die Eingangsstufe 62 eine sehr hohe Spannungsverstärkung nahe ihrem Trippunkt, so daß eine sehr kleine Änderung der Eingangsspannung die Ausgangsspannung der ersten Stufe hinreichend ändert, um die Hysterese der zweiten Stufe zu überwinden. Deshalb weist der Puffer nach 6 eine sehr geringe Hysterese am Eingang auf.
Wegen der Anschlußkissenauslegung der integrierten Schaltung befinden sich einige Eingangspuffer gewöhnlich entfernt auf dem Chip von dem V_SS-Anschluß. Der Eingangspuffer 60 (5) oder Eingangspuffer 60' (6), wie auch irgendwelche begleitende Eingangspuffer, sind normalerweise an eine Metallverdrahtung angeschlossen zum Empfang von V_SS. Der Anschluß hat einen nicht vernachlässigbaren Widerstand. Zu irgendeinem gegebenen Zeitpunkt können einige der Eingangspuffer eine Eingangsspannung nahe ihrem Trippunkt empfangen, während welcher Zeit sowohl der NMOS- als auch der PMOS-Transistor der Eingangsstufe gleichzeitig leiten. Der unvorhersagbare Strom, gezogen von den verschiedenen Stufen der mehrfachen Eingangspuffer, bewirkt einen Spannungsabfall über diesem unerwünschten Widerstand, was wiederum bewirkt, daß die V_SS-Versorgungsspannung, welche irgendein bestimmter Eingangspuffer erhält, und insbesondere die Eingangsstufe 62, fluktuiert. Diese Fluktuation von V_SS beeinflußt den Trippunkt der Stufen des Eingangspuffers, insbesondere die Eingangsstufe 62, was die Schaltschwellenspannung des Eingangspuffers unvorhersagbar macht.
Um die Kompensation bezüglich des Widerstandes des V_SS-Anschlusses zu ermöglichen, wird die Eingangsstufe 62 vorzugsweise mit ihrem eigenen, getrennten Anschluß 70 von dem V_SS-Kissen des Chips versehen, wie in 6 dargestellt. Das heißt, jeder Eingangspuffer ist mit einem getrennten Leiter für die Übertragung von V_SS von dem V_SS-Kissen zu dem betreffenen Puffer zu versehen. Demgemäß rührt jeglicher Spannungsabfall über dem Widerstand, den der Anschluß 70 aufweist, her von der betreffenden Eingangsstufe und nicht von dem Strom, der von den anderen Eingangspuffern oder anderen Schaltkreisen gezogen wird. Zusätzlich wird der NMOS-Transistor Q62 breiter gemacht, um seine Transkonduktanz g_n zu erhöhen. Der NMOS-Transistor Q62 und der Widerstand R des V_SS-Anschlusses 70 führen zu einer äquivalenten Transistor-Transkonduktanz, die berechnet wird wie folgt: g_e = g_n/(1 + g_n·R) (Gl. 8), worin g_n die Transkonduktanz des NMOS-Transistors Q62 ist, R der Widerstand des V_SS-Anschlußdrahtes 70 und g_e die äquivalente Transkonduktanz der Kombination des NMOS-Transistors Q62 und des Widerstandes R.
Da der V_SS-Anschlußdraht-Widerstand R und die Transkonduktanz g_n des NMOS-Transistors Q62 steuerbare Größen sind, kann die äquivalente Transkonduktanz g_e gleich gemacht werden der Transkonduktanz des PMOS-Transistors Q61, vermindert um den Source-Widerstand des Source-Folger-Transistors Q63. Demgemäß wird der Widerstand des Anschlusses 70 Teil der Auslegung unter Absenkung des wirksamen g_n des NMOS-Transistors Q62 auf annähernd gleich dem (reduzierten) g_p des PMOS-Transistors Q61.
Demgemäß schafft die Erfindung einen statischen CMOS-Eingangspuffer, der aus einer Spannungsdifferenz arbeitet, die kleiner ist als jene der Versorgungsspannungen (V_CC, V_SS), so daß zumindest einer der Transistoren des CMOS-Paares ausgeschaltet ist, wenn nicht gerade umgeschaltet wird, wodurch der Leistungsumsatz minimiert wird. Ferner sind die Transistoren des CMOS-Paares so bemessen, daß ihre entsprechenden Transkonduktanzen (oder äquivalente Transkonduktanzen, wenn die V_SS-Spur und Source-Folger-Widerstände berücksichtigt werden) gleich sind, was die Trippunkte des Puffers unempfindlich machen gegen symmetrisches Leistungsversorgungsrauschen. Schließlich ist der CMOS-Puffer der vorliegenden Erfindung unempfindlich gegen Prozeßvariationen in den PMOS- und NMOS-Schwellenspannungen.
Fachleute werden realisieren, daß die Lehre der Erfindung angewandt werden kann immer dann, wenn ein Puffer benötigt wird, bespielsweise in Speicherkomponenten, Mikroprozessoren und dergleichen, um niedrige Spannungshübe auf höhere Spannungshübe der CMOS-Schaltung zu übersetzen. Wenn Niederspannungs-CMOS-Schaltung (3,0 oder 3,3 Volt) gemischt wird mit Hochspannungs-CMOS-Schaltung (5,0 Volt), kann die Erfindung einen Puffer auf den Hochspannungs-CMOS bilden zum Empfang von Daten von dem Niederspannungs-CMOS, wobei die oben beschriebenen Vorteile erzielt werden. Darüber hinaus kann die Erfindung verwendet werden für Schaltkreise, die intern bei reduzierter Spannung arbeiten, jedoch hohe äußere Versorgungsspannungen empfangen. In diesen Schaltungen werden Niederspannungssignale in einem Teil der Schaltung umgesetzt auf Hochspannungssignale in anderen Teilen der Schaltung.

Claims

CMOS-Eingangspuffer, umfassend: einen NMOS-Transistor (Q2') und einen PMOS-Transistor (Q1'), die zwischen eine untere Versorgungsspannung (V_SS) und eine obere Versorgungsspannung (A) geschaltet sind zur Bildung eines Serienstrompfades zwischen diesen, wobei der NMOS-Transistor und der PMOS-Transistor im wesentlichen gleiche Transkonduktanzen aufweisen, und Vorspannmittel (16) zum Empfangen einer positiven Versorgungsspannung (V_CC) und zum Bereitstellen der oberen Versorgungsspannung (A), wobei die positive Versorgungsspannung (V_CC) größer ist als die obere Versorgungsspannung (A), dadurch gekennzeichnet, dass die Vorspannmittel (16) die obere Versorgungsspannung (A) aus einer festen Spannung ableiten, zu der eine PMOS-Schwellenspannung addiert wird und von der eine NMOS-Schwellenspannung subtrahiert wird, und die Vorspannmittel kapazitive Mittel aufweisen, die an die positive Versorgungsspannung (V_CC) angekoppelt sind, um durch Veränderungen in der positiven Versorgungsspannung (V_CC) im wesentlichen dieselben Veränderungen in der oberen Versorgungsspannung (A) auftreten zu lassen.
CMOS-Eingangspuffer nach Anspruch 1, bei dem der PMOS-Transistor (Q1') zwischen die obere Versorgungsspannung und einen Ausgangsknoten (V_O) gekoppelt ist, der NMOS-Transistor (Q2') zwischen die untere Versorgungsspannung (V_SS) und den Ausgangsknoten (V_O) geschaltet ist und der NMOS-Transistor (Q2') und der PMOS-Transistor (Q1') Gate-Anschlüsse aufweisen, die zusammengekoppelt und mit einem Eingangsknoten (V_i) verbunden sind.
CMOS-Eingangspuffer nach Anspruch 1, mit Mitteln für das Kommunizieren der unteren Versorgungsspannung (V_SS) zu dem NMOS-Transistor (Q2'), welche Kommunikationsmittel einen Widerstand R aufweisen, und bei dem der Widerstand R und die Transkonduktanz g_n des NMOS-Transistors (Q2') und die Transkonduktanz g_p des PMOS-Transistors (Q1') die Beziehung aufweisen: g_p = g_n/(1 + g_n·R).
CMOS-Eingangspuffer nach Anspruch 1, bei dem die Vorspannmittel (16) Bandlückengeneratormittel umfassen, angekoppelt an die positive Versorgungsspannung (V_CC) für das Bereitstellen der oberen Versorgungsspannung (A).
CMOS-Eingangspuffer nach Anspruch 1, bei dem die Vorspannmittel (16) eine Mehrzahl von MOS-Transistoren umfassen, welche jeweils mit Source- und Drainanschlüssen miteinander verbunden sind zur Bildung eines Serienstrompfades zwischen der positiven Versorgungsspannung (V_CC) und der unteren Versorgungsspannung (V_SS) zum Bereitstellen einer Vorspannung, und einen Source-Folger-MOS-Transistor umfassen, angekoppelt zum Empfang der Vorspannung und für das Bereitstellen der oberen Versorgungsspannung (A) aus der Vorspannung.
CMOS-Eingangspuffer nach Anspruch 5, bei dem die MOS-Transistoren PMOS-Transistoren mit einem Gate-Anschluß und einem Drain-Anschluß sind, die miteinander verbunden sind, wobei einer der PMOS-Transistoren mit dem Source-Anschluß mit der positiven Versorgungsspannung (V_CC) verbunden ist und mit dem Drain-Anschluß mit dem Source-Anschluß eines anderen PMOS-Transistors verbunden ist.
CMOS-Eingangspuffer nach Anspruch 1, wobei die Vorspannmittel (16) eine Mehrzahl von PMOS-Transistoren umfassen, die zusammengeschaltet sind zur Bildung eines Serienstrompfades zwischen der positiven Versorgungsspannung (V_CC) und der unteren Versorgungsspannung (V_SS), wobei jeder der Mehrzahl von PMOS-Transistoren in einer Wanne ausgebildet ist, die mit seiner Source-Zuleitung verbunden ist und mit einer Gate-Zuleitung, die mit seiner Drain-Zuleitung verbunden ist, wodurch eine Vorspannung an einer Source-Drain-Verbindung eines Paares der PMOS-Transistoren bereitgestellt wird.
CMOS-Eingangspuffer nach Anspruch 7, mit einem Source-Folger-MOS-Transistor, der die Vorspannung auf den PMOS-Transistor (Q1') des CMOS-Eingangspuffers koppelt.
CMOS-Eingangspuffer nach Anspruch 8, bei dem der Source-Folger-MOS-Transistor ein NMOS-Transistor ist.
CMOS-Eingangspuffer mit einer ersten und einer zweiten Eingangsstufe, die in Kaskade hintereinander geschaltet sind und die jeweils umfassen: ein Paar von CMOS-Transistoren, eine Verbindung zwischen dem Paar der CMOS-Transistoren, die eine Ausgangsklemme bildet, wobei das Paar der Transistoren jeweils Gate-Zuleitungen aufweist, die miteinander verkoppelt sind zur Bildung eines Eingangsanschlusses, wobei die Eingangsklemme der ersten Eingangsstufe eine Eingangsklemme für ein Eingangssignal vom TTL-Typ bildet, die Ausgangsklemme der ersten Eingangsstufe auf die Eingangsklemme der zweiten Eingangsstufe gekoppelt ist und das CMOS-Ausgangssignal an der Ausgangsklemme der zweiten Eingangsstufe bereitgestellt wird, und Vorspannmittel (16), die für die erste Eingangsstufe eine erste Vorspannung bereitstellen und für die zweite Eingangsstufe eine zweite Vorspannung bereitstellen, die um weniger als eine PMOS-Schwellenspannung positiver ist als die erste Vorspannung, wobei die erste Eingangsstufe ein Eingangspuffer nach Anspruch 1 ist.
CMOS-Eingangspuffer nach Anspruch 10, ferner umfassend eine dritte Eingangsstufe, bei der die Vorspannmittel (16) für die dritte Eingangsstufe eine dritte Vorspannung liefern, die um weniger als etwa eine PMOS-Schwellenspannung positiver ist als die zweite Vorspannung.