JP5747445B2

JP5747445B2 - ゲート駆動装置

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Publication number: JP5747445B2
Application number: JP2010108237A
Authority: JP
Inventors: 考徳小濱; 増澤　和孝; 和孝増澤; 熊谷　直樹; 直樹熊谷
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-05-13
Filing date: 2010-05-10
Publication date: 2015-07-15
Anticipated expiration: 2030-05-10
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Description

本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄｇａｔｅｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）等の入力容量の大きな能動素子のゲートを駆動するゲート駆動装置に関する。

この種のゲート駆動装置としては、ＩＧＢＴのゲートを駆動するゲートドライブ回路が知られている（例えば、特許文献１参照）。
このゲートドライブ回路は、電圧源と接地との間に、Ｐ型ＭＯＳＦＥＴ、過飽和リアクトル、ダイオード及びＮ型ＭＯＳＦＥＴを直列に接続した構成を有する。そして、Ｐ型ＭＯＳＦＥＴ及び過飽和リアクトル間の接続点が、ゲート保護抵抗を介してＩＧＢＴのゲートに接続されている。また、Ｐ型ＭＯＳＦＥＴ、過飽和リアクトル、ダイオード及びＮ型ＭＯＳＦＥＴの直列回路と並列に電圧源により充電されるコンデンサが接続されている。このコンデンサによって、Ｐ型ＭＯＳＦＥＴ、過飽和リアクトル、ダイオード及びＮ型ＭＯＳＦＥＴの直列回路に加えられる電源電圧を安定化させるようにしている。

また、ＩＧＢＴやＭＯＳＦＥＴ等の能動素子に通常電流より高い異常電流が流れると、能動素子のゲート・エミッタ間の電圧が上昇することにより、コレクタ電流を成長させて能動素子の信頼性が低下することになる。この信頼性の低下を防止するために、能動素子のゲートに印加するゲート電圧を絶対最大定格値以下にクランプするようにした異常電流時の素子の保護装置が知られている（例えば、特許文献２参照）。

ところで、負荷をインダクタンスＬとし、電流センス機能を有するＩＧＢＴ等の能動素子を適用する場合のゲート駆動装置としては、一般的には、図６に示すように、半導体集積回路で構成されるコントロールＩＣ４を適用するようにしている。
この場合には、外部電源としてのバッテリの電源電圧Ｖｂａｔｔが印加される電源ライン１と、グランドｇｎｄに接続されたグランドライン２との間に、負荷としてのインダクタンスＬとＩＧＢＴ３とが直列に接続されている。

そして、電流制限抵抗ＲＢ及びゲート駆動装置としてのコントロールＩＣ４の直列回路が、インダクタンスＬ及びＩＧＢＴ３と並列に接続されている。このコントロールＩＣ４には、ＩＧＢＴ３の電流センス端子ｓから出力される電流センス電圧Ｖｓｎｓが入力されている。また、コントロールＩＣ４から出力されるゲート信号がＩＧＢＴ３のゲートに供給されている。

さらに、電流制限抵抗ＲＢ及びコントロールＩＣ４の直列回路と並列にインダクタンスＬからの高周波ノイズを除去するノイズ除去用コンデンサＣ１が接続されている。また、このコントロールＩＣ４には、その電源ライン１側及びグランドライン２側に引用文献１におけるコンデンサに相当するバイパスコンデンサＣ２が並列接続されている。なお、Ｌ１及びＬ２は電源ライン１及びグランドライン２の配線インダクタンスである。

そして、コントロールＩＣ４の具体的構成としては、図７に示すように、内部電源電圧Ｖｄｃが印加される内部電源ライン１１とグランドｇｎｄに接続されたグランドライン１２間に、定電流源１３、Ｐ型ＭＯＳＦＥＴ１４、Ｎ型ＭＯＳＦＥＴ１５の直列回路が接続されている。そして、Ｎ型ＭＯＳＦＥＴ１５と並列に電流制御用のＰ型ＭＯＳＦＥＴ１６が接続されている。ここで、Ｐ型ＭＯＳＦＥＴ１４及びＮ型ＭＯＳＦＥＴ１５のゲートには、コントロールＩＣ４の入力端子ｔｉｎに入力される制御入力信号Ｓｉｎに同期したスイッチ信号ＳＷｐ及びＳＷｎが供給されている。また、Ｐ型ＭＯＳＦＥＴ１６には、非反転入力側に参照電圧Ｖｒｅｆが入力され、反転入力側に電流センス電圧Ｖｓｎｓが入力されたオペアンプ１７の出力信号が入力されている。このオペアンプ１７によって、ＩＧＢＴ３の電流センス端子ｓから入力されるセンス電流をセンス抵抗で電圧に変換された電流センス電圧Ｖｓｎｓが参照電圧Ｖｒｅｆと等しくなるようにゲート電圧Ｖｇを制御している。

特開２０００−５９１９５号公報特開平２−７７１４号公報

上記図６では、コントロールＩＣ４の電源ライン１側のポイントＣ及びグランドライン２側のポイントＢ間にバイパスコンデンサＣ２をコントロールＩＣ４と並列に接続している。このため、バッテリ電圧Ｖｂａｔｔが図８（ａ）に示すように変動した場合でも、ＩＧＢＴ３に流れる電流Ｉｃを図８（ｇ）に示すように急激な変化が生じることを抑制することができる。

すなわち、バッテリリップルのようなバッテリ電圧Ｖｂａｔｔが変動すると、電流制限抵抗ＲＢ及びコントロールＩＣ４の直列回路の電源ライン１及びグランドライン２と接続するポイントＡ及びＢ間の電圧Ｖａｂが図８（ｂ）に示すように変動することになる。すなわち、バッテリ電圧Ｖｂａｔｔの立ち下がり時点で、配線インダクタンスＬ１及びＬ２とコンデンサＣ１とで構成される共振回路によって瞬間的な電圧降下が発生する。そして、瞬間的な電圧降下は、コレクタ電流Ｉｃの増大と共に徐々に増大し、コントロールＩＣ４の最低動作電源電圧を瞬間的に下回ることになる。

しかしながら、コントロールＩＣ４と並列にバイパスコンデンサＣ２が接続されているので、このバイパスコンデンサＣ２と電流制限抵抗ＲＢとでローパスフィルタ（ＬＰＦ）が構成される。このローパスフィルタ効果によって、バイパスコンデンサＣ２のポイントＣ及びＢ間の電圧Ｖｃｂは、図８（ｃ）に示すように、緩やかな減少及び増加を繰り返すことになる。このため、コントロールＩＣの内部電源電圧Ｖｄｃは、図８（ｅ）に示すように、コントロールＩＣ４の最低動作電源電圧を十分上回る略一定電圧を保持する。

そして、コントロールＩＣ４の入力端子ｔｉｎに入力される制御入力信号Ｓｉｎが、図８（ｄ）に示すように、時点ｔ１で論理値“０”から論理値“１”に反転し、時点ｔ３で論理値“１”から論理値“０”に反転するものとする。この場合には、コントロールＩＣ４から出力されるゲート電圧Ｖｇは、図８（ｆ）に示すように、制御入力信号Ｓｉｎの立ち上がりに応じて比較的高いレベルとなり、その後徐々に減少し、時点ｔ２から一定電圧となる。
このため、ＩＧＢＴ３を流れる電流Ｉｃは、図８（ｇ）に示すように、時点ｔ１で零から増加を開始し、時点ｔ２近傍までは徐々に増加し、その後緩やかな減少及び増加を繰り返し、時点ｔ３で零に復帰する。
したがって、ＩＧＢＴ３を流れる電流がバッテリの電源電圧Ｖｂａｔｔの電圧変動の影響を受けて急激な変動を生じることを防止することができる。

ところで、部品点数の削減の目的で、バイパスコンデンサＣ２を削除した場合には、ローパスフィルタ効果を発生することができなくなる。このため、コントロールＩＣ４のポイントＣ及びＢ間の電圧Ｖｃｂが図９（ｃ）に示すようにポイントＡ及びＢ間の電圧Ｖａｂと同一波形となる。したがって、内部電源電圧Ｖｄｃが図９（ｅ）に示すように瞬間的に大きな電圧降下を生じることになり、ゲート電圧Ｖｇも図９（ｆ）に示すように瞬間的に大きな電圧降下を生じる。これに応じてＩＧＢＴ３を流れる電流Ｉｃに図９（ｇ）に示すように、急峻な変化を与えることになり、負荷となるインダクタンスＬで電流変化に比例した誘起電圧を発生してしまう。

このゲート電圧Ｖｇに瞬間的に大きな電圧降下を生じる理由の１つは、コントロールＩＣ４の内部電源電圧Ｖｄｃとゲート電圧Ｖｇとの関係が一時的にＶｄｃ＜Ｖｇとなり、ＩＧＢＴ３のゲートに蓄積されているゲート電荷がＰ型ＭＯＳＦＥＴ１４の寄生のボディーダイオードＤ１を介して内部電源電圧Ｖｄｃ側に流出することによるものである。
他の理由は、電流制限制御中の急峻な電圧降下であれば、Ｐ型ＭＯＳＦＥＴ１６を介してＩＧＢＴ３のゲートに蓄積されているゲート電荷がグランドライン１２に流出することによるものである。

このような、急峻な電圧降下に対しては、特許文献２に記載されているＩＧＢＴのゲート・エミッタ間電圧をクランプする方法も十分な効果が得られない。
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、半導体集積回路と並列に接続されたバイパスコンデンサを省略して部品点数を減少させながら内部電源電圧及び出力電圧の変動を抑制することができるゲート駆動装置を提供することを目的としている。

上記目的を達成するために、一の形態に係るゲート駆動装置は、ＩＧＢＴやＭＯＳＦＥＴ等の入力容量の大きな能動素子のゲートを駆動するゲート駆動装置であって、バッテリなどの外部電源からの電源電圧が入力されて内部電源電圧を生成する内部電源回路を有する半導体集積回路を備えている。
この半導体集積回路は、プルアップ用スイッチを構成する第１のＰ型ＭＯＳＦＥＴと、プルダウン用スイッチを構成する第１のＮ型ＭＯＳＦＥＴとが直列に接続されたスイッチ回路と、前記第１のＮ型ＭＯＳＦＥＴと並列に接続されてソースフォロワを構成する第３のＰ型ＭＯＳＦＥＴと、前記第１のＰ型ＭＯＳＦＥＴと内部電源回路との間に介挿された第２のＰ型ＭＯＳＦＥＴと、前記外部電源から供給される電源電圧の瞬時的な前記半導体集積回路の最低動作電圧未満への低下時に、前記内部電源回路から入力される内部電源電圧の前記最低動作電圧未満への低下を抑制するように前記内部電源回路と前記ゲートとの間に設けられた回路と、前記ゲートへ出力するゲート電圧の急激な低下を抑制する回路とを備えた電圧低下抑制回路とを内蔵し、前記ゲート電圧の急激な低下を抑制する回路は、前記内部電源電圧の電圧低下時に前記ゲート電圧のグランドレベルへの低下を抑制するように前記第３のＰ型ＭＯＳＦＥＴ及びグランドとの間に接続された第２のＮ型ＭＯＳＦＥＴと、前記内部電源回路から出力された内部電源電圧が供給され該内部電源電圧より所定電圧低いバイアス電圧を前記第２のＰ型ＭＯＳＦＥＴのゲート及び前記第２のＮ型ＭＯＳＦＥＴのゲートに供給するバイアス回路とを有し、前記第１のＰ型ＭＯＳＦＥＴ及び前記第１のＮ型ＭＯＳＦＥＴとの接続点が前記能動素子のゲートに接続されている。

また、他の形態に係るゲート駆動装置は、前記最低動作電圧未満への低下を抑制する回路が、順方向のダイオードと該ダイオードに並列に接続された抵抗とを有する並列回路を備えている。この構成により、内部電源電圧の変動を抑制する。

本発明によれば、ＩＧＢＴやパワーＭＯＳＦＥＴ等の大きな容量を有する能動素子のゲートをゲート駆動装置で駆動する場合に、半導体集積回路に電圧低下抑制回路を内蔵し、この電圧低下抑制回路で、入力される電源電圧の瞬時的な最低動作電圧未満への低下時に、前記内部電源回路の内部電源電圧の最低動作電圧未満への低下及び前記ゲートへの出力電圧の急激な低下を抑制し、且つ電圧低下期間中、内部電源に接続される回路が動作出来る最低限の電流を供給する。このため、半導体集積回路と並列に介挿するバイパスコンデンサを省略して部品点数を削減しながら、半導体集積回路の内部電源電圧及び出力電圧の少なくとも一方が半導体集積回路の最低動作電圧未満への瞬間的低下することを抑制することができるという効果が得られる。

本発明の第１の実施形態を示す回路図である。図１の半導体集積回路の具体的構成を示す回路図である。第１の実施形態の動作の説明に供する信号波形図である。本発明の第２の実施形態を示す半導体集積回路の具体的構成を示す回路図である。半導体集積回路における電源電圧低下検出回路の具体的構成を示す回路図である。従来例を示す回路図である。従来例の半導体集積回路の具体的構成を示す回路図である。バイパスコンデンサを設けた場合の従来例の動作の説明に供する信号波形図である。バイパスコンデンサを省略した場合の従来例の動作の説明に供する信号波形図である。

以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の第１の実施形態を示す回路図であって、前述した従来例を示す図６の構成において、バイパスコンデンサＣ２が省略されていることを除いては同一の構成を有する。
すなわち、電源としてのバッテリからバッテリ電圧Ｖｂａｔｔが印加される電源ライン１とグランドｇｎｄに接続されたグランドライン２との間に負荷としてのインダクタＬ及び大きな容量の能動素子としてのＩＧＢＴ３が直列に接続されている。

そして、ＩＧＢＴ３のゲートが半導体集積回路で構成されるコントロールＩＣ４によって駆動される。このコントロールＩＣ４は、電源入力側が電流制限抵抗ＲＢを介して電源ライン１にポイントＡで接続され、接地側がグランドライン２にポイントＢで接続されている。
また、コントロールＩＣ４は、入力端子ｔｉｎに制御入力信号Ｓｉｎが入力されると共に、ＩＧＢＴ３の電流センス端子ｓから出力される電流センス電圧Ｖｓｎｓが入力されている。さらに、コントロールＩＣ４の出力端子ｔｏからＩＧＢＴ３のゲートに供給するゲート電圧Ｖｇが出力される。

また、電流制限抵抗ＲＢ及びコントロールＩＣ４と並列にインダクタンスＬからの高周波ノイズを除去するノイズ除去用コンデンサＣ１が接続されている。なお、Ｌ１及びＬ２は電源ライン１及びグランドライン２の配線インダクタンスである。
そして、コントロールＩＣ４の具体的構成は、図２に示すように、電流制限抵抗ＲＢを介して入力される電源電圧に基づいて内部電源電圧Ｖｄｃを形成する内部電源回路２０に接続された内部電源ライン２１と、グランドｇｎｄに接続されたグランドライン２２との間にゲート制御部２３が接続されている。

ゲート制御部２３は、スイッチ回路３０と、電流制限回路４０と、電圧低下抑制回路５０とを備えている。
スイッチ回路３０は、プルアップ用スイッチを構成する第１のＰ型ＭＯＳＦＥＴ３１とプルダウンスイッチを構成する第１のＮ型ＭＯＳＦＥＴ３２とが直列に接続されてエミッタフォロア構成とされている。そして、Ｐ型ＭＯＳＦＥＴ３１とＮ型ＭＯＳＦＥＴ３２との接続点から出力端子ｔｏが導出され、この出力端子ｔｏがＩＧＢＴ３のゲートに接続されている。

電流制限回路４０は、スイッチ回路３０のＰ型ＭＯＳＦＥＴ３１とＮ型ＭＯＳＦＥＴ３２との接続点に接続されたスイッチング素子としての第３のＰ型ＭＯＳＦＥＴ４１と、このＰ型ＭＯＳＦＥＴ４１のゲートを駆動するゲート制御回路４２とを備えている。ゲート制御回路４２は、ＩＧＢＴ３の電流センス端子ｓから入力される電流センス電圧Ｖｓｎｓが抵抗Ｒ４１を介して反転入力側に入力されるオペアンプ４３を有する。このオペアンプ４３の非反転入力側には参照電圧Ｖｒｅｆが入力され、オペアンプ４３の出力側が第３のＰ型ＭＯＳＦＥＴ４１のゲートに接続されている。また、オペアンプ４３の反転入力側及び出力側間に帰還抵抗Ｒ４２が介挿されている。

電圧低下抑制回路５０は、スイッチ回路３０のＰ型ＭＯＳＦＥＴ３１と並列回路５４の下流側の内部電源ライン電圧Ｖｄｃ１との間に介挿された定電流源を構成する第２のＰ型ＭＯＳＦＥＴ５１と、電流制限回路４０のＰ型ＭＯＳＦＥＴ４１とグランドライン２２との間に介挿された第２のＮ型ＭＯＳＦＥＴ５２とを有する。これらＰ型ＭＯＳＦＥＴ５１及びＮ型ＭＯＳＦＥＴ５２のゲートが自己バイアス回路５３によって駆動される。

この自己バイアス回路５３は、内部電源ライン２１の並列回路２４の上流側及びグランドライン２２間に接続されており、バイアスレベルがＰ型ＭＯＳＦＥＴ５１を駆動する必要があるため、Ｐ型ＭＯＳＦＥＴ５１の閾値電圧以上で内部電源電圧Ｖｄｃより低く設定されている。また、バイアスレベルがＮ型ＭＯＳＦＥＴ５２のゲートにも接続されている。

このため、内部電源電圧Ｖｄｃが瞬間的に急峻な電圧降下を生じたときに、バイアスレベルがＰ型ＭＯＳＦＥＴ５１の閾値電圧分早く電圧が降下し、Ｎ型ＭＯＳＦＥＴ５２を瞬時にオフさせることができる。なお、Ｎ型ＭＯＳＦＥＴ５２は、電流制限時にＩＧＢＴ３のゲート電圧を十分にグランドライン２２に引き抜けるようにオン抵抗を下げる必要がある。また、電圧低下抑制回路５０は、内部電源ライン２１に介挿された、順方向のダイオードＤ５４と抵抗Ｒ５４とで構成される並列回路５４が介挿されている。

次に、上記第１の実施形態の動作を説明する。
図３は、第１の実施形態の動作を説明するための信号波形図である。
今、時点ｔ０で、バッテリ電圧Ｖｂａｔｔが図３（ａ）に示すように所定の定電圧で正常であるものとすると、この状態では、内部電源回路２０で形成されて内部電源ライン２１に印加される内部電源電圧Ｖｄｃが図３（ｂ）に示すように形成されている。同様に、内部電源ライン２１に介挿された並列回路５４の内部電源ライン電圧Ｖｄｃ１も図３（ｃ）に示すように、内部電源電圧Ｖｄｃと略等しい。

そして、コントロールＩＣ４が接続された電源ライン１及びグランドライン２のポイントＡ及びＢ間の端子間電圧Ｖａｂは図３（ｄ）に示すように、バッテリ電圧Ｖｂａｔｔと略等しい。同様に、電流制限抵抗ＲＢとコントロールＩＣ４との間のポイントＣとグランドライン２のポイントＢとの間の端子間電圧Ｖｃｂも図３（ｅ）に示すようにバッテリ電圧Ｖｂａｔｔと略等しい。

このとき、コントロールＩＣ４の入力端子ｔｉｎに入力される制御信号Ｓｉｎが図３（ｆ）に示すように論理値“Ｌｏｗ”であるものとすると、スイッチ回路３０のＰ型ＭＯＳＦＥＴ３１及びＮ型ＭＯＳＦＥＴ３２のゲートに入力されるスイッチ信号ＳＷｐ及びＳＷｎが図３（ｇ）に示すように、論理値“Ｈｉｇｈ”となり、Ｐ型ＭＯＳＦＥＴ３１がオフ状態となり、Ｎ型ＭＯＳＦＥＴ３２がオン状態となる。
このため、ＩＧＢＴ３のゲート電圧Ｖｇが、図３（ｉ）に示すように、グランドレベルとなることから、このＩＧＢＴ３がオフ状態となって、このＩＧＢＴ３を流れる電流Ｉｃは図３（ｊ）に示すように“０”を維持する。
このため、ＩＧＢＴ３の電流センス端子ｓから出力される電流センス電圧Ｖｓｎｓも図３（ｈ）に示すように“０”を維持する。

このＩＧＢＴ３がオフ状態を継続している状態で、時点ｔ１で、コントロールＩＣ４の入力端子ｔｉｎに入力される制御入力信号Ｓｉｎが図３（ｆ）示すように、論理値“Ｈｉｇｈ”となると、これに応じてスイッチ回路３０のＰ型ＭＯＳＦＥＴ３１及びＮ型ＭＯＳＦＥＴ３２に供給されるスイッチ信号ＳＷｐ及びＳＷｎが図３（ｇ）に示すように論理値“Ｈｉｇｈ”から論理値“Ｌｏｗ”に反転する。これに応じて、スイッチ回路３０のＰ型ＭＯＳＦＥＴ３１がオン状態となり、Ｎ型ＭＯＳＦＥＴ３２がオフ状態となって、ゲート電圧Ｖｇが図（ｉ）に示すように、内部電源電圧Ｖｄｃと略一致する正電圧となる。このため、ＩＧＢＴ３がオン状態となり、このＩＧＢＴ３を流れる電流Ｉｃが図３（ｊ）に示すように、徐々に増加する。これに応じてＩＧＢＴ３の電流センス端子ｓから出力されるセンス電流が、コントロールＩＣ４内部のセンス抵抗に流れることにより発生する電流センス電圧Ｖｓｎｓが図３（ｈ）に示すように徐々に増加する。その後、電流センス電圧Ｖｓｎｓが参照電圧Ｖｒｅｆと略一致するように電流制限処理が行われる。

ところで、時点ｔ１以後の時点ｔ２で、バッテリ電圧Ｖｂａｔｔに、図３（ａ）に示すように、所定周期で電圧低下を繰り返す電圧変動が生じると、このバッテリ電圧Ｖｂａｔｔの電圧変動に応じてコントロールＩＣ４の内部電源回路２０から出力される内部電源電圧Ｖｄｃが図３（ｂ）に示すように、立ち下がり時点に瞬間的なオーバーシュートを生じることになり、このオーバーシュートがコレクタ電流Ｉｃの増大と共に大きくなり、終いにはコントロールＩＣ４の最低動作電圧Ｖｍｉｎを下回る。

すなわち、配線インダクタンスＬ１，Ｌ２とノイズ除去用コンデンサＣ１との共振により、端子間電圧Ｖａｂが低下する。この影響で内部電源電圧Ｖｄｃが低下して、図３に示すように、瞬間的に半導体集積回路の最低動作電圧Ｖｍｉｎ未満に低下する状態となる。
ところが、内部電源電圧Ｖｄｃが変動する状態となると、この電圧変動が電圧低下抑制回路５０の自己バイアス回路５３で検出されることになり、そのバイアスレベルが急峻に低下する。これに応じてＰ型ＭＯＳＦＥＴ５１はオン状態を継続するが、Ｎ型ＭＯＳＦＥＴ５２はオフ状態となる。

このため、電流制限回路４０で、電流センス電圧Ｖｓｎｓを参照電圧Ｖｒｅｆに一致させるように、電流制限処理する際に、Ｐ型ＭＯＳＦＥＴ４１がオン状態に制御された場合でも、Ｎ型ＭＯＳＦＥＴ５２がオフ状態を継続することになる。この結果、ＩＧＢＴ３のゲートに蓄積されている容量がＰ型ＭＯＳＦＥＴ４１を通じてグランドライン２２に放電されることを確実に防止することができる。このため、ＩＧＢＴ３はオン状態を継続することができる。

一方、内部電源電圧Ｖｄｃが瞬間的に急峻に低下することにより、ＩＧＢＴ３のゲート電圧Ｖｇより小さい状態となると、ＩＧＢＴ３のゲートに蓄積されている電荷が、スイッチ回路３１のＰ型ＭＯＳＦＥＴ３１の寄生のボディーダイオードＤ３１を通じて内部電源ライン２１に流出することになる。しかしながら、内部電源ライン２１には並列回路５４が介挿されており、この並列回路５４のダイオードＤ５４によって内部電源回路２０への流出が阻止される。また、ＩＧＢＴ３のゲート容量と抵抗Ｒ５４とでローパスフィルタが構成されることになるので、ゲート電荷の内部電源回路２０への瞬間的な移動を防止することができると共に内部電源に接続される回路が動作出来る最低限の電流を供給する。

このように、内部電源電圧Ｖｄｃの瞬間的な電圧降下を生じたときに、電圧低下抑制回路５０で、ＩＧＢＴ３のゲート容量の内部電源回路２０側への流出及びグランドライン２２への流出の双方を確実に抑制することができる。この結果、ゲート容量を保持してゲート電圧Ｖｇの低下を抑制することができるので、並列回路５４の下流側の内部電源ライン電圧Ｖｄｃ１は、図３（ｃ）に示すように、内部電源電圧Ｖｄｃが低下する直前の電圧より僅かに下がる程度の電圧を保持することができる。このため、ＩＧＢＴ３のゲート電圧Ｖｇも図３（ｉ）に示すように急激な低下を生じることなく小幅の変動に抑制することができる。これに応じて、ＩＧＢＴ３を流れる電流Ｉｃも図３（ｊ）に示すように、前述した従来例の図９に示す場合のように急峻な変化を生じることはなく、安定して増加させることができる。このため、負荷としてのインダクタンスＬで電流変化に比例した誘起電圧が発生されることを確実に防止することができる。

しかも、内部電源電圧Ｖｄｃが大きく変動しているにも関わらず並列回路５４の下流側の内部電源ライン電圧Ｖｄｃ１を極小さな変動に抑制して内部電源の安定化を図ることができる。このため、内部電源電圧Ｖｄｃを電源する他の回路の電源電圧を一時的に補う（供給）役割を果たすこともできる。
このように、上記第１の実施形態によると、コントロールＩＣ４と並列にバイパスコンデンサを省略した状態で、コントロールＩＣ４に入力される電源電圧が瞬間的に最低動作電圧未満へ低下する場合でも、内部電源ライン電圧Ｖｄｃ１を安定化させて、ＩＧＢＴ３のゲートに対するゲート電圧Ｖｇを僅かな変動に抑制することができる。しかも、電圧低下抑制回路５０を、Ｐ型ＭＯＳＦＥＴ５１、Ｎ型ＭＯＳＦＥＴ５２及び自己バイアス回路５３を設けるだけの簡易な構成とすることができる。

次に、本発明の第２の実施形態を図４及び図５について説明する。
この第２の実施形態では、自己バイアス回路を省略し、これに代えて低電圧検出回路を適用したものである。
すなわち、第２の実施形態では、図４に示すように、前述した第１の実施形態における第２のＰ型ＭＯＳＦＥＴ５１に代えて通常の定電流回路５５を適用し、且つＮ型ＭＯＳＦＥＴ５２のゲートを低電圧検出回路６０によって駆動するようにしたことを除いては前述した第１の実施形態の図２と同様の構成を有する。したがって、図２との対応部分には同一符号を付し、その詳細説明はこれを省略する。

ここで、低電圧検出回路（Ｕｎｄｅｒ−ＶｏｌｔａｇｅＤｅｔｅｃｔｏｒ）６０は、急峻な電圧変動に対し追従可能で、且つ低電源電圧動作可能な回路構成を有し、図５に示すように構成されている。すなわち、低電圧検出回路６０は、内部電源回路２０に接続された内部電源ライン６１とグランドｇｎｄに接続されたグランドライン６２間に接続された自己バイアス型のコンパレータ６３を備えている。このコンパレータ６３の非反転入力側には内部電源ライン６１及びグランドライン６２間に直列に接続された抵抗Ｒ６０及びＮ型ＭＯＳＦＥＴ６４の接続点が接続されている。また、コンパレータ６３の反転入力側にはバッテリ電圧Ｖｂａｔｔが印加されるバッテリライン６５とグランドライン６２との間に直列に接続されたダイオードＤ６１及び抵抗Ｒ６１の接続点が接続されている。
そして、コンパレータ６３の出力側とＮ型ＭＯＳＦＥＴ５２との間には、抵抗Ｒ６２とカソードをコンパレータ６３側としたダイオードＤ６２との並列回路６４が介挿され、この並列回路６４からＮ型ＭＯＳＦＥＴ５２のゲートへゲート信号が出力される。なお、Ｃ６０は、Ｎ型ＭＯＳＦＥＴ５２のゲート及びエミッタ間の容量である。

次に、上記第２の実施形態の動作を説明する。
この第２の実施形態では、内部電源電圧Ｖｄｃが瞬間的に低下して、ＩＧＢＴ３のゲート電圧Ｖｇより低下した場合には、前述した第１の実施形態と同様に、スイッチ回路３０のＰ型ＭＯＳＦＥＴ３１の寄生のボディーダイオードＤ３１を介してＩＧＢＴ３のゲート容量が流出することを抑制してゲート電圧Ｖｇの低下を抑制する。
一方、電流制限回路４０のＰ型ＭＯＳＦＥＴ４１がオン状態に制御される電流制限状態におけるゲート電荷のグランドライン２２への流出によるゲート電圧Ｖｇの低下については、内部電源電圧Ｖｄｃに瞬間的な電圧降下がない正常状態では、低電圧検出回路６０のコンパレータ６３の出力が論理値“Ｈｉｇｈ”となっている。このため、Ｎ型ＭＯＳＦＥＴ５２がオン状態となって、電流制限回路４０による電流制限処理が可能となっている。

この正常状態から、内部電源電圧Ｖｄｃに前述した図３（ｂ）に示すように瞬間的な電圧降下が発生すると、コンパレータ６３の出力電圧が直ちに論理値“Ｌｏｗ”となる。これに応じて、Ｎ型ＭＯＳＦＥＴ５２のゲートに蓄積されている電荷はダイオードＤ６２を通じて直ちにグランドライン６２に流出して、Ｎ型ＭＯＳＦＥＴ５２が瞬時にオフ状態に移行する。
この結果、ＩＧＢＴ３のゲートに蓄積された電荷がグランドライン２２に流出することを防止することができる。その後、内部電源電圧Ｖｄｃが短時間で正常電圧に近い状態に復帰し、コンパレータ６３の出力が論理値“Ｈｉｇｈ”に反転する。

しかしながら、コンパレータ６３の出力側に抵抗Ｒ６２が介挿され、この抵抗Ｒ６２と容量Ｃ６０とでローパスフィルタが構成されることになり、Ｎ型ＭＯＳＦＥＴ５２のゲート電圧は緩やかに立ち上がることになる。このため、Ｎ型ＭＯＳＦＥＴ５２は内部電源電圧Ｖｄｃが復帰してから十分な保持時間が経過した後にオン状態に復帰する。つまり、Ｎ型ＭＯＳＦＥＴ５２のゲートに印加される制御電圧は、立ち下がり時間が前述したコントロールＩＣ４に入力される端子間電圧Ｖａｂ及びＶｃｂがコントロールＩＣ４の最低動作電圧未満となっている低下時間より十分短い時間に設定され、逆に立ち上がり時間が前記低下時間に比べて十分に長い時間に設定される。この結果、ＩＧＢＴ３のゲート電圧Ｖｇの保持を確実に行うことができ、内部電源ライン電圧Ｖｄｃ１を確実に安定化させることができる。

以上のように、第２の実施形態でも、低電圧検出回路６０で、内部電源電圧Ｖｄｃの瞬間的な電圧降下を検出して、Ｎ型ＭＯＳＦＥＴ５２を瞬時にオフ状態に移行させる。したがって、前述した第１の実施形態と同様に、内部電源電圧Ｖｄｃに瞬間的にコントロールＩＣ４の最低動作電圧に達する大きな電圧降下を生じる場合でもＩＧＢＴ３のゲート電圧の変動を抑制して、ＩＧＢＴ３を流れる電流Ｉｃに急峻な変動を生じることを確実に防止することができる。このため、負荷としてのインダクタンスＬで電流変化に比例した誘起電圧が発生されることを確実に防止することができる。

なお、上記第１及び第２の実施形態においては、内部電源電圧Ｖｄｃがゲート電圧Ｖｇより低下したときに、プルアップスイッチ構成のＰ型ＭＯＳＦＥＴ３１の寄生のボディーダイオードＤ３１を積極的に利用して抵抗Ｒ５４とＩＧＢＴ３のゲート容量とでローパスフィルタを構成した場合について説明した。しかしながら、本発明は上記構成に限定されるものではなく、例えば図２及び図４で破線図示のように、ボディーダイオードＤ３１と並列に別途ダイオードＤ５５を接続するようにしてもよい。

また、上記第１及び第２の実施形態においては、能動素子としてＩＧＢＴを適用した場合について説明したが、これに限定されるものではなく、パワーＭＯＳＦＥＴなどの大きな容量を有する他の能動素子のゲート駆動装置に本発明を適用することができる。
また、上記実施形態としては、負荷としてインダクタンスＬを適用した場合について説明したが、これに限定されるものではなく、他の負荷を適用してもよく、電力変換装置を構成するインバータに適用するスイッチング素子のゲート駆動装置にも本発明を適用することができる。

１…電源ライン、２…グランドライン、３…ＩＧＢＴ、４…コントロールＩＣ、ＲＢ…電流制限抵抗、Ｃ１…ノイズ除去用コンデンサ、Ｃ２…バイパスコンデンサ、２０…内部電源回路、２１…内部電源ライン、２２…グランドライン、２３…ゲート制御部、３０…スイッチ回路、３１…Ｐ型ＭＯＳＦＥＴ、３２…Ｎ型ＭＯＳＦＥＴ、４０…電流制御部、４１…Ｐ型ＭＯＳＦＥＴ、４２…ゲート制御回路、４３…オペアンプ、５０…電圧低下抑制回路、５１…Ｐ型ＭＯＳＦＥＴ、５２…Ｎ型ＭＯＳＦＥＴ、５３…自己バイアス回路、５４…並列回路、Ｄ５４…ダイオード、Ｒ５４…抵抗、５５…定電流回路、６０…低電圧検出回路、６１…内部電圧ライン、６２…グランドライン、６３…コンパレータ、６５…バッテリライン、６６…並列回路、Ｒ６２…抵抗、Ｄ６２…ダイオード、Ｃ６０…容量

Claims

入力容量の大きな能動素子のゲートを駆動するゲート駆動装置であって、
外部電源からの電源電圧が入力されて内部電源電圧を生成する内部電源回路を有する半導体集積回路を備え、
該半導体集積回路は、
プルアップ用スイッチを構成する第１のＰ型ＭＯＳＦＥＴと、プルダウン用スイッチを構成する第１のＮ型ＭＯＳＦＥＴとが直列に接続されたスイッチ回路と、
前記第１のＮ型ＭＯＳＦＥＴと並列に接続されてソースフォロワを構成する第３のＰ型ＭＯＳＦＥＴと、
前記第１のＰ型ＭＯＳＦＥＴと内部電源回路との間に介挿された第２のＰ型ＭＯＳＦＥＴと、
前記外部電源から供給される電源電圧の瞬時的な前記半導体集積回路の最低動作電圧未満への低下時に、前記内部電源回路から入力される内部電源電圧の前記最低動作電圧未満への低下を抑制するように前記内部電源回路と前記ゲートとの間に設けられた回路と、前記ゲートへ出力するゲート電圧の急激な低下を抑制する回路とを備えた電圧低下抑制回路とを内蔵し、
前記ゲート電圧の急激な低下を抑制する回路は、前記内部電源電圧の電圧低下時に前記ゲート電圧のグランドレベルへの低下を抑制するように前記第３のＰ型ＭＯＳＦＥＴ及びグランドとの間に接続された第２のＮ型ＭＯＳＦＥＴと、前記内部電源回路から出力された内部電源電圧が供給され該内部電源電圧より所定電圧低いバイアス電圧を前記第２のＰ型ＭＯＳＦＥＴのゲート及び前記第２のＮ型ＭＯＳＦＥＴのゲートに供給するバイアス回路とを有し、
前記第１のＰ型ＭＯＳＦＥＴ及び前記第１のＮ型ＭＯＳＦＥＴとの接続点が前記能動素子のゲートに接続されている
ことを特徴とするゲート駆動装置。
前記最低動作電圧未満への低下を抑制するように前記内部電源回路と前記ゲートとの間に設けられた回路は、順方向のダイオードと該ダイオードに並列に接続された抵抗とを有する並列回路を備えていることを特徴とする請求項１に記載のゲート駆動装置。