DE19654544A1

DE19654544A1 - Differenzverstärker

Info

Publication number: DE19654544A1
Application number: DE19654544A
Authority: DE
Inventors: Jung Pill Kim
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1995-12-29
Filing date: 1996-12-27
Publication date: 1997-07-03
Anticipated expiration: 2016-12-28
Also published as: GB2308704B; GB9627060D0; GB2308704A; KR100190763B1; DE19654544C2; KR970055264A; JP3474068B2; JPH09200007A; US5834974A

Description

Die vorliegende Erfindung betrifft allgemein Differenzverstär ker und insbesondere einen Differenzverstärker mit verringertem Stromverbrauch.

Üblicherweise ist ein Differenzverstärker dazu ausgelegt, zwei Eingangssignale zu empfangen und die Differenz zwischen den empfangenen zwei Eingangssignalen zu verstärken.

Fig. 1 zeigt herkömmliche Differenzverstärker.

Fig. 1A zeigt ein Schaltungsdiagramm des Aufbaus eines Diffe renzverstärkers vom NMOS-Typ. Wie in dieser Zeichnung gezeigt, weist der Differenzverstärker vom NMOS-Typ einen PMOS-Tran sistor MP1 auf, der zwischen eine Versorgungsspannungsquelle Vcc und einen Knoten N1 geschaltet ist, und ein Gate aufweist, das mit dem Knoten N1 verbunden ist, und einen PMOS-Transistor MP2, der zwischen die Versorgungsspannungsquelle Vcc und einen Knoten N2 geschaltet ist, und ein Gate aufweist, das mit dem Knoten N1 verbunden ist. Die PMOS-Transistoren MP1 und MP2 bil den einen Stromspiegel bzw. eine Stromspiegelschaltung.

Der Differenzverstärker vom NMOS-Typ weist ferner einen NMOS- Transistor MN1 auf, der zwischen den Knoten N1 und einen Knoten N3 geschaltet ist, und ein Gate zum Empfangen einer Bezugsspan nung Vref aufweist, einen NMOS-Transistor MN2, der zwischen die Knoten N2 und N3 geschaltet ist, und ein Gate zum Empfangen eines Eingangssignals in1 aufweist, und einen NMOS-Transistor MN3, der zwischen den Knoten N3 und eine Massespannungsquelle Vss geschaltet ist, und ein Gate zum Empfangen eines Freigabe signals en aufweist.

Wenn im Betrieb das Eingangssignal in1 einen höheren Pegel als die Bezugsspannung Vref unter der Bedingung aufweist, daß die PMOS-Transistoren MP1 und MP2 und die NMOS-Transistoren MN1 und MN2 dieselbe Kanallänge und -breite aufweisen, und das Frei gabesignal en einen hohen logischen Zustand hat, ist der Strom, der zum NMOS-Transistor MN2 fließt größer als derjenige, der zum NMOS-Transistor Mal fließt. Infolge davon nimmt ein Signal am Ausgangsanschluß out1 einen niedrigen logischen Zustand ein. In dem Fall, bei dem das Eingangssignal in1 einen niedrigeren Pegel als die Bezugsspannung Vref aufweist, ist im Gegensatz dazu der Strom, der zu dem NMOS-Transistor MN1 fließt größer als derjenige, der zu dem NMOS-Transistor MN2 fließt, wodurch das Signal am Ausgangsanschluß out1 veranlaßt wird, einen hohen logischen Zustand einzunehmen.

Fig. 1B zeigt ein Schaltungsdiagramm des Aufbaus eines Diffe renzverstärkers vom PMOS-Typ. Wie in dieser Zeichnung gezeigt, weist der Differenzverstärker vom PMOS-Typ einen PMOS-Tran sistor MP3 auf, der zwischen die Versorgungsspannungsquelle Vcc und einen Knoten N4 geschaltet ist, und ein Gate zum Empfangen eines Freigabesignals enb aufweist, einen PMOS-Transistor, der zwischen den Knoten N4 und einen Knoten N5 geschaltet ist, und ein Gate zum Empfangen der Bezugsspannung Vref aufweist, einen PMOS-Transistor MP5, der zwischen den Knoten N4 und einen Kno ten N6 geschaltet ist, und ein Gate zum Empfangen eines Ein gangssignals in2 aufweist, einen NMOS-Transistor MN4, der zwi schen den Knoten N5 und die Massespannungsquelle Vss geschaltet ist, und ein Gate aufweist, das mit dem Knoten N5 verbunden ist, und einen NMOS-Transistor MN5, der zwischen den Knoten N6 und die Massespannungsquelle Vss geschaltet ist, und ein Gate aufweist, das mit dem Knoten N5 verbunden ist. Die NMOS-Tran sistoren MN4 und MN5 bilden einen Stromspiegel bzw. eine Strom spiegelschaltung.

Wenn im Betrieb das Eingangssignal in2 einen niedrigeren Pegel als die Bezugsspannung Vref unter der Bedingung aufweist, daß die PMOS-Transistoren MP4 und MP5 und die NMOS-Transistoren MN4 und MN5 dieselben Kanallängen und -breiten aufweisen, und das Freigabesignal enb einen niedrigen logischen Zustand hat, ist der zum PMOS-Transistor MP5 fließende Strom größer als der jenige, der zu dem PMOS-Transistor MP4 fließt. Infolge davon nimmt ein Signal am Ausgangsanschluß out2 einen hohen logischen Zustand ein. Wenn das Eingangssignal in2 einen höheren Pegel als die Bezugsspannung Vref aufweist, ist im Gegensatz hierzu der Strom, der zu dem PMOS-Transistor MP4 fließt, größer als derjenige, der zu dem PMOS-Transistor MP5 fließt, wodurch das Signal am Ausgangsanschluß out2 veranlaßt wird, einen niedrigen logischen Zustand einzunehmen.

Kürzlich ist eine Vielzahl von Halbleiterspeicherelementen ent wickelt worden, die eine hohe Arbeitsgeschwindigkeit erfordern, wie beispielsweise DRAM, insbesondere SDRAM, und der Differenz verstärker wird häufig als Eingangspuffer eines derartigen Halbleiterspeicherelements verwendet. Wenn jedoch, wie in Fig. 1A und 1B gezeigt, die Freigabesignale en und enb in die Lage versetzt werden, einen hohen bzw. niedrigen logischen Zustand einzunehmen, fließen konstante Ströme durch die NMOS- und PMOS- Transistoren MN1 und MP4 ungeachtet der Spannungspegel der Ein gangssignale in1 und in2, weil die Bezugsspannung Vref etwa 1,4 V beträgt. Infolge davon wird ein unnötiger Stromverbrauch im Stand-by-Modus verursacht, in welchem kein Eingangssignal ange legt ist.

Fig. 1C zeigt ein Wellenformdiagramm der Eingangssignale in1 und in2 in Fig. 1A und 1B. Der Strom wird stets ungeachtet des sen verbraucht, ob die Eingangssignale in1 und in2 sich in einem Zustand T1 (hoher Pegel) oder T2 (niedriger Pegel) befin den.

In dem Fall, in welchem der Differenzverstärker als Eingangs puffer eines SDRAM verwendet wird, wird mit anderen Worten das Bezugsspannungseingangs- bzw. -eingabeelement stets ungeachtet des Spannungspegels des Eingangssignals eingeschaltet, was dazu führt, daß viel Stroh verbraucht wird.

Die vorliegende Erfindung ist angesichts des vorstehend ange führten Problems gemacht worden, und eine Aufgabe der vorlie genden Erfindung besteht darin, einen Differenzverstärker zu schaffen, der einen verringerten Stromverbrauch aufweist.

Gelöst wird diese Aufgabe durch die kennzeichnenden Merkmale des Patentanspruchs 1 bzw. 10. Vorteilhafte Weiterbildung der Erfindung sind in den Unteransprüchen angegeben.

Demnach weist der erfindungsgemäße Differenzverstärker ein Schaltelement auf, das in einer Hochzieh-Treiberstufe oder einer Herunterzieh-Treiberstufe des Differenzverstärkers vorge sehen ist, um einen Schaltvorgang ansprechend auf ein Eingangs signal durchzuführen, um den Stromverbrauch im Stand-by-Modus zu verringern, wenn kein Eingangssignal (am Differenzverstär ker) angelegt ist.

Gemäß einem Aspekt schafft die vorliegende Erfindung einen Dif ferenzverstärker mit einer ersten Transistoreinrichtung, die ein Gate zum Empfangen eines ersten Eingangssignals aufweist, einer zweiten Transistoreinrichtung, die ein Gate zum Empfangen eines zweiten Eingangssignals aufweist, einer dritten Tran sistoreinrichtung, die zwischen die erste Transistoreinrichtung und eine erste Spannungsquelle geschaltet ist, eine vierte Transistoreinrichtung, die zwischen die zweite Transistorein richtung und die erste Spannungsquelle geschaltet ist und ein Gate aufweist, das mit einem Gate der dritten Transistorein richtung durch einen ersten gemeinsamen Knoten verbunden ist, und einer Stromquelleneinrichtung, die zwischen einen zweiten gemeinsamen Knoten der ersten und zweiten Transistoreinrichtung und eine zweite Spannungsquelle geschaltet ist, wobei die Stromquelleneinrichtung eine fünfte Transistoreinrichtung auf weist, die ein Gate zum Empfangen eines Freigabesignals auf weist, und eine sechste Transistoreinrichtung, die in Reihe zu der fünften Transistoreinrichtung geschaltet ist, und ein Gate zum Empfangen des ersten oder zweiten Eingangssignals aufweist.

Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung einen Differenzverstärker mit einer ersten Transistoreinrich tung mit einem Gate zum Empfangen eines ersten Eingangssignals, einer zweiten Transistoreinrichtung mit einem Gate zum Empfan gen eines zweiten Eingangssignals, einer dritten Transistorein richtung, die zwischen die erste Transistoreinrichtung und eine erste Spannungsquelle geschaltet ist, einer vierte Tran sistoreinrichtung, die zwischen die zweite Transistoreinrich tung und die erste Spannungsquelle geschaltet ist und ein Gate aufweist, das mit einem Gate der dritten Transistoreinrichtung durch einen ersten gemeinsamen Knoten verbunden ist, und einer Stromquelleneinrichtung, die zwischen einen zweiten gemeinsamen Knoten der ersten und zweiten Transistoreinrichtung und eine zweite Spannungsquelle geschaltet ist, wobei die Stromquellen einrichtung fünfte bis siebte Transistoreinrichtungen aufweist, die in Reihe geschaltet sind, wobei die fünfte Transistorein richtung ein Gate zum Empfangen eines Freigabesignals aufweist, wobei die sechste Transistoreinrichtung ein Gate zum Empfangen des ersten Eingangssignals aufweist, wobei die siebte Tran sistoreinrichtung ein Gate zum Empfangen des zweiten Eingangs signals aufweist.

Nachfolgend wird die Erfindung anhand der Zeichnungen beispiel haft näher erläutert; es zeigen:

Fig. 1 herkömmliche Differenzverstärker, wobei

Fig. 1A ein Schaltungsdiagramm des Aufbaus eines Differenzver stärkers vom NMOS-Typ zeigt, wobei

Fig. 1B ein Schaltungsdiagramm des Aufbaus eines Differenzver stärkers vom PMOS-Typ zeigt, und wobei

Fig. 1C ein Wellenformdiagramm von Eingangssignalen in Fig. 1A und 1B zeigt,

Fig. 2 Differenzverstärker gemäß einer Ausführungsform der vor liegenden Erfindung, wobei

Fig. 2A ein Schaltungsdiagramm des Aufbaus eines Differenzver stärkers vom NMOS-Typ zeigt, wobei Fig. 2B ein Schaltungsdia gramm des Aufbaus eines Differenzverstärkers vom PMOS-Typ zeigt, und wobei

Fig. 2C ein Wellenformdiagramm von Eingangssignalen in Fig. 2A und 2B zeigt, und

Fig. 3 Differenzverstärker gemäß einer alternativen Ausfüh rungsform gemäß der Erfindung, wobei Fig. 3A ein Schaltungsdia gramm des Aufbaus eines Differenzverstärkers vom NMOS-Typ zeigt, wobei Fig. 3B ein Schaltungsdiagramm des Aufbaus eines Differenzverstärkers vom PMOS-Typ zeigt, und wobei Fig. 3C ein Wellenformdiagramm von Ausgangssignalen in Fig. 3A und 3B zeigt.

Fig. 2 zeigt Differenzverstärker gemäß einer Ausführungsform der vorliegenden Erfindung, wobei Fig. 2A ein Schaltungsdia gramm des Aufbaus eines Differenzverstärkers vom NMOS-Typ zeigt. Fig. 2B zeigt ein Schaltungsdiagramm des Aufbaus eines Differenzverstärkers vom PMOS-Typ. Fig. 2B zeigt ein Wellen formdiagramm von Ausgangssignalen in Fig. 2A und 2B.

Wie in Fig. 2A gezeigt, weist der Differenzverstärker vom NMOS- Typ einen PMOS-Transistor MP1 auf, der zwischen eine Versor gungsspannungsquelle Vcc und einen Knoten N1 geschaltet ist, und ein Gate aufweist, das mit dem Knoten N1 verbunden ist, und eine PMOS-Transistor MP2, der zwischen die Versorgungsspan nungsquelle Vcc und einen Knoten N2 geschaltet ist, und ein Gate aufweist, das mit dem Knoten N1 verbunden ist. Die PMOS- Transistoren MP1 und MP2 bilden eine Stromspiegelschaltung.

Der Differenzverstärker vom NMOS-Typ weist ferner einen NMOS- Transistor MN1 auf, der zwischen den Knoten N1 und einen Knoten N3 geschaltet ist, und ein Gate zum Empfangen einer Bezugsspan nung Vref aufweist, einen NMOS-Transistor MN2, der zwischen die Knoten N2 und N3 geschaltet ist, und ein Gate zum Empfangen eines Eingangssignals in1 aufweist, einen NMOS-Transistor MN6, der zwischen den Knoten N3 und einen Knoten N1 geschaltet ist, und ein Gate zum Empfangen des Eingangssignals in1 aufweist, und einen NMOS-Transistor MN3, der zwischen den Knoten N7 und eine Massespannungsquelle Vss geschaltet ist, und ein Gate zum Empfangen eines Freigabesignals en aufweist.

Es wird angenommen, daß das Eingangssignal in1 im Betrieb einen Spannungspegel "H = 3 V" in einem Intervall T1 in Fig. 2C und einen Spannungspegel "L = 0 V" in einem Intervall T2 in Fig. 2C aufweist. In den meisten SDRAM kann das Eingangssignal in1 als Taktsignal betrachtet werden, und der gesamte Betrieb wird an einer ansteigenden Flanke des Taktsignals durchgeführt. Wenn mit anderen Worten dem Eingangssignal in1 erlaubt wird, einen hohen logischen Zustand einzunehmen (Intervall T1), wird der NMOS-Transistor MN6 eingeschaltet, um den Chip zu betreiben. In dem Fall jedoch, daß das Eingangssignal in1 in einen niedrigen logischen Zustand übergeht (Intervall T2), wird der NMOS-Tran sistor MN6 ausgeschaltet, um den Stromverbrauch zu verringern.

In Fig. 2B weist der Differenzverstärker vom PMOS-Typ einen PMOS-Transistor MP3 auf, der zwischen die Versorgungsspannungs quelle Vcc und einen Knoten N8 geschaltet ist, und ein Gate zum Empfangen eines Freigabesignals enb aufweist, einen PMOS-Tran sistor MP6, der zwischen den Knoten N8 und einen Knoten N4 geschaltet ist, und ein Gate zum Empfangen eines Eingangs signals in2 aufweist, einen PMOS-Transistor MP4, der zwischen den Knoten N4 und einen Knoten N5 geschaltet ist, und ein Gate zum Empfangen der Bezugsspannung Vref aufweist, einen PMOS- Transistor MP5, der zwischen den Knoten N4 und einen Knoten N6 geschaltet ist, und ein Gate zum Empfangen des Eingangssignals in2 aufweist, einen NMOS-Transistor MN4, der zwischen den Kno ten N5 und die Massespannungsquelle Vss geschaltet ist, und ein Gate aufweist, das mit dem Knoten N5 verbunden ist, und einen NMOS-Transistor MN5, der zwischen den Knoten N6 und die Masse spannungsquelle Vss geschaltet ist, und ein Gate aufweist, das mit dem Knoten N5 verbunden ist. Die NMOS-Transistoren MN4 und MN5 bilden eine Stromspiegelschaltung.

In dem meisten SDRAM kann das Eingangssignal in2 als Zeilen adressenstrobeblockier(bar)signal RASb betrachtet werden, und der gesamte Betrieb wird an einer abfallenden Flanke des Zei lenadressenstrobeblockiersignals RASb durchgeführt. Wenn es infolge dem Eingangssignal in2 erlaubt wird, einen niedrigen logischen Zustand einzunehmen (Intervall T2 in Fig. 2C), wird der PMOS-Transistor MP6 eingeschaltet, um den Chip zu betrei ben. In dem Fall jedoch, bei dem das Eingangssignal in2 in einen hohen logischen Zustand übergeht (Intervall T1 in Fig. 2C) wird der PMOS-Transistor MP6 ausgeschaltet, um den Strom verbrauch zu verringern.

Fig. 3 zeigt Differenzverstärker gemäß einer alternativen Aus führungsform der vorliegenden Erfindung, wobei Fig. 3A ein Schaltungsdiagramm des Aufbaus eines Differenzverstärkers vom NMOS-Typ, Fig. 3B ein Schaltungsdiagramm des Aufbaus eines Dif ferenzverstärkers vom PMOS-Typ und Fig. 3C ein Wellenformdia gramm von Ausgangssignalen in Fig. 3A und 3B zeigen. Es wird bemerkt, daß die zweite Ausführungsform von Fig. 3 zwei Ein gangssignale verwendet, während die erste Ausführungsform von Fig. 2 ein (einziges) Eingangssignal und eine konstante Bezugs spannung von 1,4 V verwendet.

Wie in Fig. 3 gezeigt, weist der Differenzverstärker vom NMOS- Typ einen PMOS-Transistor MP1 auf, der zwischen eine Versor gungsspannungsquelle Vcc und einen Knoten N1 geschaltet ist, und ein Gate aufweist, das mit dem Knoten N1 verbunden ist, und einen PMOS-Transistor MP2, der zwischen die Versorgungsspan nungsquelle Vcc und einen Knoten N2 geschaltet ist, und ein Gate aufweist, das mit dem Knoten N1 verbunden ist. Die PMOS- Transistoren MP1 und MP2 bilden eine Stromspiegelschaltung.

Der Differenzverstärker vom NMOS-Typ weist ferner einen NMOS- Transistor MN1 auf, der zwischen den Knoten N1 und einen Knoten N3 geschaltet ist, und ein Gate zum Empfangen eines Eingangs signales in1b aufweist, einen NMOS-Transistor MN2, der zwischen die Knoten N2 und N3 geschaltet ist, und ein Gate zum Empfangen eines Eingangssignals in1 aufweist, einen NMOS-Transistor MN6, der zwischen den Knoten N3 und einen Knoten N7 geschaltet ist, und ein Gate zum Empfangen des Eingangssignals in1 aufweist, einen NMOS-Transistor NM7, der zwischen den Knoten N7 und einen Knoten N9 geschaltet ist, und ein Gate zum Empfangen des Ein gangssignals in1b aufweist, und einen NMOS-Transistor MN3, der zwischen den Knoten N9 und eine Massespannungsquelle Vss geschaltet ist, und ein Gate zum Empfangen eines Freigabe signals en aufweist.

In dem Fall, bei dem das Eingangssignal in1 von einem hohen logischen Zustand in einen niedrigen logischen Zustand im Betrieb unter der Bedingung übergeht, daß das Eingangssignal in1b einen hohen logischen Zustand hat, führt der Differenzver stärker einen Abtast(sense)verstärkungsbetrieb durch, während das Eingangssignal in1 einen Übergang vom hohen zum niedrigen logischen Zustand durchmacht. Wenn daraufhin das Eingangssignal in1 auf seinem niedrigen logischen Zustand gehalten wird, wird der NMOS-Transistor MN6 ausgeschaltet, um den Stromverbrauch zu verringern.

In Fig. 3B weist der Differenzverstärker vom PMOS-Typ einen PMOS-Transistor MP3 auf, der zwischen die Versorgungsspannungs quelle Vcc und einen Knoten N10 geschaltet ist, und ein Gate zum Empfangen eines Freigabesignals enb aufweist, einen PMOS- Transistor MP6, der zwischen den Knoten N10 und einen Knoten N8 geschaltet ist, und ein Gate zum Empfangen eines Eingangs signals in2b aufweist, einen PMOS-Transistor MP7, der zwischen den Knoten N8 und einen Knoten N4 geschaltet ist, und ein Gate zum Empfangen eines Eingangssignals in2 aufweist, einen PMOS- Transistor MP4, der zwischen den Knoten N4 und einen Knoten N5 geschaltet ist, und ein Gate zum Empfangen des Eingangssignals in2b aufweist, einen PMOS-Transistor MP5, der zwischen den Kno ten N4 und einen Knoten N6 geschaltet ist, und ein Gate zum Empfangen des Eingangssignals in2 aufweist, einen NMOS-Tran sistor MN4, der zwischen den Knoten N5 und eine Massespannungs quelle Vss geschaltet ist, und ein Gate aufweist, das mit dem Knoten N5 verbunden ist, und einen NMOS-Transistor MN5, der zwischen den Knoten N6 und die Massespannungsquelle Vss geschaltet ist, und ein Gate aufweist, das mit dem Knoten N5 verbunden ist. Die NMOS-Transistoren MN4 und MN5 bilden eine Stromspiegelschaltung.

In dem Fall, bei dem das Eingangssignal in2 von einem niedrigen in einen hohen logischen Zustand im Betrieb unter der Bedingung übergeht, daß das Eingangssignal in2b einen niedrigen logischen Zustand hat, führt der Differenzverstärker einen Abtastverstär kungsbetrieb durch, während das Eingangssignal in2 den logi schen Übergang von niedrig nach hoch durchmacht. Wenn daraufhin das Eingangssignal in2 auf seinem hohen logischen Zustand gehalten wird, wird der PMOS-Transistor MP7 ausgeschaltet, um den Stromverbrauch zu verringern.

Üblicherweise ist eine bestimmte Zeit zum Abtasten und Verstär ken einer Differenz zwischen den Eingangssignalen in dem Diffe renzverstärker erforderlich. Wie in Fig. 3A gezeigt, können aus diesem Grund beispielsweise Verzögerungsschaltungen verwendet werden, um das Eingangssignal in1 zu dem Gate des NMOS-Tran sistors MN6 und das Eingangssignal in1b zu dem Gate des NMOS- Transistors MN7 zu verzögern. In ähnlicher Weise können in Fig. 3B Verzögerungsschaltungen verwendet werden, um das Eingangs signal in2 zu dem Gate des PMOS-Transistors MP6 und das Ein gangssignal in2b zu dem Gate des PMOS-Transistors MP7 zu ver zögern.

Üblicherweise ist eine bestimmte Zeit zum Abtasten und Verstär ken einer Differenz zwischen den Eingangssignalen des Diffe renzverstärkers erforderlich. Wie in Fig. 3A gezeigt, können aus diesem Grund beispielsweise Verzögerungsschaltungen verwen det werden, um das Eingangssignal in1 zum Gate des NMOS-Tran sistors MN6 und das Eingangssignal in1b zu dem Gate des NMOS- Transistors MN7 zu verzögern. In ähnlicher Weise können in Fig. 3B Verzögerungsschaltungen verwendet werden, um das Eingangs signal in2 zu dem Gate des PMOS-Transistors MP6 und das Ein gangssignal in2b zu dem Gate des PMOS-Transistors MP7 zu ver zögern. Diese Verzögerungsschaltung kann mit einem Widerstand und einem Kondensator versehen sein. Alternativ kann die Ver zögerungsschaltung mit einem Transistor versehen sein. Die Ver wendung einer Verzögerungsschaltung erlaubt es dem Differenz verstärker, den Abtastverstärkungsvorgang gleichmäßig durchzu führen.

Wie aus der vorstehenden Beschreibung hervorgeht, ist gemäß der vorliegenden Erfindung ein Schaltelement in der Hochziehtrei berstufe oder Herunterziehtreiberstufe des Differenzverstärkers vorgesehen, um den Schaltvorgang ansprechend auf das Eingangs signal durchzuführen. Deshalb kann der Stromverbrauch in einem Stand-by-Modus verringert werden, in welchem kein Eingangs signal angelegt ist.

Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung zu illustrativen Zwecken offenbart wurden, erschlie ßen sich dem Fachmann zahlreiche Modifikationen, Zusätze und Ersätze, ohne vom Umfang der Erfindung abzuweichen, die in den beiliegenden Ansprüchen offenbart ist.

Claims

1. Differenzverstärker mit:
einer ersten Transistoreinrichtung, die ein Gate zum Emp fangen eines ersten Eingangssignals aufweist,
einer zweiten Transistoreinrichtung, die ein Gate zum Emp fangen eines zweiten Eingangssignals aufweist,
einer dritten Transistoreinrichtung, die zwischen die erste Transistoreinrichtung und eine erste Spannungsquelle geschaltet ist,
eine vierte Transistoreinrichtung, die zwischen die zweite Transistoreinrichtung und die erste Spannungsquelle geschaltet ist und ein Gate aufweist, das mit einem Gate der dritten Transistoreinrichtung durch einen ersten gemeinsamen Knoten verbunden ist, und
einer Stromquelleneinrichtung, die zwischen einen zweiten gemeinsamen Knoten der ersten und zweiten Transistorein richtung und eine zweite Spannungsquelle geschaltet ist, wobei die Stromquelleneinrichtung eine fünfte Transistor einrichtung aufweist, die ein Gate zum Empfangen eines Freigabesignals aufweist, und eine sechste Transistorein richtung, die in Reihe zu der fünften Transistoreinrich tung geschaltet ist, und ein Gate zum Empfangen des ersten oder zweiten Eingangssignals aufweist.

2. Differenzverstärker nach Anspruch 1, dadurch gekennzeich net, daß die erste Spannungsquelle eine Versorgungsspan nungsquelle und die zweite Spannungsquelle eine Massespan nungsquelle ist.

3. Differenzverstärker nach Anspruch 2, dadurch gekennzeich net, daß die ersten und zweiten Transistoreinrichtungen und die fünften und sechsten Transistoreinrichtungen NMOS- Transistoren sind, und daß die dritten und vierten Tran sistoreinrichtungen PMOS-Transistoren zum Bilden einer Stromspiegeleinrichtung sind.

4. Differenzverstärker nach Anspruch 3, dadurch gekennzeich net, daß das erste Eingangssignal einen vorbestimmten Bezugsspannungspegel aufweist, um die erste Transistorein richtung leitend zu machen, und daß das zweite Eingangs signal einen variablen Spannungspegel hat.

5. Differenzverstärker nach Anspruch 4, dadurch gekennzeich net, daß das zweite Eingangssignal an das Gate der sech sten Transistoreinrichtung angelegt ist.

6. Differenzverstärker nach Anspruch 1, dadurch gekennzeich net, daß die erste Spannungsquelle eine Massespannungs quelle und die zweite Spannungsquelle eine Versorgungs spannungsquelle ist.

7. Differenzverstärker nach Anspruch 6, dadurch gekennzeich net, daß die ersten und zweiten Transistoreinrichtungen und die fünften und sechsten Transistoreinrichtungen PMOS- Transistoren sind, und daß die dritten und vierten Tran sistoreinrichtungen NMOS-Transistoren zum Bilden einer Stromspiegeleinrichtung sind.

8. Differenzverstärker nach Anspruch 7, dadurch gekennzeich net, daß das erste Eingangssignal einen vorbestimmten Bezugsspannungspegel aufweist, um die erste Transistorein richtung leitend zu machen, und daß das zweite Eingangs signal einen variablen Spannungspegel hat.

9. Differenzverstärker nach Anspruch 8, dadurch gekennzeich net, daß das zweite Eingangssignal an das Gate der sech sten Transistoreinrichtung angelegt ist.

10. Differenzverstärker mit:
einer ersten Transistoreinrichtung mit einem Gate zum Emp fangen eines ersten Eingangssignals,
einer zweiten Transistoreinrichtung mit einem Gate zum Empfangen eines zweiten Eingangssignals,
einer dritten Transistoreinrichtung, die zwischen die erste Transistoreinrichtung und eine erste Spannungsquelle geschaltet ist,
einer vierten Transistoreinrichtung, die zwischen die zweite Transistoreinrichtung und die erste Spannungsquelle geschaltet ist und ein Gate aufweist, das mit einem Gate der dritten Transistoreinrichtung durch einen ersten gemeinsamen Knoten verbunden ist, und
einer Stromquelleneinrichtung, die zwischen einen zweiten gemeinsamen Knoten der ersten und zweiten Transistorein richtung und eine zweite Spannungsquelle geschaltet ist, wobei die Stromquelleneinrichtung fünfte bis siebte Tran sistoreinrichtungen aufweist, die in Reihe geschaltet sind, wobei die fünfte Transistoreinrichtung ein Gate zum Empfangen eines Freigabesignals aufweist, wobei die sechste Transistoreinrichtung ein Gate zum Empfangen des ersten Eingangssignals aufweist, wobei die siebte Tran sistoreinrichtung ein Gate zum Empfangen des zweiten Ein gangssignals aufweist.

11. Differenzverstärker nach Anspruch 10, dadurch gekennzeich net, daß die erste Spannungsquelle eine Versorgungsspan nungsquelle ist, und daß die zweite Spannungsquelle eine Massespannungsquelle ist.

12. Differenzverstärker nach Anspruch 11, dadurch gekennzeich net, daß die ersten und zweiten Transistoreinrichtungen und die fünften bis siebten Transistoreinrichtungen NMOS- Transistoren sind, und daß die dritten und vierten Tran sistoreinrichtungen PMOS-Transistoren zum Bilden einer Stromspiegeleinrichtung sind.

13. Differenzverstärker nach Anspruch 12, dadurch gekennzeich net, daß die ersten und zweiten Eingangssignale variable Spannungspegel haben.

14. Differenzverstärker nach Anspruch 10, dadurch gekennzeich net, daß die erste Spannungsquelle eine Massespannungs quelle ist, und daß die zweite Spannungsquelle eine Ver sorgungsspannungsquelle ist.

15. Differenzverstärker nach Anspruch 14, dadurch gekennzeich net, daß die ersten und zweiten Transistoreinrichtungen und die fünften bis siebten Transistoreinrichtungen PMOS- Transistoren sind, und daß die dritten und vierten Tran sistoreinrichtungen NMOS-Transistoren zum Bilden einer Stromspiegeleinrichtung sind.

16. Differenzverstärker nach Anspruch 15, dadurch gekennzeich net, daß die ersten und zweiten Eingangssignale variable Spannungspegel haben.