DE10024690B4

DE10024690B4 - Eingangspufferschaltung

Info

Publication number: DE10024690B4
Application number: DE10024690A
Authority: DE
Inventors: Jae-Yoon Suwon Sim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-05-19
Filing date: 2000-05-18
Publication date: 2010-08-12
Anticipated expiration: 2020-05-19
Also published as: DE10024690A1; CN1170363C; US6348815B1; KR100370233B1; CN1274990A; TW445703B; KR20000074284A; JP2000349614A; JP3691344B2

Abstract

Eingangspufferschaltung mit
– einem Differenzverstärker (21) zum Abgeben eines Signals an einem Ausgangsknoten des Differenzverstärkers in Reaktion auf ein Eingangssignal und eine Referenzspannung und
– einem Puffer (27) zum Verzögern und Puffern des Ausgangssignals des Differenzverstärkers,
gekennzeichnet durch
– ein stromziehendes Mittel (25), das mit einem internen Knoten des Differenzverstärkers verbunden ist und dazu dient, einen Strom von dem internen Knoten des Differenzverstärkers in Reaktion auf das Eingangssignal und das Ausgangssignal des Puffers abzuziehen.

Description

Die vorliegende Erfindung bezieht sich auf eine Eingangspufferschaltung nach dem Oberbegriff des Anspruchs 1, insbesondere für ein Halbleiterbauelement.
Ein Taktsignal ist ein Signal unter Signalen, die extern in ein Halbleiterbauelement eingegeben werden, das die höchste Betriebsfrequenz besitzt, und die Betriebsfrequenz des Taktsignals wird mit wachsender Betriebsgeschwindigkeit eines Systems höher. Somit erfordern Halbleiterbauelemente eine schnelle Eingangspufferschaltung, um in der Lage zu sein, ein Taktsignal mit einer hohen Betriebsfrequenz zu empfangen.
1 ist ein Schaltbild einer herkömmlichen gattungsgemäßen Eingangspufferschaltung, die ein Taktsignal empfängt. Wie daraus ersichtlich, beinhaltet die herkömmliche Eingangspufferschaltung einen Differenzverstärker 11 und einen Puffer 13. Der Differenzverstärker 11 erzeugt ein Ausgangssignal OUTB, das eine Phase besitzt, die der Phase eines extern eingegebenen Taktsignals CLK entgegengesetzt ist, und gibt das Ausgangssignal OUTB an einen Ausgangsknoten A in Reaktion auf eine Referenzspannung VREF und das Taktsignal CLK ab. Der Puffer 13 puffert das Ausgangssignal OUTB des Differenzverstärkers 11 und ändert den Pegel des Ausgangssignals OUTB, um ein Signal DCLKB mit CMOS-Pegel abzugeben.
Um die herkömmliche Eingangspufferschaltung bei einer hohen Frequenz zu betreiben, muss ein Gleichstrom erhöht werden, indem der Wert eines Widerstands (R) vermindert wird, der die Stromquelle des Differenzverstärkers 11 ist. Wenn jedoch der Gleichstrom zunimmt, erhöht sich der Energieverbrauch. Außerdem ist die Transkonduktanz eines Transistors mit kurzem Kanal unabhängig vom Strompegel und proportional zu der Breite eines Kanals, so dass die Betriebsgeschwindigkeit über einem bestimmten kritischen Punkt nicht weiter ansteigt, selbst wenn der Wert des Widerstands (R) der herkömmlichen Eingangspufferschaltung weiter abnimmt.
Die Patentschrift US 5.410.189 offenbart eine CMOS-Eingangspufferschaltung mit einem eingangsseitigen Inverter und einer an diesen gekoppelten Pull-up-Schaltung, die zwei serielle Transistoren zwischen einer Versorgungsspannung und einem Ausgang des Inverters sowie zwei Inverter beinhaltet, die einem Gateanschluss eines der beiden Transistoren seriell vorgeschaltet sind, um das Ausgangssignal an diesen Gateanschluss rückzukoppeln. Verschiedene weitere herkömmliche Eingangspufferschaltungen, die Differenzverstärker anstelle von Invertern als Eingangsstufe verwenden, sind in den Patentschriften US 5.710.516 , US 5.736.871 und US 5.847.581 offenbart.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Eingangspufferschaltung der eingangs genannten Art zugrunde, die vergleichsweise schnell und mit geringem Stromverbrauch betreibbar ist.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Eingangspufferschaltung mit den Merkmalen des Anspruchs 1.
Bei der erfindungsgemäßen Schaltung kann der Differenzverstärker ein Signal mit einer gegenüber derjenigen eines Eingangssignals umgekehrten Phase an den Ausgangsknoten abgeben. Ein stromziehendes Mittel und optional ein stromlieferndes Mittel ermöglichen es, die Zeitdauer zu verkürzen, während welcher der Pegel des Differenzverstärker-Ausgangssignals ansteigt bzw. abfällt. Dazu führt das optionale stromliefernde Mittel dem Ausgangsknoten für eine vorgegebene kurze Zeitspanne seit der abfallenden Flanke des Eingangssignals einen Strom zu, während das stromziehende Mittel für eine vorgegebene kurze Zeitspanne seit der Anstiegsflanke des Eingangssignals einen Strom von einem Ende bzw. vom Ausgangsknoten des Differenzverstärkers abführt.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben beschriebene herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Schaltbild einer herkömmlichen Eingangspufferschaltung, die ein Taktsignal empfängt,
2 ein Schaltbild einer erfindungsgemäßen Eingangspufferschaltung,
3 ein Zeitverlaufsdiagramm zur Erläuterung der Betriebsweise der in 2 gezeigten Eingangspufferschaltung,
4A bis 4C Signalverlaufsdarstellungen, welche die Ergebnisse einer Simulation bezüglich der in 1 gezeigten herkömmlichen Eingangspufferschaltung und der Eingangspufferschaltung gemäß der in 2 gezeigten Ausführungsform der Erfindung darstellen, und
5 eine graphische Darstellung, die eine Variation der Verzögerungszeit in Abhängigkeit von einer Variation der Versorgungsspannung VDD in der in 1 gezeigten herkömmlichen Eingangspufferschaltung und der in 2 gezeigten Eingangspufferschaltung gemäß der Erfindung zeigt.
Im Folgenden werden Ausführungsformen der Erfindung detailliert unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, ohne die Erfindung darauf zu beschränken. In den Zeichnungen bezeichnen gleiche Bezugszeichen jeweils funktionell äquivalente Elemente.
2 zeigt eine Eingangspufferschaltung gemäß einer Ausführungsform der Erfindung. Sie weist einen Differenzverstärker 21 und einen Puffer 27 auf. Des weiteren beinhaltet die Eingangspufferschaltung ein stromlieferndes Mittel 23 zur Reduzierung der Anstiegszeit des Ausgangssignals OUTB des Differenzverstärkers 21, das heißt der Zeitdauer, die für einen Übergang des Pegels des Ausgangssignals OUTB von einem ”niedrigen” Logikpegel auf einen ”hohen” Logikpegel benötigt wird, sowie ein stromziehendes Mittel 25 zur Reduzierung der Abfallzeit des Ausgangssignals OUTB des Differenzverstärkers 21, das heißt der Zeitdauer, die für einen Übergang von dem ”hohen” Logikpegel zu dem ”niedrigen” Logikpegel benötigt wird.
2 zeigt einen Fall, bei dem sowohl das stromliefernde Mittel 23 als auch das stromziehende Mittel 25 enthalten sind, es ist jedoch je nach Anwendungsfall alternativ möglich, nur das stromliefernde Mittel 23 oder nur das stromziehende Mittel 25 vorzusehen.
Der Differenzverstärker 21 erzeugt das Ausgangssignal OUTB mit einer Phase, die jener des Taktsignals CLK entgegengesetzt ist, und gibt das Ausgangssignal OUTB in Reaktion auf eine Referenzspannung VREF und das extern eingegebene Takt signal CLK an einen Ausgangsknoten C ab. Der Differenzverstärker 21, ein typischer Differenzverstärker, beinhaltet eine Differenzverstärkungseinheit, die aus PMOS-Transistoren P21 und P22 sowie NMOS-Transistoren N21 und N22 aufgebaut ist, sowie eine Stromquelle, die aus Widerständen R1 und R2 aufgebaut ist.
Speziell wird eine Versorgungsspannung VDD an die Source-Elektrode des PMOS-Transistors P21 angelegt, und die Gate- Elektrode und die Drain-Elektrode desselben sind miteinander verbunden. Die Versorgungsspannung VDD wird an die Source-Elektrode des PMOS-Transistors P22 angelegt, dessen Gate-Elektrode mit der Gate-Elektrode des PMOS-Transistors P21 verbunden ist und dessen Drain-Elektrode mit dem Ausgangsknoten C verbunden ist.
Die Drain-Elektrode des NMOS-Transistors N21 ist mit jener des PMOS-Transistors P21 verbunden, und die Referenzspannung VREF wird an die Gate-Elektrode des NMOS-Transistors N21 angelegt. Die Drain-Elektrode des NMOS-Transistors N22 ist mit dem Ausgangsknoten C verbunden, und das Taktsignal CLK wird an die Gate-Elektrode desselben angelegt. Die Source-Elektroden der NMOS-Transistoren N21 und N22 sind gemeinsam mit einem Knoten D verbunden.
Die Widerstände R1 und R2 sind zwischen dem Knoten D und einer Massespannung VSS seriell miteinander verbunden.
Der Differenzverstärker 21 kann in verschiedenen Formen konfiguriert sein, was für den Fachmann offensichtlich ist.
Der Puffer 27 verzögert und puffert das Ausgangssignal OUTB des Differenzverstärkers 21 und ändert den Pegel des Ausgangssignals OUTB, um ein Signal DCLKB mit CMOS-Pegel abzugeben. Hierbei beinhaltet der Puffer 27 zwei Inverter 11 und 12, die seriell miteinander verbunden sind, es ist jedoch klar, dass der Puffer 27 auch aus anderen Logikgattern einschließlich eines Schmitt-Triggers aufgebaut sein kann.
Wie vorstehend beschrieben, führt das stromliefernde Mittel 23 zur Reduzierung der Zeitdauer, die benötigt wird, um den Pegel des Ausgangssignals OUTB des Differenzverstärkers 21 von dem ”niedrigen” Logikpegel in den ”hohen” Logikpegel zu überführen, dem Ausgangsknoten C des Differenzverstärkers 21 in Reaktion auf das Taktsignal CLK und das Ausgangssignal DCLKB des Puffers 27 einen Strom zu. Das stromliefernde Mit tel 23 beinhaltet einen ersten und einen zweiten PMOS-Transistor P23 und P24, die zwischen der Versorgungsspannung VDD und dem Ausgangsknoten C des Differenzverstärkers seriell miteinander verbunden sind. Das Ausgangssignal DCLKB des Puffers 27 wird an die Gate-Elektrode des ersten PMOS-Transistors P23 angelegt, und das Taktsignal CLK wird an die Gate-Elektrode des zweiten PMOS-Transistors P24 angelegt.
Außerdem führt das stromziehende Mittel 25 zur Reduzierung der Zeitdauer, die benötigt wird, um den Pegel des Ausgangssignals OUTB des Differenzverstärkers 21 von dem ”hohen” Logikpegel in den ”niedrigen” Logikpegel überzuführen, einen Strom von dem Knoten D des Differenzverstärkers 21 in Reaktion auf das Taktsignal CLK und das Ausgangssignal DCLKB des Puffers 27 ab. Das stromziehende Mittel 25 beinhaltet einen ersten und einen zweiten NMOS-Transistor N23 und N24, die zwischen dem Knoten D und der Massespannung VSS seriell miteinander verbunden sind. Das Taktsignal CLK wird an die Gate-Elektrode des ersten NMOS-Transistors N23 angelegt, und das Ausgangssignal DCLKB des Puffers 27 wird an die Gate-Elektrode des zweiten NMOS-Transistors N24 angelegt. Die Transistoren des stromziehenden Mittels 25 können seriell zwischen die Verbindung der Widerstände R1 und R2 und die Massespannung VSS eingeschleift sein.
3 ist ein Zeitverlaufsdiagramm zur Erläuterung der Betriebsweise der Eingangspufferschaltung gemäß der in 2 gezeigten Ausführungsform der Erfindung. Wie in 3 gezeigt, ist die Phase des Taktsignals CLK stets entgegengesetzt zu jener des Ausgangssignals DCLKB des Puffers, und es existiert eine Phasendifferenz mit einem vorgegebenen Zeitintervall (t) zwischen den zwei Signalen CLK und DCLKB.
Wie aus 3 zu erkennen, liegt während des Betriebs der Eingangspufferschaltung gemäß der in 2 gezeigten Ausführungsform der Erfindung das Ausgangssignal DCLKB des Puffers zuerst, wenn sich das Taktsignal CLK in dem ”nied rigen” Logikzustand befindet, das heißt in einem Bereich S1, auf dem ”hohen” Logikpegel, so dass der zweite NMOS-Transistor N24 des stromziehenden Mittels 25 eingeschaltet ist. Der erste NMOS-Transistor 23 des stromziehenden Mittels 25 ist jedoch ausgeschaltet, so dass kein Strom über das stromziehende Mittel 25 fließt. Außerdem ist der zweite PMOS-Transistor P24 des stromliefernden Mittels 23 eingeschaltet, der erste PMOS-Transistor P23 des stromliefernden Mittels 23 ist jedoch ausgeschaltet, so dass kein Strom über das stromliefernde Mittel 23 fließt. Das heißt, in dem Bereich S1 fließt kein Strom über das stromliefernde Mittel 23 und das stromziehende Mittel 25.
Als nächstes wird der erste NMOS-Transistor N23 des stromziehenden Mittels 25 ab der Anstiegsflanke des Taktsignals CLK eingeschaltet, das heißt von dem Moment an, in dem der Pegel des Taktsignals CLK von dem ”niedrigen” Logikpegel in den ”hohen” Logikpegel (im Bereich S2) übergeführt wird, so dass über das stromziehende Mittel 25 ein Strom fließt. Das heißt, ein Strom in dem Knoten D des Differenzverstärkers 21 wird über das stromziehende Mittel 25 zur Masse VSS abgeführt. Demgemäß fällt der Spannungspegel des Ausgangsknotens C des Differenzverstärkers 21 schnell ab, was die Zeitdauer reduziert, die für einen Übergang des Pegels des Ausgangssignals OUTB des Differenzverstärkers 21 von dem ”hohen” Logikpegel in den ”niedrigen” Logikpegel benötigt wird. Im Bereich S2, das heißt während sich das Taktsignal CLK auf dem ”hohen” Logikpegel befindet und sich das Ausgangssignal DCLKB des Puffers auf dem ”hohen” Logikpegel befindet, sind der erste und der zweite PMOS-Transistor P23 und P24 des stromliefernden Mittels 23 beide ausgeschaltet, so dass kein Strom über das stromliefernde Mittel 23 fließt.
Dann liegt nach der Verzögerungszeit des Puffers 27, das heißt nach einem vorgegebenen Zeitintervall t (im Bereich S3) das Ausgangssignal DCLKB des Puffers auf dem ”niedrigen” Logikpegel, so dass der zweite NMOS-Transistor N24 des strom ziehenden Mittels 25 ausgeschaltet ist. Somit fließt wiederum kein Strom über das stromziehende Mittel 25. Außerdem ist in dem Bereich S3, das heißt während das Taktsignal CLK auf dem ”hohen” Logikpegel liegt und das Ausgangssignal DCLKB des Puffers auf dem ”niedrigen” Logikpegel liegt, der erste PMOS-Transistor P23 des stromliefernden Mittels 23 eingeschaltet, der zweite PMOS-Transistor P24 des stromliefernden Mittels 23 ist jedoch ausgeschaltet, so dass auch über das stromliefernde Mittel 23 kein Strom fließt. Das heißt, im Bereich S3 fließt kein Strom über das stromziehende Mittel 25 und das stromliefernde Mittel 23.
Als nächstes ist der zweite PMOS-Transistor P24 des stromliefernden Mittels 23 ab der abfallenden Flanke des Taktsignals CLK ausgeschaltet, das heißt von dem Moment an, in dem der Pegel des Taktsignals CLK von dem ”hohen” Logikpegel in den ”niedrigen” Logikpegel übergeht (im Bereich S4), so dass ein Strom über das stromliefernde Mittel 23 fließt. Das heißt, dem Ausgangsknoten C des Differenzverstärkers 21 wird ein Strom von der Versorgungsspannung VDD über das stromliefernde Mittel 23 zugeführt. Demgemäß wächst der Spannungspegel des Ausgangsknotens C des Differenzverstärkers 21 schnell an, was die Zeitdauer reduziert, die für einen Übergang des Pegels des Ausgangssignals OUTB des Differenzverstärkers 21 von dem ”niedrigen” Logikpegel auf den ”hohen” Logikpegel benötigt wird.
Dann liegt nach der Verzögerungszeit des Puffers 27, das heißt nach dem vorgegebenen Zeitintervall t (im Bereich S5) das Ausgangssignal DCLKB des Puffers auf einem ”hohen” Logikpegel, so dass der erste PMOS-Transistor P23 des stromliefernden Mittels 23 ausgeschaltet ist. Somit fließt wiederum kein Strom über das stromliefernde Mittel 23. Außerdem ist im Bereich S5, das heißt während das Taktsignal CLK auf dem ”niedrigen” Logikpegel liegt und das Ausgangssignal DCLKB des Puffers auf dem ”hohen” Logikpegel liegt, der zweite NMOS-Transistor N24 des stromziehenden Mittels 25 eingeschaltet, der erste NMOS-Transistor N23 des stromziehenden Mittels 25 ist jedoch ausgeschaltet, so dass auch über das stromziehende Mittel 25 kein Strom fließt. Das heißt, im Bereich S5 fließt kein Strom über das stromziehende Mittel 25 und das stromliefernde Mittel 23.
Demzufolge wird in der Eingangspufferschaltung gemäß der Erfindung ein Strom schnell aus dem Knoten D des Differenzverstärkers 21 zu der Massespannung VSS über das stromziehende Mittel 25 während des kurzen Zeitintervalls t von der Anstiegsflanke des Taktsignals CLK an abgeführt, das heißt von dem Moment an, in dem der Pegel des Taktsignals CLK von dem ”niedrigen” Logikpegel auf den ”hohen” Logikpegel übergeht. Somit wird die Zeitdauer reduziert, während welcher der Pegel des Ausgangssignals OUTB des Differenzverstärkers 21 von dem ”hohen” Logikpegel auf den ”niedrigen” Logikpegel übergeht. Außerdem wird dem Ausgangsknoten C des Differenzverstärkers 21 über das stromliefernde Mittel 23 während des kurzen Zeitintervalls t von der abfallenden Flanke des Taktsignals CLK an schnell ein Strom von der Versorgungsspannung VDD zugeführt, das heißt von dem Moment an, wenn der Pegel des Taktsignals CLK von dem ”hohen” Logikpegel auf den ”niedrigen” Logikpegel übergeht. Somit wird die Zeitdauer reduziert, während welcher der Pegel des Ausgangssignals OUTB des Differenzverstärkers 21 von dem ”niedrigen” Logikpegel auf den ”hohen” Logikpegel übergeht.
Das stromliefernde Mittel und das stromziehende Mittel können von einem üblichen Eingangspuffer und einem internen Schaltkreis verwendet werden, die für einen Betrieb bei hohen Geschwindigkeiten erforderlich sind, ebenso wie von dem Differenzverstärkungseingangspuffer wie bei der gezeigten Ausführungsform der Erfindung.
Die 4A bis 4C sind Signalverlaufsdarstellungen, welche die Ergebnisse einer Simulation bezüglich der in 1 gezeigten herkömmlichen Eingangspufferschaltung und der Ein gangspufferschaltung gemäß der in 2 gezeigten Ausführungsform der Erfindung darstellen. 4A ist eine Signalverlaufsdarstellung eines Taktsignals CLK, 4B ist eine Signalverlaufsdarstellung des Ausgangssignals OUTB des Differenzverstärkers 21, und 4C ist eine Signalverlaufsdarstellung eines Endausgangssignals, das heißt des Ausgangssignals DCLKB des Puffers 27.
Die experimentellen Bedingungen waren wie folgt: eine Versorgungsspannung VDD von 2,4 V, eine Referenzspannung VREF von 1,4 V, ein Widerstand R1 von 1,5 kΩ, ein Widerstand R2 von 3,5 kΩ und ein Pegel eines Taktsignals LCK im Bereich zwischen 0,7 V und 2,1 V. Außerdem betrugen die Kanallängen der NMOS-Transistoren N21 bis N24 0,7 μm, die Kanallängen der PMOS-Transistoren P21 bis P24 betrugen 0,8 μm, und die Breite des Kanals jedes Transistors ist in Tabelle 1 gezeigt. [Tabelle 1]

Transistor Kanalbreite (μm) Transistor Kanalbreite (μm)

N21 12 P21 4

N22 18 P22 6

N23 3 P23 6

N24 3 P24 6
Bezugnehmend auf 4B ist ersichtlich, dass die Zeitdauer, während der das Ausgangssignal OUTB des Differenzverstärkers von dem ”hohen” Logikpegel auf den ”niedrigen” Logikpegel übergeht, in der vorliegenden Erfindung (B1) kurz im Vergleich zum Stand der Technik (B2) ist, und dass die Zeitdauer, während der das Ausgangssignal OUTB des Differenzverstärkers von dem ”niedrigen” Logikpegel auf den ”hohen” Logikpegel übergeht, in der vorliegenden Erfindung (B1) kurz im Vergleich zum Stand der Technik (B2) ist. Bezugnehmend auf 4C ist ersichtlich, dass die Zeitdauer, während der das Ausgangssignal DCLKB des Puffers von dem ”hohen” Logikpegel auf den ”niedrigen” Logikpegel übergeht, in der vorliegenden Erfindung (C1) kurz im Vergleich zum Stand der Technik (C2) ist, und dass die Zeitdauer, während der das Ausgangssignal DCLKB des Puffers von dem ”niedrigen” Logikpegel auf den ”hohen” Logikpegel übergeht, in der vorliegenden Erfindung (C1) kurz im Vergleich zum Stand der Technik (C2) ist. Das heißt, es ist ersichtlich, dass die Eingangspufferschaltung gemäß der vorliegenden Erfindung schnell im Vergleich zu der herkömmlichen Eingangspufferschaltung arbeitet.
5 ist eine graphische Darstellung, die eine Variation der Versorgungsspannung VDD in Abhängigkeit von einer Variation der Verzögerungszeit in der in 1 gezeigten herkömmlichen Eingangspufferschaltung und der in 2 gezeigten Eingangspufferschaltung gemäß der Erfindung zeigt. Hierbei bezeichnet D1 das Zeitintervall von der Anstiegsflanke des Taktsignals CLK bis zu der abfallenden Flanke des Ausgangssignals DCLKB des Puffers in der herkömmlichen Eingangspufferschaltung. D2 bezeichnet das Zeitintervall von der Anstiegsflanke des Taktsignals CLK bis zu der abfallenden Flanke des Ausgangssignals DCLKB des Puffers in der Eingangspufferschaltung gemäß der Erfindung. D3 bezeichnet das Zeitintervall von der abfallenden Flanke des Taktsignals CLK bis zu der Anstiegsflanke des Ausgangssignals DCLKB des Puffers in der herkömmlichen Eingangspufferschaltung. D4 bezeichnet das Zeitintervall von der abfallenden Flanke des Taktsignals CLK bis zu der Anstiegsflanke des Ausgangssignals DCLKB des Puffers in der Eingangspufferschaltung gemäß der Erfindung.
Bezugnehmend auf 5 ist ersichtlich, dass das Zeitintervall der Eingangspufferschaltung gemäß der Erfindung kurz im Vergleich zu der herkömmlichen Eingangspufferschaltung ist. Das heißt, es ist ersichtlich, dass die Eingangspufferschaltung gemäß der vorliegenden Erfindung schnell im Vergleich zu der herkömmlichen Eingangspufferschaltung arbeitet.
Wie vorstehend beschrieben, wird in der Eingangspufferschaltung gemäß der Erfindung ein Strom über das stromziehende Mittel während einer kurzen Zeitdauer von der Anstiegsflanke des Taktsignals CLK an schnell zu der Massespannung VSS abgeführt, was die Zeitdauer reduziert, während welcher der Pegel des Ausgangssignals OUTB von dem ”hohen” Logikpegel auf den ”niedrigen” Logikpegel übergeht. Außerdem wird ein Strom von der Versorgungsspannung VDD über das stromliefernde Mittel während einer kurzen Zeitdauer von der abfallenden Flanke des Taktsignals CLK an zugeführt, was die Zeitdauer reduziert, während welcher der Pegel des Ausgangssignals OUTB von dem ”niedrigen” Logikpegel auf den ”hohen” Logikpegel übergeht. Das heißt, die Betriebsgeschwindigkeit der Eingangspufferschaltung gemäß der Erfindung wird durch das stromziehende Mittel und das stromliefernde Mittel erhöht. Außerdem verbraucht die Eingangspufferschaltung gemäß der Erfindung im Vergleich zu der herkömmlichen Eingangspufferschaltung bei der gleichen Betriebsgeschwindigkeit wie jener der herkömmlichen Eingangspufferschaltung eine geringe Energiemenge, da das stromziehende Mittel und das stromliefernde Mittel keinen Gleichstrom führen.

Claims

Eingangspufferschaltung mit – einem Differenzverstärker (21) zum Abgeben eines Signals an einem Ausgangsknoten des Differenzverstärkers in Reaktion auf ein Eingangssignal und eine Referenzspannung und – einem Puffer (27) zum Verzögern und Puffern des Ausgangssignals des Differenzverstärkers, gekennzeichnet durch – ein stromziehendes Mittel (25), das mit einem internen Knoten des Differenzverstärkers verbunden ist und dazu dient, einen Strom von dem internen Knoten des Differenzverstärkers in Reaktion auf das Eingangssignal und das Ausgangssignal des Puffers abzuziehen.
Eingangspufferschaltung nach Anspruch 1, weiter gekennzeichnet durch ein stromlieferndes Mittel (23), das mit dem Ausgangsknoten des Differenzverstärkers verbunden ist und dem Ausgangsknoten des Differenzver stärkers in Reaktion auf das Eingangssignal und das Ausgangssignal des Puffers einen Strom zuführt.
Eingangspufferschaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der Differenzverstärker eine Stromquelle (R1, R2) aufweist, die zwischen den internen Knoten und eine Massespannung eingeschleift ist.
Eingangspufferschaltung nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, dass das stromliefernde Mittel einen ersten und einen zweiten PMOS-Transistor beinhaltet, die seriell zwischen eine Versorgungsspannung und den Ausgangsknoten des Differenzverstärkers eingeschleift sind, wobei das Ausgangssignal des Puffers an die Gate-Elektrode des ersten PMOS-Transistors angelegt wird und das Eingangssignal an die Gate-Elektrode des zweiten PMOS-Transistors angelegt wird.
Eingangspufferschaltung nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das stromziehende Mittel einen ersten und einen zweiten NMOS-Transistor beinhaltet, die seriell zwischen den internen Knoten des Differenzverstärkers und die Massespannung eingeschleift sind, wobei das Eingangssignal an die Gate-Elektrode des ersten NMOS-Transistors angelegt wird und das Ausgangssignal des Puffers an die Gate-Elektrode des zweiten NMOS-Transistors angelegt wird.