DE19855602C2

DE19855602C2 - Puffer, welcher einen dynamischen Schwellenspannungs-MOS-Transistor verwendet

Info

Publication number: DE19855602C2
Application number: DE19855602A
Authority: DE
Inventors: Yuuichi Hirano
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-06-11
Filing date: 1998-12-02
Publication date: 2003-01-09
Anticipated expiration: 2018-12-03
Also published as: JPH11355123A; FR2779886B1; KR20000004876A; US6304110B1; FR2779886A1; TW430977B; DE19855602A1; KR100302251B1

Description

Die vorliegende Erfindung bezieht sich auf einen Puffer, welcher einen dynamischen Schwellenspannungs-MOS-Transistor verwendet. Der Puffer verwendet einen dynamischen Schwellenspannungs-MOS- Transistor, um die Betriebsgeschwindigkeit eines MOS-Transistors zu verbessern.

Ein dynamischer Schwellenspannungs-MOS(DTMOS)-Transistor ist ei ne Vorrichtung, die die Struktur eines MOS-Transistors zum Er halten einer Hochgeschwindigkeitsleistungsfähigkeit verbessert. Eine Eigenschaft dieses Transistors ist, daß ein Eingangssignal in das Gate auch an das Substrat bzw. an den Körper in der SOI- Struktur (Silicon on Insulator, Silizium auf Isolator) (oder an die Rückelektrode in der Volumenstruktur bzw. Volumen substratstruktur) angelegt ist. Fig. 8 und 9 zeigen die Struktu ren eines NMOS-Transistors bzw. eines PMOS-Transistors, welche beide die SOI-Struktur besitzen. In Fig. 8 ist das Substrat bzw. der Körper ein P^--Bereich, während es in Fig. 9 ein N^--Bereich ist. Es wird die folgende Beschreibung gegeben, wobei die SOI- Struktur betont wird. Fig. 12 zeigt die Beziehung zwischen einem Substratpotential und einer Schwellenspannung des NMOS- Transistors, und Fig. 13 zeigt die gleiche Beziehung des PMOS- Transistors. Die Beziehungen sind die gleichen sowohl in der SOI- als auch in der Volumenstruktur. Die Beziehung zwischen dem Substratpotential und der Schwellenspannung in der SOI-Struktur wurde beispielsweise durch Jeane Pierre Colinge, "Silicon on Insulator Technology Material to VLSI", Kluwer Academic Publis hers, 1991, Seite 118, eingeführt, während die Beziehung in der Volumenstruktur beispielsweise durch H. Yanai und M. Nagata, "Integrated Electronics (1)", CORONA PUBLISHING CO., LTD., 1987, Seite 69 eingeführt wurde. In dem NMOS-Transistor wird, wenn die an das Substrat angelegte Spannung in die positive Richtung er höht wird, die Schwellenspannung auf Null verringert. In dem PMOS-Transistor wird im Gegensatz dazu, wenn die an das Substrat angelegte Spannung in die negative Richtung erhöht wird, die Schwellenspannung in die positive Richtung auf Null erhöht.

Als ein Beispiel des Verwendens eines derartigen DTMOS- Transistors ist in Fig. 10 ein CMOS-Puffer gezeigt. Zuerst wird der Betrieb eines NMOS-Transistors N1 in Fig. 10 betrachtet; wenn das Eingangssignal einen Übergang von niedrig (L) nach hoch (H) macht bzw. vollzieht, vollzieht das Substratpotential eben falls einen Übergang von L zu H, und die Schwellenspannung des NMOS-Transistors N1 nähert sich Null, wie in dem Diagramm von Fig. 12 gezeigt ist. Dies erhöht die Geschwindigkeit beim Ein schalten des NMOS-Transistors N1, wodurch die Entladungsfähig keit des CMOS-Puffers verbessert wird. Als nächstes wird der Be trieb eines PMOS-Transistors P1 in Fig. 10 betrachtet; wenn das Eingangssignal einen Übergang von H zu L vollzieht, vollzieht auch das Substratpotential einen Übergang von H zu L, und die Schwellenspannung des PMOS-Transistors P1 nähert sich Null, wie in dem Diagramm der Fig. 13 gezeigt ist. Dies erhöht die Ge schwindigkeit beim Einschalten des PMOS-Transistors P1, wodurch die Ladefähigkeit des CMOS-Puffers verbessert wird.

In dem DTMOS-Transistor besteht jedoch der Kompromiß für eine Hochgeschwindigkeitsleistungsfähigkeit in einem erhöhten Strom verbrauch. Zum Beispiel bilden in dem NMOS-Transistor, da das Substratpotential hoch ist, wenn das Eingangssignal hoch ist, das Substrat P^-- und die Source N⁺ einen Vorwärtsspannungs-pn- Übergang. Wie gut bekannt ist, ist die Stromspannungskennlinie des pn-Übergangs wie in Fig. 11 gezeigt, in der I_pn den vom Substrat zur Source des NMOS-Transistors fließenden Strom und V_BN das Substratpotential darstellt und die Anstiegsspannung un gefähr 0,6 V beträgt. Da ein Hochpegelsignal im allgemeinen nicht weniger als 0,6 V beträgt, fließt Strom auf kontinuierliche Weise von Substrat zur Source während des H-Zustands des Eingangs signals, was den Stromverbrauch erhöht. Dies gilt auch für den PMOS-Transistor. Das heißt, da die Source P⁺ und das Substrat N^- des H-Potentials einen Vorwärtsvorspannungs-pn-Übergang bilden, wenn das Eingangssignal L beträgt, fließt Strom auf kontinuier liche Weise von der Source über das Substrat in den Eingang wäh rend des L-Zustands des Eingangssignals.

Folgende Beispiele können einen Effekt auf die oben genannten Punkte haben. Ein Beispiel ist die Technik, welche in der JP 9-83338 A offenbart ist, zum Unterdrücken von Schwankungen eines Massenpotentials aufgrund eines Entladungsstromes, der auftritt, wenn der NMOS-Transistor eingeschaltet wird, in der Pufferschal tung der CMOS-Struktur. Gemäß dieser Technik ist der NMOS- Transistor an seinem Ausgangsende mit der Source eines anderen PMOS-Transistors nicht in der CMOS-Struktur verbunden, und der PMOS-Transistor ist an seinem Drain mit dem Substrat des NMOS- Transistors verbunden (immer mit einer Konstantspannungsquelle verbunden) und empfängt Impulse an seinem Gate nur, wenn das Eingangssignal an dem Gate des CMOS-Puffers einen Übergang voll zieht. Eine derartige Struktur verhindert Schwankungen des Mas senpotentials, weil innerhalb einer kurzen anfänglichen Zeit spanne, wenn das Eingangssignal einen Übergang beginnt, der PMOS-Transistor eingeschaltet wird, um Strom an das Substrat des NMOS-Transistors in der CMOS-Struktur anzulegen, während zu an deren Zeitpunkten verhindert wird, daß Strom in dem NMOS- Transistor fließt. In dieser Struktur ist es möglich, das Substratpotential des NMOS-Transistor zeitweilig zu erhöhen, wenn das Eingangssignal einen Übergang von L nach H vollzieht, abhängig von anderen Einstellungen für eine Spannungsquelle, welche auf konstante Weise mit dem Substrat verbunden ist, und so weiter.

Ein anderes Beispiel ist die Technik zum Verbessern der Be triebsgeschwindigkeit, welche in T. W. Houston, "A Novel Dynamic Vt Circuit Configuration", Proceedings 1997 IEEE Internationals SOI Conference, Oct. 1997, Seiten 154-155. Wie in der JP 9-83338 A ist gemäß dieser Technik der NMOS-Transistor an seinem Aus gangsende mit der Source eines anderen PMOS-Transistors außer halb der CMOS-Struktur verbunden, und der PMOS-Transistor ist an seinem Drain mit dem Substrat des NMOS-Transistors verbunden. Der PMOS-Transistor empfängt an seinem Gate ein Eingangssignal in einen Vorstufeninverter des CMOS-Puffers. In einer derartigen Struktur wird der PMOS-Transistor eingeschaltet, bevor das Ein gangssignal in den CMOS-Puffer einen Übergang von L nach H voll zieht, so daß der Hochpegelausgang bzw. die Hochpegelausgabe (H- Pegelausgabe) des CMOS-Puffers sich zu dem Substrat des NMOS- Transistors fortpflanzt bzw. ausbreitet, wodurch der Schwellen wert verringert wird. Dies verkürzt die Übergangszeit, wodurch eine Hochgeschwindigkeitsleistungsfähigkeit erreicht wird. Der Ausgang bzw. die Ausgabe des CMOS-Puffers bleibt niedrig (d. h. auf L) bis zum nächsten Übergang, so daß der PMOS-Transistor nicht in der CMOS-Struktur in dem eingeschalteten Zustand beibe halten wird. Dies hält das Substratpotential des NMOS- Transistors niedrig (auf L), wodurch der Stromfluß von dem Substrat zur Source verhindert wird, um dadurch den Stromver brauch zu unterdrücken. Wie in dem Fall mit dem NMOS-Transistor ist der PMOS-Transistor in der CMOS-Struktur in einer ähnlichen Weise mit einem anderen NMOS-Transistor nicht in der CMOS- Struktur verbunden. Daher trifft dasselbe wie oben beschrieben auf den PMOS-Transistor zu.

Das erstere Beispiel hat jedoch einen Nachteil des Erhöhens ei nes Schaltungsmaßstabs bzw. der Schaltungsgröße, weil ein Inver ter und eine UND-Schaltung zum Erzeugen von Impulsen bei dem Übergang des Eingangssignals erforderlich sind.

Das letztere Beispiel hat auch einen Nachteil. Wenn das Ein gangssignal in dem CMOS-Puffer einen Übergang von L nach H spä ter vollzieht, schwebt das Substratpotential des NMOS- Transistors in den CMOS-Puffer, da der PMOS-Transistor außerhalb der CMOS-Struktur ausgeschaltet ist. Das schwebende Potential, welches durch Rauschen erhöht ist, führt zu einer verringerten Schwellenspannung. Dies kann den NMOS-Transistor, welcher ausge schaltet sein soll, einschalten, und dadurch endet die Schaltung in einem Fehler. Dasselbe trifft auf den PMOS-Transistor zu.

Aus dem US-Patent 5,748,016 ist ein Puffer zu entnehmen, der ei nen dynamischen Schwellenspannungs-MOS-Transistor verwendet. Der Puffer weist einen Eingangsanschluß und einen Ausgangsanschluß auf. Ein Transistor eines Leitungstypes weist eine Gateelektro de, eine erste Stromelektrode, die mit einem -Potential verbun den ist, und eine zweite Stromelektrode, die mit einem weiteren Potential verbunden ist, auf. Eine Substratelektrode wird mit einem an dem Eingangsanschluß angelegten Eingangssignal durch einen Transistor gesteuert beaufschlagt.

Daher ist es eine Aufgabe der vorliegenden Erfindung, einen Kon stantstromfluß zu dem Substrat zu verringern, während die Hoch geschwindigkeitsleistungsfähigkeit in dem DTMOS-Transistor bei behalten wird, und ferner die oben beschriebenen Probleme zu überwinden.

Diese Aufgabe wird gelöst durch einen Puffer, welcher einen dy namischen Schwellenspannungs-MOS-Transistor verwendet, nach An spruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Für den NMOS-Transistor kann dies durch Erhöhen der angelegten Spannung an das Substrat erreicht werden, um die Schwellenspan nung zu verringern, nur wenn das Signal einen Übergang vollzieht, während nach dem Vervollständigen des Übergangs die ange legte Spannung zum Erhöhen der Schwellenspannung verringert wird. Das trifft auch für den PMOS-Transistor zu, mit Ausnahme dessen, daß die Richtung der Spannung umgekehrt ist.

In dem Puffer nach Anspruch 1 ist, wenn die Übermittelungsschal tung in dem leitenden Zustand ist, das Substratpotential des er sten Transistors fast gleich dem Potential des Eingangssignals. Daher verursacht eine Potentialänderung des Eingangssignals eine entsprechende Änderung in dem Substratpotential. Je größer der Betrag der Potentialdifferenz zwischen dem Substratpotential und den dritten Potential ist, desto kleiner ist der erste Schwel lenwert im Vergleich zu dem Fall, indem das Substratpotential dem ersten Potential entspricht. Dies vereinfacht die Leitung des ersten Transistors, wenn das Eingangssignal einen Übergang von dem ersten Potential zu dem zweiten Potential vollzieht.

In dem Puffer nach Anspruch 5 bringt der Ausgang (bzw. die Aus gabe) des Inverters, wenn er der ersten Logik entspricht, den zweiten Transistor in den Leitungszustand. Dies ermöglicht, daß das Substratpotential des ersten Transistors fast gleich dem Po tential der Eingangsschaltung ist, wodurch der Effekt des ersten Aspektes erreicht wird.

In dem Puffer nach Anspruch 7 entspricht, wenn das Eingangs signal einen Übergang zu dem zweiten Potential vollzieht, der Ausgang (bzw. die Ausgabe) des Inverters der zweiten Logik und bringt den dritten Transistor in den leitenden Zustand, während der zweite Transistor aus dem leitenden Zustand gebracht wird. Daher wird das Substratpotential des ersten Transistors fast gleich dem vierten Potential. Dies begrenzt den Stromfluß von der Substratelektrode zu der ersten Stromelektrode des ersten Transistors nur innerhalb einer kurzen anfänglichen Zeitspanne, wenn das Eingangssignal einen Übergang beginnt, wodurch der Stromverbrauch verringert wird. Ferner wird der erste Schwellen wert erhöht, da das Substratpotential des ersten Transistors fast gleich dem vierten Potential ist, und es wird möglich, eine Fehlfunktion aufgrund von Rauschen zu unterdrücken, wenn das Eingangssignal sich auf dem zweiten Potential befindet.

In dem Puffer nach Anspruch 8 ist, wenn die Übermittelungsschal tung sich in dem leitenden Zustand befindet, das Substratpoten tial des zweiten Transistors fast gleich dem Potential des Ein gangssignals. Daher verursacht eine Potentialänderung des Ein gangssignals eine entsprechende Änderung in dem Substratpotenti al. Je größer der Betrag der Potentialdifferenz zwischen dem Substratpotential und dem vierten Potential ist, desto kleiner ist der zweite Schwellenwert im Vergleich zu dem Fall, indem das Substratpotential dem zweiten Potential entspricht. Dies verein facht die Leitung des zweiten Transistors, wenn das Eingangs signal einen Übergang von dem zweiten Potential zu dem ersten Potential vollzieht.

In dem Puffer nach Anspruch 9 ist es möglich, den Stromfluß von der Substratelektrode zu der ersten Stromelektrode des ersten Transistors zu begrenzen, verursacht durch den Vorwärtsvorspan nungs-pn-Übergang zwischen der Substratelektrode und der ersten Stromelektrode. Dies unterdrückt den Stromverbrauch auf ein Mi nimum.

Es folgt die Beschreibung von Ausführungsformen der vorliegenden Erfindung anhand der beiliegenden Figuren. Von diesen zeigen:

Fig. 1 ein Schaltbild gemäß einer ersten Ausführungsform der vorliegenden Erfindung,

Fig. 2 eine Zeitablaufdarstellung des Betriebs gemäß der ersten Ausführungsform,

Fig. 3 ein Schaltbild gemäß einer zweiten Ausführungsform der vorliegenden Erfindung,

Fig. 4 eine Zeitablaufdarstellung des Betriebs gemäß der zweiten Ausführungsform,

Fig. 5 ein Schaltbild gemäß einer dritten Ausführungsform der vorliegenden Erfindung,

Fig. 6 eine Zeitablaufdarstellung des Betriebs gemäß der dritten Ausführungsform,

Fig. 7 ein Schaltbild gemäß einer vierten Ausführungs form,

Fig. 8 u. 9 die Struktur eines Elementes gemäß einer der An melderin bekannten Technik,

Fig. 10 ein Schaltdiagramm gemäß der der Anmelderin be kannten Technik,

Fig. 11-13 die Betriebskennlinien der der Anmelderin bekann ten Technik.

Erste Ausführungsform

Fig. 1 zeigt ein Beispiel einer Schaltung mit einem DTMOS- Transistor gemäß der vorliegenden Erfindung, welcher in einem CMOS-Puffer als ein NMOS-Transistor eingesetzt wird. Der CMOS- Puffer weist einen PMOS-Transistor P1 und einen NMOS-Transistor N1 auf. Ein Sourcepotential V_DD ist an der Source des PMOS- Transistors P1 angelegt, während ein Massenpotential GND an die Source des NMOS-Transistors N1 angelegt ist. Ein Eingangssignal S1 ist an der Source des PMOS-Transistors P2 wie auch an beiden Gates des PMOS-Transistors P1 und des NMOS-Transistors N1 ange legt. Der PMOS-Transistor P1 und der NMOS-Transistor N1 sind an ihrem Drain gemeinsam mit dem Eingangsende eines Inverters I1 verbunden. Der PMOS-Transistor P2 und ein NMOS-Transistor N2 empfängt an ihren Gates gemeinsam ein Ausgangssignal S3 von dem Nachstufeninverter I1 des CMOS-Puffers. Ferner sind der PMOS- Transistor P2 und der NMOS-Transistor N2 an ihren Drains gemein sam mit dem Substrat bzw. Körper des NMOS-Transistors N1 verbun den. Der NMOS-Transistor N2 liegt an seiner Source auf Masse.

Der Betrieb einer derartigen Schaltung ist in Fig. 2 gezeigt. Als ein Beispiel wird der Betrieb jeder Vorrichtung ungefähr zum Zeitpunkt t1 betrachtet, wenn das Eingangssignal S1 einen Über gang von L (niedrig) zu H (hoch) beginnt. Zu dem Zeitpunkt t1 befindet sich das Ausgangssignal S3 des Inverters I1 noch auf einem L-Pegel (niedrigen Pegel), so daß der PMOS-Transistor P2 eingeschaltet ist. Ferner ist ein Signal SB1, welches an dem Substrat des NMOS-Transistors N1 angelegt ist, im Pegel niedrig (auf L), da sein logischer Wert gleich demjenigen des Eingangs signals S1 ist. Daher befindet sich das Substrat des NMOS- Transistors N1 auf einem L-Potential. Da die angelegte Spannung an dem Substrat niedrig (auf L) ist, ist die Schwellenspannung V_THN des NMOS-Transistors N1 hoch (auf H) (siehe Fig. 12). Da nach jedoch beginnt das Signal SB1 an dem Substrat des NMOS- Transistors N1 anzusteigen mit ansteigendem Eingangssignal S1. Dies verursacht, daß die Schwellenspannung V_THN des NMOS- Transistors N1 abfällt. Da der NMOS-Transistor N1 an einem Punkt eingeschaltet wird, an dem das steigende Eingangssignal S1 mit der fallenden Schwellenspannung V_THN übereinstimmt, verbessert das Anlegen der Spannung an das Substrat des NMOS-Transistors N1 die Geschwindigkeit beim Einschalten des NMOS-Transistors N1. Dann pflanzt sich der Übergang des Eingangssignals S1 zu dem In verter I1 fort, und daher zu dem Ausgangssignal S3. Wenn das Ausgangssignal S3 ansteigt, vollzieht das Gatepotential des PMOS-Transistors P2 einen Übergang von L nach H. Daher wird der PMOS-Transistor P2 während des Übergangs des Ausgangssignals S3 ausgeschaltet. Statt dessen wird der NMOS-Transistor N2 einge schaltet, so daß das Signal SB1 an dem Substrat des NMOS- Transistors N1 von dem Eingangssignal S1 zu dem Massenpotential GND wechselt. Dies erhöht die Schwellenspannung V_THN des NMOS- Transistors N1 wieder, siehe auch Fig. 12, wodurch verhindert wird, daß das Massenpotential GND, welches aufgrund von Rauschen schwankt, die Schwellenspannung zum Ausschalten des NMOS- Transistors N1 überschreitet. Das heißt, der eingeschaltete Zu stand des NMOS-Transistor N1 wird beibehalten.

Als nächstes wird der Betrieb zum Zeitpunkt t2 betrachtet, wenn das Eingangssignal S1 einen Übergang von H nach L beginnt, nach der Potentialstabilisierung des Ausgangssignals S3. Da das Aus gangssignal S3 noch hoch (auf H) zu dem Zeitpunkt t2 ist, liegt das Substrat des NMOS-Transistors N1 über den NMOS-Transistor N2 auf Masse. Daher ist die Schwellenspannung V_THN des NMOS- Transistors N1 hoch. Danach wird, wenn das Eingangssignal S1 ab fällt, um kleiner als die Schwellenspannung V_THN zu sein, der NMOS-Transistor N1 ausgeschaltet. Danach beginnt das Ausgangs signal S3 abzufallen, wodurch der PMOS-Transistor P2 eingeschal tet wird anstelle des NMOS-Transistors N2. Dies übermittelt das Eingangssignal S1 wieder an das Substrat des NMOS-Transistors N1. Zu diesem Zeitpunkt wird jedoch, da das Eingangssignal S1 den Übergang von hoch nach niedrig (von H nach L) halb geschafft hat, die an das Substrat des NMOS-Transistors N1 angelegte Span nung nicht hoch genug in Bezug auf das Sourcepotential. Daher wird die Schwellenspannung V_THN des NMOS-Transistors N1 nicht so verringert. Dies macht es schwierig, den Übergang des NMOS- Transistors N1 in seinen ausgeschalteten Zustand zu verhindern. Ferner wird, da das Substratpotential des NMOS-Transistors N1 niedrig bleibt bis zum nächsten Übergang, der Absolutbetrag (Betrag) der Schwellenspannung hoch beibehalten, was den NMOS- Transistor N1 auf sichere Weise in dem ausgeschalteten Zustand beibehält. Das heißt, das Eingangssignal S2 des Inverters I1 wird nicht niedrig, wegen des ausgeschalteten NMOS-Transistors N1, wird aber hoch durch die Leitung des PMOS-Transistors P1. Dies erlaubt den richtigen Betrieb des CMOS-Puffers.

Der Rest des Betriebs verläuft in einer ähnlichen Weise. Das heißt, die Schwellenspannung des DTMOS-Transistors wird verrin gert durch Beibehalten einer hohen Substratspannung nur während einer leichten anfänglichen Zeitspanne, wenn das Eingangssignal einen Übergang von niedrig nach hoch vollzieht, während es zu anderen Zeitpunkten erhöht wird. Dies verringert den Strom, wel cher von dem Substrat zur Source fließt, während die Hochge schwindigkeitsleistungsfähigkeit in dem DTMOS-Transistors beibe halten wird, wodurch der Stromverbrauch verringert wird.

Ferner wird das Ausgangssignal S3 des Nachstufeninverters I1 des CMOS-Puffers als das Signal des PMOS-Transistors P2 benutzt. Falls ein CMOS-Inverter als dieser Inverter I1 gewählt wird, er fordert der DTMOS-Transistor nur zwei zusätzliche Vorrichtungen. Dies vermeidet einen Anstieg in dem Schaltungsmaßstab.

Das Vorhandensein des NMOS-Transistors N2 erlaubt ferner, daß das Substrat auf sichere Weise auf einem niedrigen Potential beibehalten wird mit Ausnahme während des Übergangs des Ein gangssignals S1. Dies verhindert eine Fehlfunktion des NMOS- Transistors N1 aufgrund von Rauschen.

Da sie nur zum Übermitteln eines Spannungssignals und nicht zum Betreiben einer hohen Last vorgesehen sind, sind die Größen des PMOS-Transistors P2 und des NMOS-Transistors N2 groß genug, wenn sie ungefähr 1/10 bis 1/100 der Größen des NMOS-Transistors N1 und des PMOS-Transistors P1 in dem CMOS-Puffer aufweisen. Dies vermeidet einen Anstieg in der Chipfläche.

Allgemein wird die SOI-Struktur für den DTMOS-Transistor be nutzt, wegen ihrer kleinen parasitären Kapazität, des geringen Leckstromes und der niedrigen Stromquelle. Die vorliegende Er findung verwendet andererseits nur ihren Effekt des Variierens der Schwellenspannung durch das Anlegen von Spannung an das Substrat, was ein Substratvorspannungseffekt genannt wird. Die ser Effekt kann auch in der Volumenstruktur bzw. Volumen substratstruktur erhalten werden, so daß die Schaltung gemäß der vorliegenden Erfindung durch die Volumenstruktur ausgeführt wer den kann.

Ferner kann, nur wenn die Größe des PMOS-Transistors P2 in einer Art angeglichen wird, daß die an das Substrat des NMOS- Transistors N1 angelegte Spannung sich innerhalb des Bereiches von 0 bis 0,6 V in Bezug auf das Sourcepotential befindet, der Stromverbrauch auf ein Minimum unterdrückt werden. Dies beruht darauf, daß, da die Schwellenspannung, an der der Strom an dem pn-Übergang fließt, ungefähr 0,6 V wie in Fig. 11 gezeigt be trägt, ein kleiner Strom fließt, wenn die angelegte Spannung sich innerhalb dieses Bereiches befindet.

Zweite Ausführungsform

Fig. 3 zeigt ein Beispiel einer Schaltung mit dem in dem CMOS- Puffer als ein PMOS-Transistor eingesetzten DTMOS-Transistor ge mäß der vorliegenden Erfindung. Die Struktur ist symmetrisch zu derjenigen der ersten Ausführungsform. Erstens ist der CMOS- Puffer, welcher den PMOS-Transistors P1 und den NMOS-Transistor N1 aufweist, ähnlich in seiner Struktur derjenigen der ersten Ausführungsform. Das Eingangssignal S1 wird an die Source eines NMOS-Transistors N3 wie auch an beide Gates des PMOS-Transistors P1 und des NMOS-Transistors N1 angelegt. Wie in dem Fall der er sten Ausführungsform sind der PMOS-Transistor P1 und der NMOS- Transistor N1 mit ihren Drains gemeinsam mit dem Eingangsende des Inverters I1 verbunden. Der NMOS-Transistor N3 und der PMOS- Transistor P3 empfängt das Ausgangssignal S3 von dem Inverter I1 an ihren Gates gemeinsam. Ferner sind der NMOS-Transistor N3 und der PMOS-Transistor P3 an ihren Drains gemeinsam mit dem Substrat des PMOS-Transistors P1 verbunden. Ferner ist das Sour cepotential V_DD an der Source des PMOS-Transistors P3 angelegt.

Der Betrieb einer derartigen Schaltung ist in Fig. 4 gezeigt, welche symmetrisch zu der der ersten Ausführungsform ist. Zuerst wird als ein Beispiel der Betrieb jeder Vorrichtung ungefähr zum Zeitpunkt t3 betrachtet, wenn das Eingangssignal S1 einen Über gang von hoch nach niedrig (von H nach L) ausführt. Zu dem Zeit punkt t3 ist das Ausgangssignal S3 des Inverters I1 noch hoch, so daß der NMOS-Transistor N3 eingeschaltet ist. Ferner ist ein Signal SB2, welches an dem Substrat des PMOS-Transistors P1 an gelegt ist, in seinem Pegel hoch, dasein logischer Wert gleich demjenigen des Eingangssignals S1 ist. Daher befindet sich das Substrat des PMOS-Transistors P1 auf einem hohen Potential. Da die angelegte Spannung an dem Substrat hoch ist, ist die Schwel lenspannung V_THP des PMOS-Transistors P1 niedrig (hoch in der negativen Richtung, siehe Fig. 13). Danach beginnt jedoch das Signal SB2 des Substrats des PMOS-Transistors P1 mit fallendem Eingangssignal S1 abzufallen. Dies verursacht, daß die Schwel lenspannung V_THP des PMOS-Transistors P1 in der positiven Rich tung ansteigt. Da der PMOS-Transistor an dem Punkt eingeschaltet wird, an dem das abfallende Eingangssignal S1 mit der ansteigen den Schwellenspannung V_THP übereinstimmt, verbessert das Anlegen der Spannung an dem Substrat des PMOS-Transistors P1 die Ge schwindigkeit beim Einschalten des PMOS-Transistors P1. Dann pflanzt sich der Übergang des Eingangssignals S1 zu dem Inverter I1 fort, und daher zu dem Ausgangssignal S3. Wenn das Ausgangs signal S3 fällt, vollzieht das Gatepotential des NMOS- Transistors N3 einen Übergang von hoch nach niedrig. Daher wird der NMOS-Transistor N3 während des Übergangs des Ausgangssignals S3 ausgeschaltet. Statt dessen wird der PMOS-Transistor P3 ein geschaltet, so daß das Signal SB2 an dem Substrat des PMOS- Transistors P1 von dem Eingangssignal S1 zu dem Sourcepotential V_DD wechselt. Dies verringert die Schwellenspannung V_THP des PMOS-Transistors P1 wieder (Anstieg in der negativen Richtung), siehe auch Fig. 13, wodurch verhindert wird, daß das Sourcepotential V_DD, welches aufgrund von Rauschen schwankt, unter die Schwellenspannung zum Ausschalten des PMOS-Transistors P1 ab fällt. Das heißt, der PMOS-Transistors P1 wird in dem einge schalteten Zustand beibehalten.

Als nächstes wird der Betrieb zu dem Zeitpunkt t4 betrachtet, wenn das Eingangssignal S1 einen Übergang von niedrig nach hoch beginnt, nach der Potentialstabilisierung des Ausgangssignals S3. Da das Ausgangssignal S3 noch niedrig zu dem Zeitpunkt t4 ist, ist das Substrat des PMOS-Transistors P1 mit dem Sourcepo tential V_DD über den PMOS-Transistor P3 verbunden. Daher ist die Schwellenspannung V_THP des PMOS-Transistors P1 niedrig. Danach wird, wenn das Eingangssignal S1 ansteigt, so daß es größer als ein Potential ist, welches um die Schwellenspannung V_THP niedri ger als die Sourcespannung V_DD, der PMOS-Transistor P1 ausge schaltet. Danach beginnt das Ausgangssignal S3 anzusteigen, wo durch der NMOS-Transistor N3 eingeschaltet wird anstelle des PMOS-Transistors P3. Dies übermittelt das Eingangssignal S1 wie der an das Substrat des PMOS-Transistors P1. Zu diesem Zeitpunkt ist jedoch, da das Eingangssignal S1 seinen Übergang von niedrig nach hoch halb geschafft hat, die an dem Substrat des PMOS- Transistors P1 angelegte Spannung nicht niedrig genug in Bezug auf das Sourcepotential. Daher wird die Schwellenspannung V_THP des PMOS-Transistors P1 nicht so erhöht (der Betrag wird nicht auf Null verringert). Dies macht es schwierig, den Übergang des PMOS-Transistors P1 in seinen ausgeschalteten Zustand zu verhin dern. Ferner wird, da das Substratpotential des PMOS-Transistors P1 hoch bleibt bis zum nächsten Übergang, der Absolutbetrag (bzw. Betrag) der Schwellenspannung niedrig beibehalten (hoch in der negativen Richtung), was den PMOS-Transistor P1 auf sichere Weise in dem ausgeschalteten Zustand hält. Das heißt, das Ein gangssignal S2 des Inverters I2 wird nicht hoch (erreicht nicht H) wegen des ausgeschalteten PMOS-Transistors P1, sondern wird niedrig (erreicht L) durch die Leitung des NMOS-Transistors N1. Dies erlaubt den richtigen Betrieb des CMOS-Puffers.

Der Rest des Betriebs läuft in einer ähnlichen Weise ab. Das heißt, daß wie in der ersten Ausführungsform die Schwellenspan nung des DTMOS-Transistors fast auf Null verringert wird durch Beibehalten einer niedrigen Substratspannung nur während einer leichten bzw. kurzen Zeitspanne, in der das Eingangssignal einen Übergang von hoch nach niedrig vollzieht, während sie in die ne gative Richtung zu anderen Zeitpunkten erhöht wird. Dies verrin gert den Strom, welcher von dem Substrat zur Source fließt, wäh rend die Hochgeschwindigkeitsleistungsfähigkeit in dem DTMOS- Transistor beibehalten wird, wodurch der Stromverbrauch verrin gert wird.

Ferner wird das Ausgangssignal S3 des Nachstufeninverters I1 des CMOS-Puffers als ein Signal zu dem NMOS-Transistor N3 benutzt. Falls ein CMOS-Inverter als dieser Inverter I1 gewählt wird, wird der Schaltungsmaßstab nicht erhöht wie in der ersten Aus führungsform.

Wie in der ersten Ausführungsform erlaubt das Vorhandensein des PMOS-Transistors P3 ferner, daß das Substrat auf sichere Weise auf einem hohen Potential beibehalten wird, mit Ausnahme während des Übergangs des Eingangssignals S1. Dies verhindert die Fehl funktion des PMOS-Transistors P1 aufgrund von Rauschen.

Ferner sind, wie in der ersten Ausführungsform die Größen des NMOS-Transistors N3 und des PMOS-Transistors P3 groß genug, wenn sie ungefähr 1/10 bis 1/100 der Größen des NMOS-Transistors N1 und des PMOS-Transistors P1 aufweisen. Dies vermeidet das Pro blem der vergrößerten Chipfläche.

Ferner kann die Schaltung gemäß der vorliegenden Erfindung durch die Volumenstruktur ausgeführt werden, aus demselben Grund wie in der ersten Ausführungsform beschrieben.

Ferner kann, nur falls die Größe des NMOS-Transistors N3 in ei ner derartigen Art angeglichen wird, daß die an das Substrat des PMOS-Transistors P1 angelegte Spannung sich innerhalb des Berei ches von 0 bis -0,6 V mit Bezug auf das Sourcepotential befindet, wie in der ersten Ausführungsform der Stromverbrauch auf ein Mi nimum unterdrückt werden.

Dritte Ausführungsform

Fig. 5 zeigt eine Schaltung, in der sowohl der NMOS-Transistor als auch der PMOS-Transistor in dem CMOS-Puffer die DTMOS- Transistoren gemäß der vorliegenden Erfindung sind. Die Schal tungsstruktur ist eine Kombination der ersten und der zweiten Ausführungsform. Ferner ist, wie in Fig. 6 gezeigt ist, der zu gehörige Betrieb auch eine Kombination der ersten und der zwei ten Ausführungsform.

In einer derartigen Struktur wird die Schwellenspannung des DTMOS-Transistors so variiert, daß er auf einfache Weise einge schaltet wird, durch Variieren der Substratspannung nur während einer leichten bzw. kurzen Zeitperiode, in der das Eingangs signal einen Übergang von niedrig nach hoch oder von hoch nach niedrig vollzieht. Dies verringert ferner den Strom, welcher von dem Substrat zur Source fließt, während seine Hochgeschwindig keitsleistungsfähigkeit in dem DTMOS-Transistor beibehalten wird, wie im Vergleich mit dem Fall, indem nur ein einzelner DTMOS-Transistor eingesetzt wird, wie in der ersten und der zweiten Ausführungsform beschrieben. Daher kann der Stromver brauch verringert werden.

Diese Ausführungsform erreicht ferner die anderen Effekte der ersten und der zweiten Ausführungsform.

Vierte Ausführungsform

Fig. 7 zeigt eine Modifikation der ersten Ausführungsform. Wäh rend das an den Gates des CMOS-Transistors P2 und des NMOS- Transistors N2 angelegte Signal das Ausgangssignal S3 des mit dem CMOS-Puffer in der ersten Ausführungsform direkt verbundenen Inverters I1 ist, ist das angelegte Signal gemäß dieser Ausfüh rungsform beispielsweise ein Ausgangssignal S5 eines Inverters I3, welcher sich drei Stufen hinter dem CMOS-Puffer befindet.

Wie von der Signalform des Ausgangssignals S3 in dem Diagramm der Fig. 2 offensichtlich ist, kann die Substratspannung des CMOS-Puffers durch ein beliebiges Signal gesteuert werden, wel ches durch denselben logischen Wert wie das Eingangssignal in den CMOS-Puffer variiert wird und das mit einer Verzögerung an gelegt wird. Das heißt, ein beliebiger Ausgang von ungeradzah ligstufigen Invertern, welche auf den CMOS-Puffer folgen, kann an die Gates des PMOS-Transistors P2 und des NMOS-Transistors N2 angelegt werden.

Diese Ausführungsform ist darin effizient, daß, wenn auf den CMOS-Puffer Verzögerungsstufen und so weiter, welche aus einer Reihe von Invertern bestehen, folgen, die Leitung des Eingangs signals dort angeordnet werden kann, wo eine einfache Verbindung möglich ist.

Dieses Verfahren ist natürlich anwendbar auf die zweite und die dritte Ausführungsform.

Claims

1. Puffer, welcher einen dynamischen Schwellenspannungs-MOS- Transistor verwendet mit
einem Eingangsanschluß, welcher ein Eingangssignal (S1) emp fängt, das einen Übergang von einem einer ersten Logik (L; H) entsprechenden ersten Potential (GND; V_DD) zu einem einer zwei ten Logik (H; L) entsprechenden zweiten Potential (V_DD; GND) vollzieht,
einem Ausgangsanschluß,
einem ersten Transistor (N1; P1) eines Leitungstypes mit einer mit dem Eingangsanschluß verbundenen Gateelektrode, einer ersten Stromelektrode, an die ein der ersten Logik (L; H) entsprechen des drittes Potential (GND; V_DD) angelegt ist, einer mit dem Ausgangsanschluß verbundenen zweiten Stromelektrode und einer Substratelektrode, wobei der erste Transistor (N1; P1) leitend ist, wenn an die Gateelektrode ein Potential, das von dem drit ten Potential (GND, V_DD) zu dem zweiten Potential (V_DD, GND) um den Betrag eines ersten Schwellenwertes (V_THN; V_THP) entfernt ist, angelegt ist, und
einer mit dem Ausgangsanschluß verbundenen Übermittlungsschal tung (I1, P2, N2; I1, N3, P3), welche das Eingangssignal (S1) an die Substratelektrode des ersten Transistors (N1, P1) übermit telt, wenn ein Potential an der zweiten Stromelektrode des er sten Transistors (N1; P1) der zweiten Logik (H; L) entspricht.

2. Puffer nach Anspruch 1, bei dem
der erste Transistor (N1; P1) ferner ein Halbleitersubstrat mit einer Oberfläche aufweist,
die erste Stromelektrode und die zweite Stromelektrode in der Oberfläche gebildet sind,
die Substratelektrode ein Abschnitt des Halbleitersubstrats ist, welche zwischen der ersten Stromelektrode und der zweiten Stro melektrode nach Sandwichart angeordnet ist,
und die Gateelektrode der Substratelektrode gegenüberliegt.

3. Puffer nach Anspruch 1 oder 2, bei dem der erste Transistor (N1; P1) ferner eine Isolierschicht auf weist, welche benachbart zu der ersten Stromelektrode, der zwei ten Stromelektrode und der Substratelektrode, und gegenüber der Gateelektrode gebildet ist.

4. Puffer nach einem der Ansprüche 1 bis 3, mit einem zweiten Transistor (P1; N1) eines dem ersten Transistor (N1; P1) entgegengesetzten Leitungstyps, mit einer Gateelektro de, welche mit dem Eingangsanschluß verbunden ist, einer ersten Stromelektrode, an die ein viertes Potential (V_DD; GND) angelegt ist, welches der zweiten Logik (H; L) entspricht, und einer zweiten Stromelektrode, welche mit dem Ausgangsanschluß verbun den ist.

5. Puffer nach einem der Ansprüche 1 bis 4, bei dem
die Übermittelungsschaltung (I1, P2, N2; I1, N3, P3) einen Inverter (I1) mit einem mit der zweiten Stromelektrode des ersten Transistors (N1; P1) verbundenen Eingangsende und einem Ausgangsende und
einen dritten Transistor (P2, N3) eines dem ersten Transistor (N1; P1) entgegengesetzten Leitungstyps mit einer mit dem Aus gangsende des Inverters (I1) verbundenen Gateelektrode, einer mit dem Eingangsanschluß verbundenen ersten Stromelektrode und einer mit der Substratelektrode des ersten Transistors (N1; P1) verbundenen zweiten Stromelektrode aufweist.

6. Puffer nach Anspruch 5, bei dem der Inverter (I1) eine un geradzahlige Anzahl von in Reihe verbundenen CMOS-Invertern (I1, I2, I3) aufweist.

7. Puffer nach Anspruch 5 oder 6 mit einem vierten Transistor (N2, P3) desselben Leitungstyps wie der erste Transistor (N1; P1), mit einer mit der Gateelektrode des dritten Transistors (P2; N3) verbundenen Gateelektrode, einer ersten Stromelektrode, an die ein fünftes Potential (GND; V_DD) angelegt ist, welches der ersten Logik (L; H) entspricht, und einer zweiten Stromelektrode, welche mit der Substratelektrode des ersten Transistors (N1; P1) verbunden ist.

8. Puffer nach einem der Ansprüche 1 bis 3, bei dem
das Eingangssignal (S1) ferner einen Übergang von dem zweiten Potential (V_DD, GND) zu dem ersten Potential (GND; V_DD) voll zieht,
wobei der Puffer
einen zweiten Transistor (P1; N1) mit einer mit dem Eingangsanschluß verbundenen Gateelektrode, einer ersten Stromelektrode, an die ein viertes Potential (V_DD; GND) angelegt ist, welches der zwei ten Logik (H; L) entspricht, einer mit dem Ausgangsanschluß ver bundenen zweiten Stromelektrode und einer Substratelektrode, welche leitend ist, wenn an die Gateelektrode ein Potential, das von dem vierten Potential (V_DD; GND) zu dem ersten Potential (GND; V_DD) um den Betrag eines zweiten Schwellenwertes (V_THP; V_THN) entfernt ist, angelegt ist, und
eine mit dem Ausgangsanschluß verbundene zweite Übermittelungs schaltung (I1, N3, P3), welche das Eingangssignal (S1) an die Substratelektrode des zweiten Transistors (P1; N1) übermittelt, wenn ein Potential an der zweiten Stromelektrode des zweiten Transistors (P1; N1) der ersten Logik (L; H) entspricht,
aufweist.

9. Puffer nach einem der Ansprüche 1 bis 8, bei dem der Be trag (VBN) einer Potentialdifferenz zwischen der Substratelek trode und der ersten Stromelektrode des ersten Transistors (N1; P1) ein Diffusionspotential an einem pn-Übergang zwischen der Substratelektrode und der ersten Stromelektrode nicht über schreitet.