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HINTERGRUND
DER ERFINDUNG
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(a) Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft einen integrierten Halbleiterschaltkreis
mit einem Ruhemodus mit geringem Energieverbrauch und geringem Platzbedarf,
und insbesondere einen integrierten Halbleiterschaltkreis mit einem
Stromversorgungsschaltkreis mit einer flächendeckenden Versorgungsleitung,
einer flächendeckenden
Masseleitung und einer lokalen Versorgungsleitung oder einer lokalen Masseleitung
für den
Betrieb bei einem verringerten Energieverbrauch bei geringerem Platzbedarf.
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(b) Beschreibung des verwandten
Standes der Technik
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Ein
hochintegrierter Halbleiterschaltkreis (LSI) muss immer mehr einen
langen kontinuierlichen Betrieb mit einem Batterieantrieb niedriger Spannung
aufweisen, der durch neue Entwicklungen tragbarer Datenassistenten
beschleunigt wird. So muss ein in einer tragbaren Datenassistenten
eingebauter LSI- Schaltkreis
zunehmend bei geringerem Energieverbrauch mit hoher Geschwindigkeit
bei verringerter Versorgungsspannung arbeiten. Damit ein CMOS-LSI-Schaltkreis
mit verringerter Versorgungsspannung arbeiten kann, ohne dass die
Betriebsgeschwindigkeit abnimmt, wird bevorzugt, dass der CMOS-LSI-Schaltkreis bei einer
verringerten Schwellenspannung für
die CMOSFETs arbeitet. Es ist jedoch allgemein bekannt, dass CMOSFETs,
die bei einer verringerten Schwellenspannung arbeiten, im Vergleich
zu CMOSFETs, die eine höhere
Schwellenspannung aufweisen, anfälliger
für ein
Problem aufgrund Durchtrittsstrom sind, wobei der Durchtrittsstrom
einen höheren
Energieverbrauch verursacht.
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Die
Patentveröffentlichung
JP-A-6-29834 schlägt
einen LSI-Schaltkreis
vor, der in der Lage ist, das Problem des Durchtrittsstroms zu lösen, wobei CMOSFETs
bei verringertem Energieverbrauch arbeiten. Mit Bezug auf 1 weist
der vorgeschlagene LSI-Schaltkreis Logikschaltkreise (Kombinationsschaltkreise
oder Schaltnetze) 301 und 302 mit einer geringen
Schwellenspannung (Vth), einen Datenspeicherschaltkreis (Folgeschaltung) 303 mit
einer hohen Schwellenspannung zum Übertragen von Daten zwischen
den Logikschaltkreisen 301 und 302, sowie einen
Stromversorgungsschaltkreis mit vier Versorgungsleitungen auf, nämlich: eine
flächendeckende
Versorgungsleitung VCC, eine lokale Versorgungsleitung QVCC, eine
flächendeckende
Masseleitung VSS und eine lokale Masseleitung QVSS.
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Ein
Schalttransistor 304 ist zwischen der flächendeckenden
Versorgungsleitung VCC und der lokalen Versorgungsleitung QVCC vorgesehen,
während
ein Schalttransistor 305 zwischen der flächendeckenden
Masseleitung VSS und der lokalen Masseleitung QVSS vorgesehen ist.
Die Logikschaltkreise 301 und 302 mit niedriger
Schwellenspannung sind zwischen der lokalen Versorgungsleitung QVCC und
der lokalen Masseleitung QVSS für
die Stromversorgung angeschlossen, wohingegen der Datenspeicherschaltkreis 303 mit
hoher Schwellenspannung zwischen der flä chendeckenden Versorgungsleitung
VCC und der flächendeckenden
Masseleitung VSS für
die Stromversorgung angeschlossen ist.
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2 zeigt
praktische Konfigurationen der Nähe
der Ausgangsstufe des Logikschaltkreises 301 mit niedriger
Schwellenspannung zu der Detailansicht des Datenspeicherschaltkreises 303 mit
hoher Schwellenspannung in dem LSI-Schaltkreis von 2.
Die Ausgangsstufe des Logikschaltkreises 301 mit niedriger
Schwellenspannung ist in einem CMOS-Invertergatter eingebaut, das
einen pMOSFET 312 mit niedriger Schwellenspannung und einen nMOSFET 313 mit
niedriger Schwellenspannung aufweist. Der Logikschaltkreis 301 mit
niedriger Schwellenspannung als Ganzes, welcher das CMOS-Invertergatter
der Ausgangsstufe und ein Invertergatter 311 für den Antrieb
des CMOS-Invertergatters der Ausgangsstufe aufweist, ist zwischen
der lokalen Versorgungsleitung QVCC und der lokalen Masseleitung
QVSS angeschlossen.
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Der
Datenspeicherschaltkreis 303 ist durch einen Zwischenspeicherschaltkreis
in diesem Beispiel implementiert. Der Zwischenspeicherschaltkreis 303 weist
ein Invertergatter 317 mit niedriger Schwellenspannung,
ein Paar Invertergatter 316 und 318 mit hoher
Schwellenspannung und ein Paar MOSFETs pMOSFET 319 und
nMOSFET 320 mit hoher Schwellenspannung auf. Die Invertergatter 316 und 318 mit
hoher Schwellenspannung sind direkt an die flächendeckende Versorgungsleitung
VCC und die flächendeckende
Masseleitung VSS angeschlossen. Das Invertergatter 317 mit
niedriger Schwellenspannung ist an die flächendeckende Versorgungsleitung
VCC über
den pMOSFET 319 mit hoher Schwellenspannung angeschlossen,
und über
den nMOSFET 320 mit hoher Schwellenspannung an die flächendeckende
Masseleitung VSS.
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Bei
dem herkömmlichen
LSI-Schaltkreis wie oben beschrieben wird ein Leckstrom während eines Ruhemodus
mit Hilfe der Schaltkreistransistoren 304 und 305 mit
hoher Schwellenspan nung unterdrückt, welche
in dem im Logikschaltkreis mit niedriger Schwellenspannung möglichen
Leckpfad von der flächendeckenden
Versorgungsleitung VCC zur flächendeckenden
Masseleitung VSS angeschlossen sind. Die Schalttransistoren 304 und 305,
wie sie hier verwendet werden, sollten eine größere Gatterbreite aufweisen,
da diese Schalttransistoren 304 und 305 einen
hohen Versorgungsstrom weiterleiten. Die größere Gatterbreite oder Transistorgröße ist jedoch
mit einer größeren Chipgröße für den LSI-Schaltkreis verbunden.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, einen integrierten
Halbleiterschaltkreis zu schaffen, der in der Lage ist, die Chipgröße bei Sicherstellung
eines niedrigen Energieverbrauchs zu verringern, wobei der Stromverbrauch
identisch mit dem in dem herkömmlichen
integrierten Halbleiterschaltkreis gemäß Beschreibung in der JP-A-29834 ist.
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Die
vorliegende Erfindung stellt einen integrierten Halbleiterschaltkreis
bereit, der Folgendes aufweist: einen Stromversorgungsschaltkreis
mit einer ersten flächendeckenden
Versorgungsleitung, einer lokalen Versorgungsleitung, die mit der
ersten flächendeckenden
Versorgungsleitung mit Hilfe eines Versorgungs-Schalttransistors
gekoppelt ist, sowie mit einer zweiten flächendeckenden Versorgungsleitung;
einen Logikschaltkreis mit niedriger Schwellenspannung, der zwischen
der lokalen Versorgungsleitung und der zweiten flächendeckenden
Versorgungsleitung angeschlossen ist, wobei der Logikschaltkreis
mit niedriger Schwellenspannung eine Ausgangsstufe aufweist; einen
Datenspeicherschaltkreis, der zwischen der ersten flächendeckenden Versorgungsleitung
und der zweiten flächendeckenden
Versorgungsleitung angeschlossen ist, wobei der Datenspeicherschaltkreis
einen Eingangsabschnitt mit niedriger Schwellenspannung für den Empfang
eines Datensignals von der Ausgangsstufe sowie einen Zwischenspeicherabschnitt
mit hoher Schwellenspannung für
die Zwischenspeicherung des von dem Eingangsabschnitt empfangenen
Datensignals aufweist, wobei der Stromversorgungsschaltkreis weiter
einen ersten Modus-Schalttransistor zum Koppeln der Ausgangsstufe
an die zweite flächendeckende
Versorgungsleitung, einen zweiten Modus-Schalttransistor zum Koppeln
des Eingangsabschnitts an die erste flächendeckende Versorgungsleitung
und einen dritten Modus-Schalttransistor
aufweist, der den Eingangsabschnitt an die zweite Versorgungsleitung
koppelt, wobei der erste bis einschließlich der dritte Modus-Schalttransistor
und der Versorgungs-Schaltransistor von einem Modussignal gesteuert
werden, um elektrischen Strom von der ersten und der zweiten flächendeckenden
Versorgungsleitung zu liefern.
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Gemäß dem erfindungsgemäßen integrierten
Halbleiterschaltkreis kann ein niedriger Energieverbrauch, der identisch
mit dem in dem herkömmlichen
integrierten Halbleiterschaltkreis mit vier Versorgungsleitungen
ist, mit einer geringeren Anzahl von Versorgungsleitungen erreicht
werden.
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Die
vorstehend genannten und andere Aufgaben, Merkmale und Vorteile
der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung
anhand der anliegenden Zeichnungen.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Es
zeigen:
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1 ein
schematisches Blockdiagramm des herkömmlichen integrierten Halbleiterschaltkreises;
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2 ein
Detail-Schaltkreisdiagramm eines Abschnitts des integrierten Halbleiterschaltkreises von 1;
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3 ein
schematisches Blockdiagramm eines integrierten Halbleiterschaltkreises
gemäß einer ersten
erfindungsgemäßen Ausführungsform;
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4 ein
Schaltkreisdiagramm eines Abschnitts des integrierten Halbleiterschaltkreises
von 3;
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5 eine
Signal-Zeittafel des integrierten Halbleiterschaltkreises von 3;
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6 ein
schematisches Blockdiagramm eines integrierten Halbleiterschaltkreises
gemäß einer zweiten
erfindungsgemäßen Ausführungsform;
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7 ein
Schaltkreisdiagramm des integrierten Halbleiterschaltkreises von 6;
und
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8 eine
Signal-Zeittafel des integrierten Halbleiterschaltkreises von 6.
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BEVORZUGTE
AUSFÜHRUNGSFORMEN
DER ERFINDUNG
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Nun
wird die vorliegende Erfindung ausführlicher mit Bezug auf die
anliegenden Zeichnungen beschrieben, wobei ähnliche Bauteile mit ähnlichen Bezugszeichen
bezeichnet sind.
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Mit
Bezug auf 3 weist ein integrierter Halbleiterschaltkreis
gemäß einer
ersten erfindungsgemäßen Ausführungsform
Logikschaltkreise (Kombinationsschaltkreise oder Schaltnetze) 101 und 102 mit
niedriger Schwellenspannung (Vth), einen Datenspeicherschaltkreis
(Folgeschaltung) 103 mit einer hohen Schwellenspannung
zum Übertragen
von Daten zwischen den Logikschaltkreisen 101 und 102, und
einen Stromversorgungsschaltkreis mit drei Versorgungsleitungen
auf, nämlich:
einer flächendeckenden
Versorgungsleitung (erste flächendeckende Ver sorgungsleitung)
VCC, einer lokalen Versorgungsleitung QVCC und einer flächendeckenden Masseleitung
(zweite flächendeckende
Versorgungsleitung) VSS.
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Ein
Versorgungs-Schalttransistor 104 ist zwischen der flächendeckenden
Versorungsleitung VCC und der lokalen Versorgungsleitung QVCC vorgesehen,
während
ein Modus-Schalttransistor 105 zwischen der flächendeckenden
Versorgungsleitung VSS und dem Logikschaltkreis 101 mit
niedriger Schwellenspannung vorgesehen ist. Wie nachfolgend noch
ausführlich
beschrieben wird, gelangt sich der integrierte Halbleiterschaltkreis
in einen Aktiv- oder Ruhemodus (Standby-Modus), indem er den Versorgungs-Schalttransistor 104 und
den Modus-Schalttransistor 105 steuert.
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Die
Transistoren in den Logikschaltkreisen 101 und 102 mit
niedriger Schwellenspannung weisen eine niedrigere Schwellenspannung
auf, während
der integrierte Halbleiterschaltkreis mit hoher Betriebsgeschwindigkeit
arbeitet. Die Logikschaltkreise mit niedriger Schwellenspannung
in dem integrierten Halbleiterschaltkreis werden im Hinblick auf die
Versorgungsspannung in zwei Arten unterteilt. Insbesondere ist der
Logikschaltkreis 102 von der ersten Art, welche direkt
mit der lokalen Versorgungsleitung QVCC und der flächendeckenden
Masseleitung VSS verbunden ist. Der Logikschaltkreis 101 ist von
der zweiten Art, welche einen ersten Schaltkreisabschnitt, der direkt
mit der lokalen Versorgungsleitung QVCC und der flächendeckenden
Masseleitung VSS verbunden ist, und einen zweiten Schaltkreisabschnitt
aufweist, der direkt mit der lokalen Versorgungsleitung VCC und
der flächendeckenden
Masseleitung VSS über
den Schaltransistor 105, der eine hohe Schwellenspannung
aufweist, verbunden ist.
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Der
Datenspeicherschaltkreis 103 weist Transistoren mit niedriger
Schwellenspannung sowie Transistoren mit hoher Schwellenspannung
auf, und wird direkt von der flächendeckenden
Ver sorgungsleitung VCC und der flächendeckenden Masseleitung VSS
mit Versorgungsspannung versorgt. Die Konfigurationen des Datenspeicherschaltkreises 103 sind ähnlich denen
des Datenzwischenspeicher-Schaltkreises 303 in 1.
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Der
integrierte Halbleiterschaltkreis der vorliegenden Ausführungsform
besitzt eine Funktion ähnlich
der in der JP-A-6-29834
beschriebenen Funktion, trotz der Tatsache, dass der integrierte Halbleiterschaltkreis
der vorliegenden Ausführungsform
nur drei Versorgungsleitungen aufweist. Obwohl der integrierte Halbleiterschaltkreis
der vorliegenden Ausführungsform
die flächendeckende
Versorgungsleitung VCC, die lokale Versorgungsleitung QVCC und die
flächendeckende
Masseleitung VSS aufweist, versteht es sich, dass ähnliche
Vorteile erzielt werden können,
solange der integrierte Halbleiterschaltkreis drei der flächendeckenden
Versorgungsleitung/lokalen Versorgungsleitung und der flächendeckenden
Masseleitung/lokalen Masseleitung aufweist. In der vorliegenden
Ausführungsform
besitzt der Modus-Schalttransistor 105 eine Gatterbreite,
die erheblich kleiner als die Gatterbreite des Versorgungs-Schalttransistors 305 in 1 ist,
wobei der integrierte Halbleiterschaltkreis der vorliegenden Erfindung
einen kleineren Flächenbedarf
im Vergleich zu dem integrierten Halbleiterschaltkreis von 1 aufweist.
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In 3 ist
jeder der Logikschaltkreise 101 und 102 mit niedriger
Schwellenspannung durch einen Kombinationsschaltkreis realisiert,
der im Allgemeinen einen funktionalen Schaltkreisblock oder einen
funktionalen Makroblock aufweist. Der Datenspeicherschaltkreis 103 ist
durch eine Folgeschaltung realisiert, die im Allgemeinen einen Zwischenspeicherschaltkreis
oder einen Flip-Flop-Schalktreis (F/F) aufweist. Der zwischen der
flächendeckenden Versorgungsleitung
VCC und der lokalen Versorgungsleitung QVCC angeschlossene Schalttransistor 104 weist
eine hohe Schwellenspannung auf und wird durch ein Modussignal SLP
gesteuert, um einen Aktiv- oder Ruhemodus des integrierten Halbleitersschaltkreises
auszuwählen.
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Mit
Bezug auf 4, welche eine Detailansicht
des integrierten Halbleiterschaltkreises von 3 ähnlich wie 2 zeigt,
ist die Ausgangsstufe des Logikschaltkreises 101 mit niedriger
Schwellenspannung durch ein CMOS-Invertergatter realisiert, das
einen pMOSFET 112 mit niedriger Schwellenspannung und einen
nMOSFET 113 mit niedriger Schwellenspannung aufweist. Der
Sourceanschluss des pMOSFET 112 ist mit der lokalen Versorgungsleitung
QVCC verbunden und der Sourceanschluss des nMOSFET 113 ist
durch den nMOSFET 105 mit hoher Schwellenspannung an die
flächendeckende Masseleitung
VSS angeschlossen. Der andere Schaltkreisabschnitt des Logikschaltkreises 101 mit niedriger
Schwellenspannung, welcher den Inverter 111 für das Betreiben
des CMOS-Inverters der Ausgangsstufe aufweist, ist direkt an die
lokale Versorgungsleitung QVCC und die flächendeckende Masseleitung VSS
angeschlossen. Der nMOSFET 105 wird mit Hilfe eines Modussignals
SLPB gesteuert, das komplementär
zu dem Modussignal SLP ist. Durch Realisierung der Transistoren
im Logikschaltkreis mit niedriger Schwellenspannung als Transistoren
mit niedriger Schwellenspannung, kann in der vorliegenden Ausführungsform
eine Hochgeschwindigkeits-Signalübertragung
erzielt werden.
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Der
Datenspeicherschaltkreis 103 wird in diesem Beispiel durch
einen Zwischenspeicherschaltkreis realisiert. Der Zwischenspeicherschaltkreis 103 weist
ein Transfergatter 114 mit niedriger Schwellenspannung
für den
Empfang und die Weiterleitung eines Eingangsdatensignals, ein Invertergatter 117 mit
niedriger Schwellenspannung und ein Invertergatter 116 mit
hoher Schwellenspannung auf, wobei beide Invertergatter Eingänge aufweisen,
die mit dem Ausgangsknoten "B" des Zwischenspeicherschaltkreises
verbunden sind, einen p-MOSFET 118 mit hoher Schwellenspannung
für das
Rückkoppeln des
Potentials auf dem Ausgangsknoten "C" beider Invertergatter 116 und 117 zu
deren Eingangsknoten "B", nachdem eine Inversion
durch ein Transfer gatter 115 mit niedriger Schwellenspannung
erfolgt ist, und einen pMOSFET 119 und einen nMOSFET 120 mit jeweils
hoher Schwellenspannung, wobei beide für den Anschluss des Invertergatters 117 mit
niedriger Schwellenspannung an die flächendeckende Versorgungsleitung
VCC bzw. die flächendeckende
Masseleitung VSS vorgesehen sind. Jedes der Transfergatter 114 und 115 kann
durch ein Paar eines pMOSFET und eines nMOSFET realisiert werden,
die parallel angeschlossen sind. Die Transfergatter 114 und 115 werden
durch ein Paar komplementärer
Taktsignale CLK/CLKB gesteuert, während der pMOSFET 119 und
der nMOSFET 120 mit Hilfe eines Paares komplementärer Modussignale
SLP/SLPB gesteuert werden.
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In
dem integrierten Halbleiterschaltkreis der vorliegenden Erfindung
werden Schalttransistoren, welche einen Teil des Stromversorgungsschaltkreises
bilden, mit Hilfe der Modussignale SLP/SLPB gesteuert, um die pMOSFETs 104 und 119 mit
hoher Schwellenspannung und die nMOSFETs 105 und 120 mit
hoher Schwellenspannung einzuschalten, damit diese in einen Aktivmodus
gelangen, oder um diese Transistoren 104, 119, 105 und 120 abzuschalten,
damit sie in einen Ruhemodus gelangen. Der Zwischenspeicherschaltkreis 103 wird
durch die Taktsignale CLK/CLKB zum Einschalten bzw. Ausschalten
der Transfergatter 114 und 115 gesteuert, um ein
Eingangsdatensignal hindurchzuleiten, und zum Einschalten bzw. Ausschalten
der Transfergatter 114 und 115, um die hindurchgeleiteten
Datensignale zwischenzuspeichern.
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Mit
Bezug auf 5 sind Taktsignale CLK/CLKB,
Modussignale SLP/SLPB sowie Signalpotentiale an den Knoten "A", "B" und "C" in dem integrierten Halbleiterschaltkreis
von 4 gezeigt. Die Zeitperioden Ta und Ts bezeichnen
einen Aktiv- bzw. einen Ruhemodus des integrierten Halbleiterschaltkreises.
Der Betrieb des integrierten Schaltkreises wird nachfolgend beschrieben,
indem diese Perioden Ta und Tb in weitere sechs Perioden T1 bis
T6 unterteilt werden.
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Während der
Zeitperiode T1 weist das Modussignal SLP einen niedrigen Pegel auf
(genauer gesagt weist SLPB einen hohen Pegel auf), um einen Aktivmodus
zu bewirken. Darüber
hinaus weist das Taktsignal CLK einen niedrigen Pegel auf (genauer gesagt
weist CLKB einen hohen Pegel) während
der Zeitperiode T1 auf, um es dem Zwischenspeicherschaltkreis 103 zu
ermöglichen,
Daten hindurchzuleiten. So wird beispielsweise ein in den Knoten "A" eingegebener Datenbestand "Low" durch das CMOS-Invertergatter, das
den pMOSFET 112 mit niedriger Schwellenspannung und den
nMOSFET 113 mit niedriger Schwellenspannung einschließt, und
durch das Invertergatter 114 mit niedriger Schwellenspannung
an den Knoten "B" als Datenbestand "High" übertragen, wobei der Datenbestand "High" weiter an den Knoten "C" als Datenbestand "Low" durch
das Invertergatter 117 mit niedriger Schwellenspannung übertragen
wird. Da der Signalpfad vom Knoten "A" zum
Knoten "C" durch Transistoren
mit niedriger Schwellenspannung realisiert wird, werden die Daten mit
hoher Geschwindigkeit übertragen.
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Währen der
Zeitperiode T2 befindet sich das Modussignal SLP auf einem niedrigen
Pegel, ebenso wie während
der Zeitperiode T1, um den Aktivmodus beizubehalten. Während dieser
Zeitperiode T2 steigt das Taktsignal CLK jedoch von einem niedrigen
Pegel auf einen hohen Pegel, um die Transfergatter 114 bzw. 115 ein-
bzw. auszuschalten, wodurch es dem Zwischenspeicherschaltkreis 103 ermöglicht wird,
in einem Zwischenspeichermodus zu arbeiten. Auf diese Weise wird
das am Knoten "A" als Datenbestand "Low" eingegebene Datensignal
an die Knoten "B" und "C" als Datenbestand "High" bzw. "Low" in dem Zwischenspeicherabschnitt
des die Invertergatter 116 und 118 aufweisenden
Datenspeicherschaltkreises gehalten.
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Während der
Zeitperiode T3 steigt das Modussignal SLP von einem niedrigen Pegel
auf einen hohen Pegel, um den Schalttransistor 104 auszuschalten,
wodurch ein Ruhemodus bewirkt wird, der es der lokalen Versorgungsleitung
QVCC ermöglicht, in
einen Gleitzustand zu gelangen. Als Ergebnis wird der Ausgangsknoten "A" des Invertergatters 111, das das
Signalpotential von der lokalen Versorgungsleitung QVCC empfängt, von
der Versorgungsleitung isoliert, damit diese in einen Gleitzustand
gelangt. Darüber
hinaus werden auch die Schalttransistoren 119 und 120 ausgeschalten,
wodurch die Versorgungspotentiale von der flächendeckenden Versorgungsleitung
VCC und der flächendeckenden
Masseleitung VSS nicht an das Invertergatter 117 mit niedriger
Schwellenspannung geliefert werden. Auf diese Weise gelangt das
Invertergatter 117 in einen inaktiven Zustand. Zu diesem
Zeitpunkt werden die Datenbestände
an den Knoten "B" und "C" durch die Invertergatter 116 und 118 mit
hoher Schwellenspannung aufrechterhalten.
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Während der
Zeitperiode T4 werden der Zustand oder die Signale des integrierten
Schaltkreises, die während
der Zeitperiode T3 aufgetreten sind, einfach zur Energieersparnis
während
des Ruhemodus des integrierten Halbleiterschaltkreises aufrechterhalten.
Während
dieser Zeitperiode T4, behalten die Invertergatter 116 und 118,
die den Zwischenspeicherschaltkreis bilden, die Datenbestände "High" und "Low" an den Knoten "B" und "C" aufgrund
der Potentialversorgung von der flächendeckenden Versorgungsleitung
VCC und der flächendeckenden
Masseleitung VSS bei. Zu diesem Zeitpunkt wird der Leckstrompfad,
der möglicherweise
in dem Transistor 113 mit niedriger Schwellenspannung von
dem auf einem hohen Pegel gehaltenen Knoten "B" zur flächendeckenden
Masseleitung VSS gebildet wird, mit Hilfe des Schalttransistors 105 mit
hoher Schwellenspannung, der aufgrund des niedrigen Pegels des Modussignals
SLPB ausgeschaltet ist, blockiert. So wird der Leckstrom, der den
Transistor 113 mit niedriger Schwellenspannung während des
Ruhemodus passiert, extrem niedrig und kann vernachlässigt werden.
Falls die an den Knoten "B" und "C" zu diesem Zeitpunkt gehaltenen Datenbestände diesem Beispiel
gegensätzlich
sind, wird der Leckstrompfad, der möglicherweise in dem Invertergatter 117 mit niedriger
Schwellenspannung vom dem auf einem hohen Pegel gehaltenen Knoten "C" zu der flächendeckenden Masseleitung
VSS gebildet wird, mit Hilfe des Schalttransistors 120 mit
hoher Schwellenspannung, der aufgrund des niedrigen Pegels des Modussignals
SLPB ausgeschaltet ist, blockiert.
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Während der
Zeitperiode T5 wird, nachdem das Modussignal SLP zum Bewirken eines
Aktivmodus von einem hohen Pegel auf einen niedrigen Pegel fällt, das
Potential an jedem Knoten in den Logikschaltkreisen stabilisiert,
wobei die Taktsignale CLK/CLKB sicher darin empfangen werden können. Die
Potentialveränderungen
der Modussignale SLP/SLPB schalten den Schalttransistor 104 zum Abgleichen
des Potentials der lokalen Versorgungsleitung QVCC und des Potentials
der flächendeckenden
Versorgungsleitung VCC an, wodurch das Potential am Knoten "A" als Eingangsdatenbestand "High" stabilisiert wird.
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Während der
Zeitperiode T6 fällt
das Taktsignal CLK aufgrund des Betriebs im Schaltkreis während der Übergangsperiode
T5 auf einen niedrigen Pegel, wodurch der Zwischenspeicherschaltkreis
erneut in einen Zustand für
das Weiterleiten eines Eingangs-Datensignals gelangt. Auf diese
Weise wird ein in den Knoten "A" eingegebener nächster Datenbestand "High" durch das Invertergatter,
das den pMOSFET 112 mit niedriger Schwellenspannung und den
nMOSFET 113 mit niedriger Schwellenspannung aufweist, sowie
durch das Invertergatter 114 mit niedriger Schwellenspannung
an den Knoten "B" als Datenbestand "Low" übertragen, der weiter an den
Knoten "C" als Datenbestand "High" durch das Invertergatter 117 mit
niedriger Schwellenspannung übertragen
wird.
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Mit
Bezug auf 6 ist ein integrierter Halbleiterschaltkreis
gemäß einer
zweiten erfindungsgemäßen Ausführungsform
gezeigt, welche der ersten Ausführungsform ähnelt, mit
der Ausnahme, dass die Stromversorgung über eine flächendeckende Masseleitung (erste
flächendeckende
Versorgungsleitung) VSS, eine flächendeckende
Versorgungsleitung (zweite flächendecken de
Versorgungsleitung) und eine lokale Masseleitung QVSS in der vorliegenden Erfindung
geliefert wird. Ein Versorgungs-Schalttransistor 205 mit
hoher Schwellenspannung ist für
die Kopplung der flächendeckenden
Masseleitung VSS an die lokale Masseleitung QVSS vorgesehen, und wird
durch das Modussignal SLPB gesteuert, um einen Aktivmodus oder einen
Ruhemodus zu bewirken.
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Die
Transistoren in dem Logikschaltkreis 101 und 102 mit
geringer Schwellenspannung sind durch Transistoren mit niedriger
Schwellenspannung realisiert. Die Logikschaltkreise mit niedriger
Quellenspannung in dem integrierten Halbleiterschaltkreis werden
im Hinblick auf die Versorgungsspannung in zwei Arten unterteilt.
Insbesondere ist der Logikschaltkreis 102 von der ersten
Art, die direkt an die flächendeckende
Versorgungsleitung VCC und die flächendeckende Masseleitung QVSS
angeschlossen ist. Der Logikschaltkreis 101 ist von der
zweiten Art, die einen ersten direkt mit der fächendeckenden Versorgungsleitung
VCC und der lokalen Masseleitung QVSS angeschlossenen ersten Schaltkreisabschnitt
sowie einen zweiten direkt mit der lokalen Masseleitung QVSS und
der fächendeckenden
Versorgungsleitung VCC über
einen Modus-Schalttransistor 204 mit einer hohen Schwellenspannung
angeschlossenen zweiten Schaltkreisabschnitt aufweist.
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Der
Datenspeicherschaltkreis 103 weist Transistoren mit niedriger
Schwellenspannung sowie Transistoren mit hoher Schwellenspannung
auf, und wird wie im Falle der ersten Ausführungsform mit Versorgungsspannung
direkt von der flächendeckenden Versorgungsleitung
VCC und der flächendeckenden Masseleitung
VSS versorgt. Die Konfigurationen des Datenspeicherschaltkreises 103 ähneln denen
des in der JP-A-6-29834 beschriebenen Datenzwischenspeicherschaltkreises 303.
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Mit
Bezug auf 7, welche eine Detailansicht
des integrierten Halbleiterschaltkreises von 6 ähnlich wie 2 zeigt,
wird die Ausgangsstufe des Logikschaltkreises 101 mit niedriger
Schwellenspannung durch ein CMOS-Invertergatter realisiert, das
einen pMOSFET 112 mit niedriger Schwellenspannung und einen
nMOSFET 113 mit niedriger Schwellenspannung aufweist. Der
Sourceanschluss des pMOSFET 112 ist mit der flächendeckenden
Versorgungsleitung VCC durch einen pMOSFET 204 mit hoher
Schwellenspannung verbunden und der Sourceanschluss des nMOSFET 113 ist
direkt mit der lokalen Masseleitung QVSS verbunden. Der andere Schaltkreisabschnitt
des Logikschaltkreises 101 mit niedriger Schwellenspannung,
der das Invertergatter 111 für das Betreiben des CMOS-Invertergatters
der Ausgangsstufe aufweist, ist direkt mit der flächendeckenden
Versorgungsleitung VCC und der lokalen Masseleitung QVSS verbunden.
Der Datenspeicherschaltkreis 103 ist in diesem Beispiel
durch einen Zwischenspeicherschaltkreis realisiert, der dem Zwischenspeicherschaltkreis
in der ersten Ausführungsform ähnelt.
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Der
Betrieb des integrierten Halbleiterschaltkreises der vorliegenden
Erfindung wird durch die komplementären Modussignale SLP/SLPB gesteuert,
die die pMOSFETs 204 und 119 mit hoher Schwellenspannung
sowie die nMOSFETs 205 und 120 mit hoher Schwellenspannung
zum Erreichen eines Aktivmodus einschalten, und diese Transistoren 204, 119, 205 und 120 zum
Erreichen eines Ruhemodus ausschalten. Die komplementären Taktsignale CLK/CLKB
steuern den Zwischenspeicherschaltkreis 103, damit dieser
ein eingegebenes Datensignal weiterleitet oder das hindurchgeleitete
Datensignal zwischenspeichert. In der vorliegenden Ausführungsform
bilden die flächendeckende
Versorgungsleitung VCC, die flächendeckende
Masseleitung VSS und die lokale Masseleitung QVSS den Stromversorgungsschaltkreis.
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Mit
Bezug auf 8 sind Taktsignale CLK/CLKB,
Modussignale SLP/SLPB sowie Signalpotentiale an den Knoten "A", "B" und "C" in dem integrierten Halbleiterschaltkreis
von 6 gezeigt. Die Taktsignale CLK/CLKB und die Modussignale SLP/SLPB ähneln denen
der ersten Ausführungsform.
Die Zeitperioden Ta und Ts bezeichnen den Aktivmodus bzw. den Ruhemodus
des integrierten Halbleiterschaltkreises. Nachfolgend wird der Betrieb der
vorliegenden Ausführungsform
beschrieben, indem diese Zeitperioden Ta und Tb weiter in sechs Zeitperioden
T1 bis T6 unterteilt werden.
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Während der
Zeitperiode T1 weist das Modussignal SLP einen niedrigen Pegel auf
(d.h. SLPB weist einen hohen Pegel auf), um einen Aktivmodus zu
bewirken. Darüber
hinaus weist das Taktsignal CLK während der Zeitperiode T1 einen
niedrigen Pegel auf (d.h. CLKB weist einen hohen Pegel auf), um es
dem Zwischenspeicherschaltkreis 103 zu ermöglichen,
Eingangsdaten hindurchzuleiten. So wird beispielsweise ein in den
Knoten "A" eingegebener Datenbestand "High" durch das CMOS-Invertergatter, das
den pMOSFET 112 mit niedriger Schwellenspannung und den
nMOSFET 113 mit niedriger Schwellenspannung einschließt, und
durch das Invertergatter 114 mit niedriger Schwellenspannung
an den Knoten "B" als Datenbestand "Low" übertragen, wobei der Datenbestand "Low" weiter an den Knoten "C" als Datenbestand "High" durch
das Invertergatter 117 mit niedriger Schwellenspannung übertragen wird.
Da der Signalpfad vom Knoten "A" zum Knoten "C" durch Transistoren mit niedriger Schwellenspannung
realisiert wird, werden die Daten mit hoher Geschwindigkeit übertragen.
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Während der
Zeitperiode T2 befindet sich das Modussignal SLP auf einem niedrigen
Pegel, ebenso wie während
der Zeitperiode T1, um den Aktivmodus beizubehalten. Während dieser
Zeitperiode T2 steigt das Taktsignal CLK jedoch von einem niedrigen
Pegel auf einen hohen Pegel, um es dem Zwischenspeicherschaltkreis 103 zu
ermöglichen,
in einem Zwischenspeichermodus zu arbeiten. Auf diese Weise wird
das am Knoten "A" als Datenbestand "High" eingegebene Datensignal
an den Knoten "B" und "C" als Datenbestand "Low" bzw. "High" in dem Zwischenspeicherabschnitt
des die Invertergatter 116 und 118 aufweisenden Datenspeicherschaltkreises
gehalten.
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Während der
Zeitperiode T3 steigt das Modussignal SLP von einem niedrigen Pegel
auf einen hohen Pegel, um den Schalttransistor 205 auszuschalten,
wodurch ein Ruhemodus bewirkt wird, der es der lokalen Masseleitung
QVSS ermöglicht,
in einen Gleitzustand zu gelangen. Als Ergebnis wird der Ausgangsknoten "A" des Invertergatters 111, der
das Signalpotential von der lokalen Masseleitung QVSS empfängt, von
der flächendeckenden
Masseleitung VSS isoliert, damit diese in einen Gleitzustand gelangt.
Darüber
hinaus werden auch die Schalttransistoren 119 und 120 ausgeschalten,
wodurch die Versorgungspotentiale von der flächendeckenden Versorgungsleitung
VCC und der flächendeckenden Masseleitung
VSS nicht an das Invertergatter 117 mit niedriger Schwellenspannung
geliefert werden. Auf diese Weise gelangt das Invertergatter 117 in
einen inaktiven Zustand. Zu diesem Zeitpunkt werden die Datenbestände an den
Knoten "B" und "C" durch die Invertergatter 116 und 118 mit
hoher Schwellenspannung aufrechterhalten.
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Während der
Zeitperiode T4 wird der Zustand des Schaltkreises, der während der
Zeitperiode T3 auftritt, beibehalten. Während dieser Zeitperiode T4,
behalten die Invertergatter 116 und 118, die den
Zwischenspeicherschaltkreis bilden, die Datenbestände "Low" und "High" an den Knoten "B" und "C" aufgrund
der Potentialversorgung von der flächendeckenden Versorgungsleitung
VCC und der flächendeckenden
Masseleitung VSS bei. Zu diesem Zeitpunkt wird der Leckstrompfad,
der möglicherweise
in dem Transistor 112 mit niedriger Schwellenspannung von
der flächendeckenden
Versorgungsleitung VCC zu dem auf einem niedrigen Pegel gehaltenen
Knoten "B" gebildet wird, mit
Hilfe des Schalttransistors 204 mit hoher Schwellenspannung, der
aufgrund des hohen Pegels des Modussignals SLP ausgeschaltet ist,
blockiert. So wird der Leckstrom, der den Transistor 112 mit
niedriger Schwellenspannung passiert, extrem niedrig und kann vernachlässigt werden.
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Während der
Zeitperiode T5 wird, nachdem das Modussignal SLP zum Bewirken eines
Aktivmodus von einem hohen Pegel auf einen niedrigen Pegel fällt, das
Potential an jedem Knoten in den Logikschaltkreisen stabilisiert,
wobei die Taktsignale CLK/CLKB sicher darin empfangen werden können. Die
Potentialveränderungen
der Modussignale SLP/SLPB schalten den Schalttransistor 205 zum Abgleichen
des Potentials der lokalen Masseleitung QVSS und des Potentials
der flächendeckenden Masseleitung
VSS an, wodurch das Potential am Knoten "A" als
Eingangsdatenbestand "Low" stabilisiert wird.
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Während der
Zeitperiode T6 fällt
das Taktsignal CLK aufgrund des Betriebs im Schaltkreis während der
Periode T5 auf einen niedrigen Pegel, wodurch der Zwischenspeicherschaltkreis 103 erneut
in einen Zustand für
das Weiterleiten eines Eingangs-Datenbestands
gelangt. Auf diese Weise wird ein in den Knoten "A" eingegebener
nächster
Datenbestand "Low" durch das Invertergatter,
das den pMOSFET 112 mit niedriger Schwellenspannung und den
nMOSFET 113 mit niedriger Schwellenspannung aufweist, sowie
durch das Invertergatter 114 mit niedriger Schwellenspannung
an den Knoten "B" als Datenbestand "High" übertragen, der weiter an den Knoten "C" als Datenbestand "Low" durch
das Invertergatter 117 mit niedriger Schwellenspannung übertragen
wird.
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In
der vorliegenden Ausführungsform
kann der Schalttransistor 205 mit hoher Schwellenspannung,
der eine große
Gatterbreite aufweist, durch einen nMOSFET realisiert werden, der
im Allgemeinen eine Stromtreiberfähigkeit besitzt, die größer als
die Stromtreiberfähigkeit
eines pMOSFET mit einer identischen Gatterbreite ist, wodurch der
Platzbedarf für den
integrierten Halbleiterschaltkreis noch weiter verringert werden
kann.
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Das
Transfergatter 115 mit niedriger Schwellenspannung, wie
es in der Signalschleife des Zwischenspeicherabschnitts in der ersten
und zweiten Ausführungsform
verwendet wird, verursacht keinen Eintrittsstrom, da das Transfergatter 115 im
Allgemeinen keinen Strompfad in Richtung zu oder von einer Versorgungsleitung
weg aufweist.
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Da
die vorstehend genannten Ausführungsformen
nur als Beispiele beschrieben werden, ist die vorliegende Erfindung
nicht auf die vorstehend genannten Ausführungsformen beschränkt, und
Fachleute in der Technik können
unterschiedliche Modifikationen und Veränderungen leicht vornehmen,
ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen.