-
Die
vorliegende Erfindung bezieht sich auf einen Datenausgabeschaltkreis
mit einem Ausgabepuffer, Hochimpedanzsteuer-/Pegelschiebermitteln und
einer Ausgabetreibereinheit für
ein Halbleiterbauelement.
-
In
jüngerer
Zeit wurde proportional zu einer höheren Komplexität integrierter
Halbleiterschaltkreise eine größere Anzahl
von CMOS-Transistoren auf einem Siliciumchip integriert. Um den
Leistungsverbrauch zu reduzieren und die Betriebsgeschwindigkeit
zu erhöhen,
besteht der Trend, die interne Speisespannung des Chips zum Beispiel
von 5V auf 3,3V, 2,5V oder weniger zu verringern. Im Hinblick darauf wurde
ein Schaltkreis zur Erzeugung einer internen Speisespannung in einem
typischen integrierten Schaltkreischip, wie einem Halbleiterspeicherchip, zur
Absenkung einer externen Speisespannung vorgesehen, um eine für interne
Schaltkreise des Chips notwendige Spannung zu erzeugen. Im Gegensatz dazu
war für
die Erhöhung
der Fähigkeit
zur Schnittstellenbildung mit externen Bauelementen des Chips und
der Fähigkeit,
spezifische interne Transistoren des Chips anzusteuern, eine vergleichsweise
hohe Spannung erforderlich. Zu diesem Zweck wurde in dem integrierten
Schaltkreischip häufig
ein Anhebungsschalt kreis verwendet, um die externe Speisespannung
zu erhöhen
und so die erhöhte
Spannung für
gewünschte
Schaltkreise, wie eine Wortleitung, bereitzustellen.
-
Ein
Halbleiterbauelement mit dem vorstehenden Schaltkreis zur Erzeugung
einer internen Speisespannung benötigte einen Datenausgabeschaltkreis,
der in Abhängigkeit
von verschiedenen externen Speisespannungspegeln betreibbar ist,
um Signalschnittstellenpegel an externe Bauelemente anzupassen.
Der Datenausgabeschaltkreis des Halbleiterbauelements beinhaltet
typischerweise einen Ausgabepuffer, einen Hochimpedanz-Steuerschaltkreis
sowie eine Ausgabetreibereinheit. Der Datenausgabeschaltkreis beinhaltet
des weiteren zusätzlich
zu den vorstehenden Komponenten einen Pegelschieber zur Spannungspegelumwandlung. Der
Pegelschieber ist typischerweise derart ausgelegt, dass er den Pegel
von Ausgabedaten mit einem internen Speisespannungspegel in einen
externen Speisespannungspegel umwandelt und die resultierenden Ausgabedaten
zu einem Ausgabeanschluss überträgt.
-
In
dem vorstehenden Ausgabedatenschaltkreis für das Halbleiterbauelement
stellt der Ausgabepuffer ein erstes Ausgabedatensignalpaar bereit, das
an den Hochimpedanz-Steuerschaltkreis zur Erzeugung eines zweiten
Ausgabedatensignalpaares angelegt wird. Nachfolgend wird das erzeugte
zweite Ausgabedatensignalpaar durch den Pegelschieber im Spannungspegel
gewandelt und dann als endgültige
Daten durch die Ausgabetreibereinheit nach außen übertragen. Der vorstehend erwähnte Ausgabedatenschaltkreis
war jedoch mit verschiedenen Problemen im Ausgabebetrieb behaftet,
wie zum Beispiel einer niedrigen Datenausgabegeschwindigkeit, einer
niedrigen Obertragungsgeschwindigkeit bei hoher Impedanz sowie einem
bei Pull-up- und Pull-down-Vorgängen
auftretenden Ausgabesignalversatz, was aus der folgenden detaillierten
Beschreibung in Verbindung mit den bevorzugten Ausführungsformen
der vorliegenden Erfindung klarer erkennbar wird.
-
In
der Offenlegungsschrift
JP
5-067963 A ist eine integrierte Logikschaltung mit Pegelwandlerfunktionalität offenbart,
die zwei parallele Pegelwandlerschaltkreise beinhaltet, von denen
jeder eine Zwischenspeicherschaltung umfasst, die ein zusammengesetztes
Logikgatter und ein dazu kreuzgekoppeltes NOR-Gatter umfasst, wobei
letzterem an einem zugeordneten Eingang ein NAND-Gatter vorgeschaltet
ist. Je ein Eingang des zusammengesetzten Logikgatters und des NAND-Gatters
bildet einen Datensignaleingang bzw. Ausgabefreigabesignaleingang. Die
Ausgänge
der beiden parallelen Pegelwandlerschaltkreise beaufschlagen je
ein Gate zweier MOS-Transistoren, die als Ausgangsstufe fungieren und
seriell zwischen eine Massespannung und eine hohe Versorgungsspannung
eingeschleift sind, während
sich zwischen den beiden MOS-Transistoren ein Ausgang der Schaltungsanordnung
befindet. Die zusammengesetzten Logikgatter und die NOR-Gatter werden
ebenfalls durch die hohe Versorgungsspannung getrieben, während zum
Treiben der NAND-Gatter eine niedrige Versorgungsspannung vorgesehen
ist.
-
In
der Offenlegungsschrift
DE
197 38 726 A1 ist ein Datenausgabeschaltkreis für ein Halbleiterspeicherbauelement
offenbart, der einen Leseverstärker,
einen Pegelwandler zum Wandeln des Pegels gelesener Daten vom Leseverstärker, einen Ausgabepuffer
zum Selbsthalten der Pegelwandlerdaten und eine Steuerung umfasst,
die auf ein spezifisches sequentielles Aktivieren des Betriebs des
Leseverstärkers
vor Erzeugung der Pegelwandlerdaten und des Betriebs des Pegelwandlers
sowie zum sequentiellen Sperren des Betriebs des Leseverstärkers und
des Pegelwandlers unmittelbar nach dem Selbsthalten der Pegelwandlerdaten
ausgelegt ist.
-
Die
Patentschrift
US 5.300.832 offenbart eine
Spannungsschnittstellenschaltung, die es einer mit einer bestimmten
Versorgungsspannung arbeitenden internen Schaltung ermöglicht,
eine Schaltung oder einen Datenbus mit einem demgegenüber höheren Spannungshub
zu treiben und dazu einen Vorspannungserzeugungsschaltkreis und
diesem zugeordnet eine Ausgangsstufe und eine Eingangsstufe umfasst.
Die Ausgangsstufe ist auf eine Dreizustands-Betriebsart ausgelegt
und umfasst einen aus MOS-Transistoren aufgebauten differentiellen
Pegelwandler zur Pegelwandlung zwischen dem normalen und dem erhöhten Versorgungsspannungshub
mit nachgeschalteter Pull-up und Pull-down-Stufe. Der differentielle
Pegelwandler beinhaltet u.a. ein Paar kreuzgekoppelter p-Kanal-MOS-Transistoren,
bei denen die Gate-Anschlüsse
mit dem Drain-Anschluss des jeweils anderen Transistors kreuzgekoppelt
sind und die Source-Anschlüsse
gemeinsam mit der erhöhten
Spannung verbunden sind, ein Paar von n-Kanal-MOS-Transistoren,
deren Drain-Source-Kanäle
jeweils zwischen den Drain-Anschlüssen der kreuzgekoppelten p-Kanal-MOS-Transistoren und
einer Massespannung gebildet sind, während ihre Gate-Anschlüsse von
einem Eingangssignal der Ausgangsstufe bzw. umschaltbar von der
Massespannung oder der normalen Versorgungsspannung beaufschlagt
sind, sowie ein Paar von n-Kanal-MOS-Transistoren, von denen bei einem der Drain-Source-Kanal
zwischen einem Source-Anschluss eines der beiden vorgenannten n-Kanal-MOS-Transistoren
und der Massespannung liegt und bei dem anderen der Drain-Source-Kanal
parallel zu dem Drain-Source-Kanal des anderen der beiden vorgenannten
n-Kanal-MOS-Transistoren
geschaltet ist, während
ihre Gate-Anschlüsse
von einem Ausgabefreigabesignal bzw. einem inversen Ausgabefreigabesignal
beaufschlagt sind. Ein ähnlicher
Pegelwandlerschaltkreis ist in der Offenlegungsschrift
JP 04-145720 A offenbart.
-
In
der Patentschrift
US 5.583.454 ist
eine Pegelschieberschaltung mit zwei differentiellen Eingängen und
zwei differentiellen Ausgängen
offenbart, bei denen jedem von zwei kreuzgekoppelten p-Kanal-MOS-Transistoren,
die mit ihrem Drain-Source-Kanal zwischen einer Versorgungsspannung
und dem normalen bzw. inversen Ausgang eingeschleift sind, je ein
NMOS-Transistor parallel geschaltet ist, die an ihren Gates ebenso
wie zwei zwischen eine Massespannung und den normalen bzw. inversen Ausgang
eingeschleifte NMOS-Transistoren vom Eingangssignal bzw. inversen
Eingangssignal beaufschlagt sind, um den Spannungsübersetzungsvorgang
insbesondere bei Signalübergängen zu
beschleunigen.
-
Der
Erfindung liegt als technisches Problem die Bereitstellung eines
Datenausgabeschaltkreises der eingangs genannten Art zugrunde, mit
dem die obigen Schwierigkeiten ganz oder wenigstens teilweise überwunden
werden und der insbesondere eine hohe Datenausgabegeschwindigkeit
und Übertragungsgeschwindigkeit
bei hoher Impedanz unter Aufrechterhaltung einer ausgezeichneten
Treiberfähigkeit
und eines niedrigen Leckstroms sowie des Ausgangssignalversatzes
bei Pull-up- und Pull-down-Vorgängen
ermöglicht.
-
Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Datenausgabeschaltkreises
mit den Merkmalen des Anspruchs 1.
-
Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
-
Vorteilhafte
Ausführungsformen
der Erfindung sowie zu deren besserem Verständnis ein herkömmliches
Ausführungsbeispiel
sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben.
Hierbei zeigen:
-
1 ein
schematisches Blockschaltbild eines herkömmlichen Datenausgabeschaltkreises,
-
2 ein
detailliertes Schaltbild des Datenausgabeschaltkreises von 1,
-
3 ein
schematisches Blockschaltbild eines erfindungsgemäßen Datenausgabeschaltkreises und
-
4 ein
detailliertes Schaltbild des Datenausgabeschaltkreises in 3 gemäß einer
vorteilhaften Ausführungsform
der Erfindung.
-
Zwecks
Einfachheit der Beschreibung und besserem Verständnis der Erfindung sind gleiche oder
sich entsprechende Elemente in den verschiedenen Figuren mit den
gleichen oder sich entsprechenden Bezugszeichen bezeichnet. Zum
besseren Verständnis
der Erfindung wird zuerst ein herkömmlicher Datenausgabeschaltkreis
unter Bezugnahme auf die 1 und 2 beschrieben.
-
Bezugnehmend
auf 1 ist dort der Aufbau eines herkömmlichen
Datenausgabeschaltkreises schematisch in Blockform gezeigt, der
einen Ausgabepuffer 10, eine Hochimpedanz(HZ)-Steuereinheit 20,
einen Pegelschieber 30 und eine Ausgabetreibereinheit 40 beinhaltet.
Der Ausgabepuffer 10 und die HZ-Steuereinheit 20 sind
so gezeigt, dass sie in Reaktion auf eine interne Speisespannung
VDD arbeiten, und der Pegelschieber 30 sowie die Ausgabetreibereinheit 40 sind
so gezeigt, dass sie in Reaktion auf eine Betriebsspannung VDDQ
arbeiten, die in ihrem Pegel höher
als die interne Speisespannung VDD ist. Hierbei kann die Betriebsspannung
VDDQ eine externe Speisespannung sein und nach Bedarf irgendeinen
Wert von etwa 1,8V, 2,5V, 3,3V oder 5,5V aufweisen.
-
Gemäß dem Aufbau
von 1 stellt der Ausgabepuffer 10 ein erstes
Ausgabedatensignalpaar bereit, das zwecks Erzeugung eines zweiten Ausgabedatensignalpaars
an die HZ-Steuereinheit 20 angelegt wird. Nachfolgend wird
das erzeugte zweite Ausgabedatensignalpaar durch den Pegelschieber 30 in
seinem Spannungspegel gewandelt und dann zwecks Erzeugung der endgültigen Daten, die
extern bereitzustellen sind, zu der Ausgabetreibereinheit 40 übertragen.
Es ist zu erwähnen,
dass die Datenausgabegeschwindigkeit und die Hochimpedanz-Übertragungsgeschwindigkeit
niedrig werden, da die Ausgabedaten entlang eines langen Weges basierend
auf den vorstehenden verschiedenen Blöcken übertragen werden, was im Folgenden
detaillierter unter Bezugnahme auf 2 dargelegt
wird.
-
2 ist
ein detailliertes Schaltbild des herkömmlichen Datenausgabeschaltkreises
von 1. Wie in dieser Zeichnung gezeigt, beinhaltet
der Ausgabepuffer 10 einen getakteten CMOS-Inverterschaltkreis,
der aus p-Kanal-MOS-Transistoren MP1 und MP2, n-Kanal-MOS-Transistoren
MN1 und MN2 sowie einem Inverter IN1 besteht, und einen Zwischenspeicherschaltkreis
L1, der aus zwei Invertern IN2 und IN3 besteht, die eine Rückkopplungsschleife bilden.
-
Die
HZ-Steuereinheit 20 beinhaltet einen Inverter IN4 zum Invertieren
des Inversen HZB eines Hochimpedanz-Steuersignals HZ sowie zwei NOR-Gatter
NOR1 und NOR2 zum Empfangen eines Paars von Ausgabedatensignalen
DATACB und DATAC von den Invertern IN2 und IN3 in dem Zwischenspeicherschaltkreis
L1 des Ausgabepuffers 10 an ihrem jeweils einen Eingangsanschluss
sowie eines Ausgabesignals von dem Inverter IN4 an ihrem jeweils
anderen Eingangsanschluss und zum Durchführen jeweiliger NOR-Operationen
für die
empfangenen Signale.
-
Der
Pegelschieber 30 ist mit zwei Pegelschieberelementen versehen,
die jeweils mit einem Ausgangsanschluss der NOR-Gatter NOR1 und NOR2
in der HZ-Steuereinheit 20 verbunden sind. Das erste Pegelschieberelement
beinhaltet ein Paar von kreuzgekoppelten p-Kanal-MOS-Transistoren MP3
und MP4, deren Gate-Anschlüsse mit
dem Drain-Anschluss des jeweils anderen Transistors kreuzgekoppelt
sind und deren Source-Anschlüsse gemeinsam
mit der Betriebsspannung VDDQ verbunden sind, einen Inverter IN5
zum Invertieren eines Ausgangssignals von dem NOR-Gatter NOR1 und
einen Differenztransistorschaltkreis, der mit einem Paar von n-Kanal-MOS-Transistoren
MN3 und MN4 versehen ist. Bei den n-Kanal-MOS-Transistoren MN3 und
MN4 sind die Drain-Source-Kanäle
jeweils zwischen den Drain-Anschlüssen der
kreuzgekoppelten p-Kanal-MOS-Transistoren MP3 und MP4 und einer
Massespannung gebildet, während
ihre Gate-Anschlüsse zum
Empfangen eines Ausgangssignals von dem Inverter IN5 beziehungsweise
des Ausgangssignals von dem NOR-Gatter
NOR1 dienen. Ähnlich
wie bei dem ersten Pegelschie berelement beinhaltet das zweite Pegelschieberelement ein
Paar von kreuzgekoppelten p-Kanal-MOS-Transistoren MP5 und MP6,
bei denen die Gate-Anschlüsse
mit dem Drain-Anschluss des jeweils anderen Transistors kreuzgekoppelt
sind und die Source-Anschlüsse
gemeinsam mit der Betriebsspannung VDDQ verbunden sind, einen Inverter
IN6 zum Invertieren eines Ausgangssignals von dem NOR-Gatter NOR2
und einen Differenztransistorschaltkreis, der mit einem Paar von
n-Kanal-MOS-Transistoren
MN5 und MN6 versehen ist. Bei den n-Kanal-MOS-Transistoren MN5 und MN6 sind die Drain-Source-Kanäle jeweils
zwischen den Drain-Anschlüssen
der kreuzgekoppelten p-Kanal-MOS-Transistoren
MP5 und MPG und der Massespannung gebildet, während ihre Gate-Anschlüsse zum
Empfang des Ausgangssignals von dem NOR-Gatter NOR2 beziehungsweise
eines Ausgangssignals von dem Inverter IN6 dienen. Die Ausgabetreibereinheit 40 beinhaltet
einen Pull-up-Transistor MP8, der in Reaktion auf das Ausgangssignal des
ersten Pegelschieberelements arbeitet, das mit dem NOR-Gatter NOR1
verbunden ist, sowie einen Pull-down-Transistor
MN8, der in Reaktion auf das Ausgangssignal des zweiten Pegelschieberelements arbeitet,
das mit dem NOR-Gatter
NOR2 verbunden ist.
-
Im
Folgenden wird unter Bezugnahme auf 2 die Betriebsweise
des herkömmlichen
Datenausgabeschaltkreises mit dem vorstehend erwähnten Aufbau beschrieben.
-
In
einem Lesemodus, in dem Daten, die in einer Speicherzelle gespeichert
sind, nach außen
abgegeben werden, wenn ein Eingangsdatensignal DATAB mit einem ersten
Spannungsbereich, wie einem Schwankungsbereich von 0/3,3V, an einen
Eingangsanschluss des getakteten CMOS-Inverterschaltkreises in dem
Ausgabepuffer 10 angelegt wird und ein Taktsteuersignal
KDATA auf "hohem" Logikpegel liegt,
wird dann das Eingangsdatensignal DATAB logisch invertiert und erscheint
an einem Drain-Anschluss
des p-Kanal-MOS-Transistors MP2. In dem Fall, in dem zum Beispiel
das Eingangsdatensignal DATAB an dem Eingangsanschluss des getakteten
CMOS-Inverter-Schaltkreises in nerhalb des ersten Spannungsbereichs
auf "hohem" Logikpegel liegt,
erscheint es dann an einem Eingangsanschluss des Inverters IN2 in
dem Zwischenspeicherschaltkreis L1 auf "niedrigem" Logikpegel. Bemerkenswerterweise kann
das an den Ausgabepuffer 10 angelegte Eingangsdatensignal
DATAB irgendeines von einem Paar von Abtastausgangssignalen SAS
und SASB sein, die von einem Hauptabtastverstärker zwecks Abtastverstärkung von
Daten auf normalen und komplementären Bitleitungen bereitgestellt
werden, die mit der Speicherzelle verbunden sind.
-
In
dem Zwischenspeicherschaltkreis L1 des Ausgabepuffers 10 stellt
der Inverter IN2 das Ausgabedatensignal DATACB bereit, das auf hohem
Logikpegel liegt, und der Inverter IN3 stellt das Ausgabedatensignal
DATAC bereit, das auf niedrigem Logikpegel liegt. Hierbei können die
Ausgabedatensignale DATACB und DATAC auf hohem und niedrigem Logikpegel
als ein Ausgabedatensignalpaar bezeichnet werden. Wenn das Ausgabedatensignal
DATACB auf hohem Logikpegel von dem Inverter IN2 an einen Eingangsanschluss
des NOR-Gatters NOR1 in der HZ-Steuereinheit 20 angelegt
wird und das Hochimpedanz-Steuersignal HZ als zweiter logischer
Zustand, zum Beispiel als niedriger Logikpegel, an den anderen Eingangsanschluss
des NOR-Gatters NOR1 angelegt wird, dann wechselt das Ausgangssignal
des NOR-Gatters
NOR1 auf niedrigen Logikpegel, während
das Ausgangssignal des NOR-Gatters NOR2 auf hohen Logikpegel wechselt.
Das Ausgangssignal des NOR-Gatters NOR1 wird an das erste Pegelschieberelement
in dem Pegelschieber 30 angelegt.
-
Das
erste Pegelschieberelement ist ein Differenzkaskadenspannungsschaltlogik(DCVSL)-Schaltkreis,
der eine digitale Form eines analogen Differenzverstärkers ist.
Bei Empfang des Ausgangssignals des NOR-Gatters NOR1 führt das erste
Pegelschieberelement einen Pegelverschiebungsvorgang durch, um ein
Pull-up-Ausgabedatensignal DOU mit einem zweiten Spannungsbereich
als "hohem" Logikpegel über seine
Ausgangsleitung zu übertragen.
Hierbei ist der zweite Spannungsbereich breiter als der erste Spannungsbereich,
und der hohe Logikpegel des Pull-up-Ausgabedatensignals DOU kann
einem Spannungspegel von etwa 5V entsprechen, er kann aber in Abhängigkeit
von verschiedenen Pegeln der Betriebsspannung VDDQ auch andere Werte
annehmen.
-
In
einer zu dem ersten Pegelschieberelement ähnlichen Weise empfängt das
zweite Pegelschieberelement das Ausgangssignal des NOR-Gatters NOR2
und führt
einen Pegelverschiebungsvorgang durch, um ein Pull-down-Ausgabedatensignal DOD
mit dem zweiten Spannungsbereich, der breiter als der erste Spannungsbereich
ist, als "hohen" Logikpegel über seine
Ausgangsleitung zu übertragen. In
diesem Fall entspricht der hohe Logikpegel des Pull-down-Ausgabedatensignals
DOD einem hohen Pegel innerhalb des zweiten Spannungsbereichs. In dem
Pegelschieber 30 entsprechen die Drainanschlüsse der
p-Kanal-MOS-Transistoren
MP4 und MP6 jeweils den obigen Ausgangsleitungen, die als Ausgangsleitungspaar
bezeichnet werden können. Dann
wird der Pull-up-Transistor MP8 in der Ausgangstreibereinheit 40 ausgeschaltet,
da er als p-Kanal-MOS-Transistor wirkt, und der Pull-down-Transistor
MN8 wird eingeschaltet, da er als n-Kanal-MOS-Transistor wirkt.
Als Ergebnis hiervon wechseln die endgültigen Ausgabedaten auf niedrigen
Logikpegel. Da der niedrige Logikpegel der endgültigen Ausgabedaten als ein
Pegel von 0V betrachtet werden kann, ist es in diesem Fall unzweckmäßig festzustellen,
dass die Ausgabedaten in ihrem Pegel merklich verschoben wurden.
In dem Fall, in dem die endgültigen
Ausgabedaten auf hohem Logikpegel liegen, kann jedoch festgestellt
werden, dass sie in ihrem Pegel merklich verschoben wurden.
-
Im
Gegensatz zu dem vorstehenden Fall, bei dem die Ausgangsdaten auf
niedrigem Logikpegel bereitgestellt werden, erscheint in 2 das
Eingangsdatensignal DATAB, wenn es an dem Eingangsanschluss des
getakteten CMOS-Inverterschaltkreises innerhalb des ersten Spannungsbereichs
auf "niedrigem" Logikpegel liegt,
an dem Eingangsanschluss des Inverters IN2 in dem Zwischenspeicherschaltkreis
L1 auf "hohem" Logikpegel. In dem
Zwischenspeicherschaltkreis L1 stellt der Inverter IN2 das Ausgabedatensignal
DATACB mit niedrigem Logikpegel bereit, und der Inverter IN3 stellt
das Ausgabedatensignal DATAC mit hohem Logikpegel bereit. Wenn das
Ausgabedatensignal DATACB mit niedrigem Logikpegel von dem Inverter
IN2 an einen Eingangsanschluss des NOR-Gatters NOR1 in der HZ-Steuereinheit 20 angelegt
wird und das Hochimpedanz-Steuersignal
HZ mit niedrigem Logikpegel an den anderen Eingangsanschluss des
NOR-Gatters NOR1 angelegt wird, dann wechselt das Ausgangssignal
des NOR-Gatters NOR1 auf hohen Logikpegel, während das Ausgangssignal des
NOR-Gatters NOR2 auf niedrigen Logikpegel wechselt. Bei Empfang
des Ausgangssignals des NOR-Gatters NOR1 stellt das erste Pegelschieberelement
das Pull-up-Ausgabedatensignal DOU mit "niedrigem" Logikpegel bereit. Andererseits empfängt das
zweite Pegelschieberelement das Ausgangssignal des NOR-Gatters NOR2
und führt
einen Pegelverschiebungsvorgang durch, um das Pull-down-Ausgabedatensignal
DOD mit dem zweiten Spannungsbereich, der breiter als der erste
Spannungsbereich ist, als "niedrigen" Logikpegel bereitzustellen.
Dann wird der Pull-up-Transistor MP8 in der Ausgabetreibereinheit 40 eingeschaltet,
während
der Pull-down-Transistor MN8 ausgeschaltet wird. Als Ergebnis hiervon
wechseln die endgültigen
Ausgabedaten DQ innerhalb des zweiten Spannungsbereichs auf "hohen" Logikpegel. In diesem
Fall entspricht der hohe Logikpegel der endgültigen Ausgabedaten einem Pegel
von etwa 5V, wenn die interne Speisespannung VDD einen Pegel von
etwa 3,3V aufweist und die Betriebsspannung VDDQ den Pegel von etwa
5V aufweist. Daher können
die endgültigen
Ausgabedaten so betrachtet werden, dass sie merklich in ihrem Pegel
verschoben sind.
-
Andererseits
wird entweder in einem Schreibmodus oder einem Standby-Modus, nicht
im Lesemodus, das Hochimpedanz-Steuersignal HZ mit hohem Logikpegel
angelegt. Als Ergebnis hiervon liegt das Inverse HZB des Hochimpedanz-Steuersignals
HZ auf niedrigem Logikpegel. In diesem Fall nehmen die Ausgangs signale
der NOR-Gatter NOR1 und NOR2 in der HZ-Steuereinheit 20 beide "niedrigen" Logikpegel ein,
ungeachtet der logischen Zustände
des Ausgabedatensignalpaars DATACB/DATAC. Dann empfängt das
erste Pegelschieberelement das Ausgangssignal des NOR-Gatters NOR1 und
stellt das Pull-up-Ausgabedatensignal DOU als "hohen" Logikpegel bereit, und das zweite Pegelschieberelement
empfängt
das Ausgangssignal des NOR-Gatters NOR2 und stellt das Pull-down-Ausgabedatensignal
DOD als "niedrigen" Logikpegel bereit. Als
Ergebnis hiervon werden sowohl der Pull-up- als auch der Pull-down-Transistor
MP8 und MN8 in der Ausgangstreibereinheit 40 ausgeschaltet,
wodurch bewirkt wird, dass ein Ausgangsanschluss des Datenausgabeschaltkreises
in einen "Hochimpedanz"-Zustand wechselt.
-
In
dem Datenausgabeschaltkreis von 2 müssen die
HZ-Steuereinheit 20, der Pegelschieber 30 und
die Ausgabetreibereinheit 40 für die Ausgabe der endgültigen Daten
DQ sequentiell in Funktion gesetzt werden, nachdem das Eingangsdatensignal DATAB
an den Ausgabepuffer 10 angelegt wurde. Aus diesem Grund
wird der Datenausgabevorgang entlang eines langen Pfades durchgeführt, was
zu relativen Verringerungen der Datenausgabegeschwindigkeit und
der Hochimpedanz-Übertragungsgeschwindigkeit
führt.
Insbesondere ist die Datenausgabegeschwindigkeit ein kritisches
Element in einer Schnittstelle für
eine Hochgeschwindigkeitssendeempfänger-Logik (HSTL) oder einer
LVTTL-Schnittstelle. Da der Torsteuerungsvorgang der HZ-Steuereinheit 20 und
der Pegelverschiebungsvorgang des Pegelschiebers 30 merklich
Zeit erfordern, üben
sie einen großen
Einfluss auf die Verzögerung
der Datenausgabegeschwindigkeit aus. Des weiteren weist der in 2 gezeigte,
herkömmliche
Pegelschieberschaltkreis in Abhängigkeit
von verschiedenen externen Speisespannungspegeln eine unterschiedliche Pull-up-Übergangszeitdauer
auf. Als Ergebnis hiervon ist es schwierig, die Datenausgabegeschwindigkeit
unter Verwendung eines Pegelschieberschaltkreises einzustellen,
und es kann aufgrund einer Differenz zwischen Pull-up- und Pull-down- Ausgabegeschwindigkeiten
ein Versatz zwischen Ausgangssignalen auftreten.
-
Daher
stellt die vorliegende Erfindung zur Überwindung der vorstehenden
Probleme einen Datenausgabeschaltkreis bereit, der in der Lage ist,
die Datenausgabegeschwindigkeit und die Hochimpedanz-Übertragungsgeschwindigkeit
zu steigern und den Zeitversatz zwischen den Ausgangssignalen bei den
Pull-up- und Pull-down-Vorgängen zu
eliminieren oder zu minimieren.
-
Bezüglich des
vorliegend verwendeten Pegelschiebers und der zugehörigen Techniken
kann auf verschiedene Dokumente des Stands der Technik verwiesen
werden. Zum Beispiel ist ein Pegelschieberschaltkreis in der Patentschrift
US 5.723.986 offenbart,
und ein Ausgabepuffer für
ein Halbleiterspeicherbauelement mit einem Pegelschieberschaltkreis
ist in der Patentschrift
US 5.476.313 offenbart.
-
Nunmehr
werden unter Bezugnahme auf die 3 und 4 der
Aufbau und die Betriebsweise eines erfindungsgemäßen Datenausgabeschaltkreises
erläutert.
-
In 3 ist
der Aufbau des erfindungsgemäßen Datenausgabeschaltkreises
schematisch als Blockschaltbild gezeigt. Verglichen mit dem Aufbau von 1 sind
der Ausgabepuffer 10 und die Ausgabetreibereinheit 40 in 3 die
gleichen wie jene in 1, und ein Schaltkreisblock
oder HZ-Steuer-/Pegelschieberschaltkreis 25 ist in 3 anstelle
der HZ-Steuereinheit 20 und
des Pegelschiebers 30 in 1 gezeigt.
Wie aus 3 ersichtlich, arbeitet der Ausgabepuffer 10 in
Reaktion auf eine interne Speisespannung VDD, und die restlichen
Blöcke
arbeiten in Reaktion auf eine Betriebsspannung VDDQ, die einen höheren Pegel
als die interne Speisespannung VDD aufweist. Hierbei kann die Betriebsspannung VDDQ
eine externe Speisespannung sein und nach Bedarf jeden beliebigen
Wert aufweisen, z.B. etwa 1,8V, 2,5V, 3,3V oder 5,5V. Der Blockaufbau
von 3 wird nicht aus der reinen Substitution von zwei Blöcken in 1 durch
einen Block erhalten, sondern aus einer Lösung der vorstehend erwähnten herkömmlichen
Probleme, was aus der folgenden detaillierten Beschreibung in Verbindung
mit 4 klarer verständlich
wird.
-
4 ist
ein detailliertes Schaltbild des Datenausgabeschaltkreises von 3 gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung. Wie in dieser Zeichnung gezeigt, ist
der Ausgabepuffer 10 dafür ausgelegt, ein Eingangsdatensignal
DATAB mit einem ersten Spannungsbereich in Reaktion auf ein Taktsteuersignal
KDATA zu empfangen und zwischenzuspeichern, um ein Paar von Ausgabedatensignalen
DATACB und DATAC bereitzustellen. Der Hochimpedanzsteuer-/Pegelschieberschaltkreis 25 ist
dafür ausgelegt,
Hochimpedanz-Treiberdaten
für die
Steuerung eines Hochimpedanz-Zustands über ein Paar von Ausgangsleitungen
L3 und L4 gemäß einem
ersten logischen Zustand abzugeben, zum Beispiel einem "hohen" Logikpegel eines
Hochimpedanz-Steuersignals HZ. Der Hochimpedanzsteuer-/Pegelschieberschaltkreis 25 ist
außerdem
dafür ausgelegt,
das Ausgabedatensignalpaar DATACB/DATAC von dem Ausgabepuffer 10 in
Abhängigkeit
von einem zweiten logischen Zustand des Hochimpedanz-Steuersignals
HZ zu empfangen und ein Pull-up-Ausgabedatensignal DOU sowie ein
Pull-down-Ausgabedatensignal
DOD über
die Ausgangsleitungen L3 beziehungsweise L4 zu übertragen. Zu diesem Zeitpunkt
weist jedes der Pull-up- und Pull-down-Ausgabedatensignale DOU und
DOD einen zweiten Spannungsbereich auf, der breiter als der erste
Spannungsbereich ist. Die Ausgabetreibereinheit 40 ist
dafür ausgelegt,
einen Datenausgangsanschluss L5 in Reaktion auf die Hochimpedanz-Treiberdaten
von dem Hochimpedanzsteuer/Pegelschieberschaltkreis 25 auf
dem hohen Impedanzzustand zu halten. Die Ausgabetreibereinheit 40 ist
des weiteren dafür
ausgelegt, einen Ausgabetreibervorgang in Reaktion auf die Pull-up-
und Pull-down-Ausgabedatensignale DOU und DOD von dem Steuer-/Pegelschieberschaltkreis 25 durchzuführen, um
die endgültigen
Daten DQ über
den Datenausgabeanschluss L5 nach außen abzugeben.
-
In 4 ist
der detaillierte Aufbau des Ausgabepuffers 10 und der Ausgabetreibereinheit 40 jeweils
im Wesentlichen der gleiche wie jener in 2, so dass
auf eine Beschreibung derselben verzichtet wird. Der HZ-Steuer-/Pegelschieberschaltkreis 25 ist ein
Pegelschieber, der gemäß einem
technischen Konzept der vorliegenden Erfindung verbessert ist, und
er ist mit zwei Pegelschieberelementen versehen. Das erste Pegelschieberelement
beinhaltet ein Paar von kreuzgekoppelten p-Kanal-MOS-Transistoren
MP5 und MP6, deren Gate-Anschlüsse
mit den Drain-Anschlüssen
des jeweils anderen Transistors kreuzgekoppelt sind und deren Source-Anschlüsse gemeinsam
mit der Betriebsspannung VDDQ verbunden sind, sowie einen Differenztransistorschaltkreis,
der mit einem Paar von n-Kanal-MOS-Transistoren
MN5 und MN6 versehen ist. Bei den n-Kanal-MOS-Transistoren MN5 und MN6 sind die Drain-Source-Kanäle jeweils
zwischen den Drain-Anschlüssen
der kreuzgekoppelten p-Kanal-MOS-Transistoren
MP5 und MPG und einer Massespannung gebildet, um einen ersten und
einen zweiten Strompfad zu definieren, während ihre Gate-Anschlüsse dazu
dienen, die Ausgabedatensignale DATACB bzw. DATAC mit dem ersten
Spannungsbereich von dem Ausgabepuffer 10 zu empfangen.
-
Das
erste Pegelschieberelement beinhaltet des weiteren einen Hochimpedanz-Steuerschaltkreis,
der mit einem Paar von n-Kanal-MOS-Transistoren
MN13 und MN14 versehen ist. Bei dem n-Kanal-MOS-Transistor MN13 ist der Drain-Source-Kanal
zwischen einem Source-Anschluss des n-Kanal-MOS-Transistors MN5,
der den ersten Strompfad definiert, und der Massespannung gebildet,
während sein
Gate-Anschluss dazu dient, ein erstes Hochimpedanz-Steuersignal
HZB zu empfangen. Bei dem n-Kanal-MOS-Transistor MN14 ist der Drain-Source-Kanal
parallel zu dem Drain-Source-Kanal des n-Kanal-MOS-Transistors MN6
geschaltet, der den zweiten Strompfad definiert, während sein
Gate-Anschluss dazu dient, ein zweites Hochimpedanz-Steuersignal HZ zu
empfangen, das den zu jenem des ersten Hochimpedanz-Steuersignals
entgegengesetzten logischen Zu stand aufweist. Das erste Pegelschieberelement
ist des weiteren mit einem Pull-up-Schaltkreis versehen, der ein
Paar von n-Kanal-MOS-Transistoren MN15 und MN16 beinhaltet, die
seriell mit dem Drain-Anschluss des p-Kanal-MOS-Transistors MPG
verbunden sind. Bei den n-Kanal-MOS-Transistoren MN15 und MN16 sind
die Drain-Source-Kanäle
seriell zwischen der Ausgangsleitung L4, die das Pull-down-Ausgabedatensignal DOD
mit dem zweiten Spannungsbereich überträgt, und der Betriebsspannung
VDDQ eingeschleift, während
ihre Gate-Anschlüsse
zum Empfangen des ersten Hochimpedanz-Steuersignals HZB beziehungsweise
des Ausgabedatensignals DATACB von dem Ausgabepuffer 10 dienen.
-
Das
zweite Pegelschieberelement beinhaltet ein Paar von kreuzgekoppelten
p-Kanal-MOS-Transistoren MP3 und MP4, bei denen die Gate-Anschlüsse mit
dem Drain-Anschluss des jeweils anderen Transistors kreuzgekoppelt
sind und die Source-Anschlüsse gemeinsam
mit der Betriebsspannung VDDQ verbunden sind, sowie einen Differenztransistorschaltkreis,
der mit einem Paar von n-Kanal-MOS-Transistoren MN3 und MN4 versehen
ist. Bei den n-Kanal-MOS-Transistoren MN3 und MN4 sind die Drain-Source-Kanäle jeweils
zwischen den Drain-Anschlüssen
der kreuzgekoppelten p-Kanal-MOS-Transistoren MP3 und MP4 und der
Massespannung gebildet, um einen ersten und einen zweiten Strompfad
zu definieren, während
ihre Gate-Anschlüsse
dazu dienen, die Ausgabedatensignale DATACB bzw. DATAC mit dem ersten
Spannungsbereich von dem Ausgabepuffer 10 zu empfangen.
Das zweite Pegelschieberelement beinhaltet des weiteren einen Hochimpedanz-Steuerschaltkreis,
der mit einem Paar von n-Kanal-MOS-Transistoren
MN11 und MN10 versehen ist. Bei dem n-Kanal-MOS-Transistor MN11 ist der Drain-Source-Kanal
zwischen einem Source-Anschluss des n-Kanal-MOS-Transistors MN4,
der den zweiten Strompfad definiert, und der Massespannung gebildet,
während
sein Gate-Anschluss dazu dient, das erste Hochimpedanz-Steuersignal
HZB zu empfangen. Bei dem n-Kanal-MOS-Transistor MN10 ist der Drain-Source-Kanal
parallel zu dem Drain-Source-Kanal des n-Kanal-MOS-Transistors MN3
ge schaltet, der den ersten Strompfad definiert, während sein
Gate-Anschluss dazu dient, das zweite Hochimpedanz-Steuersignal HZ zu
empfangen, das den zu jenem des ersten Hochimpedanz-Steuersignals
entgegengesetzten logischen Zustand aufweist. Das zweite Pegelschieberelement
ist des weiteren mit einem Pull-up-Schaltkreis versehen, der einen
n-Kanal-MOS-Transistor
MN12 beinhaltet, der mit dem Drain-Anschluss des p-Kanal-MOS-Transistors
M24 verbunden ist. Bei dem n-Kanal-MOS-Transistor MN12 ist der Drain-Source-Kanal
zwischen der Ausgangsleitung L3, die das Pull-up-Ausgabedatensignal DOU mit dem zweiten
Spannungsbereich überträgt, und
der Betriebsspannung VDDQ gebildet, während sein Gate-Anschluss zum
Empfangen des Ausgabedatensignals DATACB von dem Ausgabepuffer 10 dient.
-
In 4 gibt
es keine aus dem Torsteuerungsvorgang resultierende Verzögerung,
da die NOR-Gatter NOR1 und NOR2 von 2 eliminiert sind.
-
Als
nächstes
wird eine detaillierte Beschreibung der Betriebsweise das Datenausgabeschaltkreises
mit dem vorstehend erwähnten
Aufbau gemäß der bevorzugten
Ausführungsform
der vorliegenden Erfindung angegeben.
-
In
einem Lesemodus eines Halbleiterspeicherbauelementes, in dem in
einer Speicherzelle gespeicherte Daten nach außen abgegeben werden, wenn
das Eingangsdatensignal DATAB an dem Eingangsanschluss des Ausgabepuffers 10 auf "hohem" Logikpegel innerhalb
des ersten Spannungsbereichs anliegt, erscheint es dann als "niedriger" Logikpegel an dem
Eingangsanschluss des Inverters IN2. In dem Ausgabepuffer 10 stellt
der Inverter IN2 das Ausgabedatensignal DATACB mit hohem Logikpegel
bereit, und der Inverter IN3 stellt das Ausgabedatensignal DATAC
mit niedrigem Logikpegel bereit. Dann wird in dem Pull-up-Pegelschieberelement
des HZ-Steuer-/Pegelschieberschaltkreises 25 das Ausgabedatensignal
DATACB von dem Inverter IN2 mit hohem Logikpegel an die Gate-Anschlüsse der
n-Kanal-MOS- Transistoren
MN3 und MN12 angelegt. Wenn das zweite Hochimpedanz-Steuersignal
HZ mit dem zweiten logischen Zustand, zum Beispiel mit niedrigem
Logikpegel, an den Gate-Anschluss des n-Kanal-MOS-Transistors MN10
angelegt wird, wird das erste Hochimpedanz-Steuersignal HZB mit
hohem Logikpegel an den Gate-Anschluss des n-Kanal-MOS-Transistors
MN11 angelegt, da es das Inverse des zweiten Hochimpedanz-Steuersignals
HZ ist. Das Ausgabedatensignal DATAC von dem Inverter IN3 mit niedrigem
Logikpegel wird an den Gate-Anschluss des n-Kanal-MOS-Transistors MN4 angelegt.
-
Als
Ergebnis hiervon werden die n-Kanal-MOS-Transistoren MN3, MN11 und
MN12 alle eingeschaltet, während
die n-Kanal-MOS-Transistoren
MN10 und MN4 beide ausgeschaltet werden. Da der n-Kanal-MOS-Transistor
MN3 eingeschaltet wird, wird eine Gate-Spannung des p-Kanal-MOS-Transistors
MP4 auf einen Massespannungspegel, zum Beispiel 0V, abgesenkt, wodurch
bewirkt wird, dass der p-Kanal-MOS-Transistor MP4 eingeschaltet
wird, um die Betriebsspannung VDDQ zu der Ausgangsleitung L3 zu
transferieren. Zu diesem Zeitpunkt wird der p-Kanal-MOS-Transistor MP3, wenn
die Betriebsspannung VDDQ auf der Ausgangsleitung L3 den maximalen
Pegel aufweist, vollständig
ausgeschaltet, da sein Gate-Anschluss mit der Ausgangsleitung L3
verbunden ist. In diesem Fall wird, da der n-Kanal-MOS-Transistor MN4 ausgeschaltet
bleibt, die Spannung mit hohem Pegel auf der Ausgangsleitung L3
an den Gate-Anschluss des Pull-up-Transistors MP8 in der Ausgabetreibereinheit 40 direkt
ohne jegliche Reduktion des Pegels innerhalb des zweiten Spannungsbereichs
(von 0V bis VDDQ) angelegt, obwohl der n-Kanal-MOS-Transistor MN11 eingeschaltet
bleibt. Hierbei wirkt der n-Kanal-MOS-Transistor MN12 so, dass er
die Ausgangsleitung L3 schnell auf den Pegel der Betriebsspannung
VDDQ hochzieht, wenn das Eingabedatensignal DATAB auf "hohem" Logikpegel liegt.
-
Mit
anderen Worten weist die Ausgangsleitung L3 einen Pegel von etwa
0V auf, wenn das Eingangsdatensignal DATAB auf "niedrigem" Logikpegel liegt. Aus diesem Grund
ist in dem Fall, in dem das Eingangsdatensignal DATAB nachfolgend
mit "hohem" Logikpegel angelegt
wird, merklich Zeit erforderlich, um die Ausgangsleitung L3 ausreichend
auf den Pegel der Betriebsspannung VDDQ anzuheben. Diesbezüglich empfängt in dem
vorstehenden Fall der n-Kanal-MOS-Transistor MN12 die Betriebsspannung
VDDQ direkt an seinem Drain-Anschluss und transferiert diese zu
der Ausgangsleitung L3, um die Pull-up-Zeit zu minimieren. Als Ergebnis hiervon
wird das Pull-up-Ausgabedatensignal
DOU mit dem zweiten Spannungsbereich, der breiter als der erste Spannungsbereich
ist, schnell als "hoher" Logikpegel zu der
Ausgangsleitung L3 transferiert.
-
Es
ist üblich,
dass die Pull-up-Geschwindigkeit kleiner als die Pull-down-Geschwindigkeit
ist, was zum Auftreten eines Zeitversatzes zwischen Ausgabesignalen
führt.
In der vorliegenden Ausführungsform
wirkt der n-Kanal-MOS-Transistor MN12 dahingehend, den Zeitversatz
in den Pull-up- und Pull-down-Vorgängen zu
minimieren. Eine derartige Minimierung des Zeitversatzes bedeutet,
dass ein Zwischenspeichervorgang nach einem Triggervorgang schnell
durchgeführt
wird. Hierbei ist die perfekte Verhinderung eines Leckstroms der
Grund, warum der n-Kanal-MOS-Transistor MN12 als Transistor für den Pull-up-Vorgang hoher Geschwindigkeit
verwendet wird. Das heißt,
in dem Fall, in dem ein gegebener Transistor ein solcher vom p-Kanal-Typ ist, kann dieser
unabhängig
von seiner Gate-Spannung
stets eingeschaltet sein, wenn die externe Speisespannung auf hohem
Pegel liegt.
-
Des
weiteren ermöglicht
die Verwendung des n-Kanal-MOS-Transistors
MN12, dass der Pull-up-Transistor MP8 in der Ausgabetreibereinheit 40 ohne
Vergrößerung seiner
Abmessung eine ausreichende Treiberfähigkeit aufweist. Demzufolge
wird das Eingangsdatensignal DATAB direkt an das mit der Ausgangsleitung
L3 verbundene Pegelschieberelement angelegt, ohne dem Logik-Torsteuerungsvorgang
unterworfen zu werden, und wird dann schnell als das Pull-up-Ausgabedatensignal
DOU durch den Hochgeschwindigkeits-Pegelverschiebungsvorgang des
Pegelschieberelements transferiert. Der hohe Logikpegel des Pull-up-Ausgabedatensignals
DOU kann einem Spannungspegel von etwa 5V entsprechen, er kann in
Abhängigkeit
von verschiedenen Pegeln der Betriebsspannung VDDQ aber auch andere
Werte annehmen.
-
Andererseits
wird das mit der Ausgangsleitung L4 verbundene Pull-down-Pegelschieberelement
in der folgenden Weise betrieben. So wird in dem Fall, in dem das
Eingangsdatensignal DATAB ähnlich
wie im vorstehenden Fall auf "hohem" Logikpegel liegt,
das Ausgabedatensignal DATAC von dem Inverter IN3 mit niedrigem
Logikpegel an den Gate-Anschluss des n-Kanal-MOS-Transistors MN6 angelegt. Das zweite
Hochimpedanz-Steuersignal HZ
wird mit niedrigem Logikpegel an den Gate-Anschluss des n-Kanal-MOS-Transistors
MN14 angelegt, und das erste Hochimpedanz-Steuersignal HZB wird
mit hohem Logikpegel an die Gate-Anschlüsse der n-Kanal-MOS-Transistoren
MN13 und MN15 angelegt, da es das Inverse des zweiten Hochimpedanz-Steuersignals HZ
ist. Das Ausgabedatensignal DATACB von dem Inverter IN2 mit hohem
Logikpegel wird an die Gate-Anschlüsse der n-Kanal-MOS-Transistoren
MN5 und MN16 angelegt.
-
Als
Ergebnis hiervon werden die n-Kanal-MOS-Transistoren MN5, MN13,
MN15 und MN16 alle eingeschaltet, während die n-Kanal-MOS-Transistoren
MN14 und MN6 beide ausgeschaltet werden. Wenn die n-Kanal-MOS-Transistoren
MN5 und MN13 eingeschaltet werden, wird eine Gate-Spannung des p-Kanal-MOS-Transistors
MP6 auf den Massespannungspegel, zum Beispiel 0V, abgesenkt, wodurch
bewirkt wird, dass der p-Kanal-MOS-Transistor MP6 eingeschaltet
wird, um die Betriebsspannung VDDQ zu der Ausgangsleitung L4 zu
transferieren. Hierbei ist der erste Strompfad durch den Drain-Source-Kanal
des Differenz-Transistors MN5 definiert, und der zweite Strompfad
ist durch den Drain-Source-Kanal des Differenz-Transistors MN6 definiert.
-
Zu
diesem Zeitpunkt wird, wenn die Betriebsspannung VDDQ auf der Ausgangsleitung
L4 den maximalen Pegel aufweist, der p-Kanal-MOS-Transistor MP5 vollständig ausgeschaltet,
da sein Gate-Anschluss mit der Ausgangsleitung L4 verbunden ist.
In diesem Fall wird, da die n-Kanal-MOS-Transistoren MN14 und MN6
beide ausgeschaltet bleiben, der hohe Spannungspegel auf der Ausgangsleitung
L4 an den Gate-Anschluss des Pull-down-Transistors MN8 in der Ausgabetreibereinheit 40 direkt
ohne jegliche Reduktion des Pegels innerhalb des zweiten Spannungsbereichs
angelegt. Hierbei wirken die n-Kanal-MOS-Transistoren MN15 und MN16 dahingehend,
die Ausgangsleitung L4 schnell auf den Pegel der Betriebsspannung
VDDQ hochzuziehen, wenn das Eingangsdatensignal DATAB auf "hohem" Logikpegel liegt.
Demzufolge wird das Eingangsdatensignal DATAB direkt an das mit der
Ausgangsleitung L4 verbundene Pegelschieberelement angelegt, ohne
dem Logik-Torsteuerungsvorgang unterworfen zu sein, und dann schnell
als das Pull-down-Ausgabedatensignal
DOD mit hohem Logikpegel durch den Hochgeschwindigkeits- Pegelverschiebungsvorgang
des Pegelschieberelements transferiert. Dann werden die in ihrem
Pegel verschobenen Pull-up- und Pull-down-Ausgabedatensignale DOU
und DOD auf den Ausgangsleitungen L3 und L4 jeweils mit hohem Logikpegel
an die Ausgabetreibereinheit 40 angelegt. In der Ausgabetreibereinheit 40 wird
der Pull-up-Transistor MP8 ausgeschaltet, da er als p-Kanal-MOS-Transistor
wirkt, und der Pull-down-Transistor MN8 wird eingeschaltet, da er als
n-Kanal-MOS-Transistor
wirkt. Als Ergebnis hiervon wechseln die endgültigen Ausgabedaten auf niedrigen
Logikpegel innerhalb des zweiten Spannungsbereichs.
-
Im
Gegensatz zum vorstehenden Fall, in dem die Ausgabedaten in 4 mit
niedrigem Logikpegel bereitgestellt werden, erscheint das Eingangsdatensignal
DATAB, wenn es an dem Eingangsanschluss des Ausgabepuffers 10 auf "niedrigem" Logikpegel innerhalb
des ersten Spannungsbereichs anliegt, mit "hohem" Logikpegel am Eingangsanschluss des
Inverters IN2. Als Ergebnis hiervon liefert der Ausgabepuffer 10 das
Ausgabeda tensignal DATACB mit niedrigem Logikpegel und das Ausgabedatensignal
DATAC mit hohem Logikpegel. Dann wird in dem Pull-up-Pegelschieberelement
des HZ-Steuer-/Pegelschieberschaltkreises 25 das Ausgabedatensignal
DATACB mit niedrigem Logikpegel von dem Ausgabepuffer 10 an
die Gate-Anschlüsse
der n-Kanal-MOS-Transistoren MN3 und MN12 angelegt. Wenn das zweite
Hochimpedanz-Steuersignal HZ mit niedrigem Logikpegel an den Gate-Anschluss des
n-Kanal-MOS-Transistors MN10 angelegt wird, wird das erste Hochimpedanz-Steuersignal
HZB mit hohem Logikpegel an den Gate-Anschluss des n-Kanal-MOS-Transistors MN11
angelegt, da es das Inverse des zweiten Hochimpedanz-Steuersignals
HZ ist. Das Ausgabedatensignal DATAC von dem Ausgabepuffer 10 mit
hohem Logikpegel wird an den Gate-Anschluss des n-Kanal-MOS-Transistors
MN4 angelegt.
-
Als
Ergebnis hiervon werden die n-Kanal-MOS-Transistoren MN4 und MN11
beide eingeschaltet, während
die n-Kanal-MOS-Transistoren MN3,
MN10 und MN12 alle ausgeschaltet werden. Wenn die n-Kanal-MOS-Transistoren
MN4 und MN11 eingeschaltet werden, wird eine Gate-Spannung des p-Kanal-MOS-Transistors
MP3 auf den Massespannungspegel, zum Beispiel 0V, abgesenkt, wodurch bewirkt
wird, dass der p-Kanal-MOS-Transistor MP3 eingeschaltet wird. Das
Einschalten des p-Kanal-MOS-Transistors
MP3 bewirkt, dass die Gate-Spannung des p-Kanal-MOS-Transistors MP4 auf den Pegel der
Betriebsspannung VDDQ ansteigt. Als Ergebnis hiervon wird der p-Kanal-MOS-Transistor M24 vollständig ausgeschaltet,
und der Spannungspegel der Ausgangsleitung L3 fällt durch die n-Kanal-MOS-Transistoren
MN4 und MN11 auf 0V ab.
-
Zu
diesem Zeitpunkt wirkt der n-Kanal-MOS-Transistor MN12 nicht dahingehend,
dass die Betriebsspannung VDDQ zu der Ausgangsleitung L3 transferiert
wird, da er ausgeschaltet bleibt. Demzufolge wird das Pull-up-Ausgabedatensignal
DOU schnell mit "niedrigem" Logikpegel zu der
Ausgangsleitung L3 übertragen.
Andererseits wird das Pull-down-Ausgabedatensignal DOD durch den
Pegelverschiebungsvorgang des Pull-down- Pegelschieberelements, das mit der Ausgangsleitung
L4 verbunden ist, schnell zu der Ausgangsleitung L4 übertragen.
Dann werden die in ihrem Pegel verschobenen Pull-up- und Pull-down-Ausgabedatensignale DOU
und DOD auf den Ausgangsleitungen L3 und L4 jeweils mit niedrigem
Logikpegel an die Ausgabetreibereinheit 40 angelegt. In
der Ausgabetreibereinheit 40 wird der Pull-up-Transistor
MP8 eingeschaltet, da er als p-Kanal-MOS-Transistor
wirkt, und der Pull-down-Transistor MN8 wird ausgeschaltet, da er als
n-Kanal-MOS-Transistor wirkt. Als Ergebnis hiervon wechseln die
endgültigen
Ausgabedaten innerhalb des zweiten Spannungsbereichs auf hohen Logikpegel.
Aus der vorstehend erläuterten
Betriebsweise des Datenausgabeschaltkreises der Erfindung ist ersichtlich,
dass die Datenausgabegeschwindigkeit im Vergleich zu dem herkömmlichen
Datenausgabeschaltkreis relativ hoch ist.
-
Andererseits
wird entweder in einem Schreibmodus oder in einem Standby-Modus
des Halbleiterspeicherbauelements, nicht im Lesemodus, das zweite
Hochimpedanz-Steuersignal HZ mit hohem Logikpegel angelegt. Als
Ergebnis hiervon liegt das erste Hochimpedanz-Steuersignal HZB,
welches das Inverse des zweiten Hochimpedanz-Steuersignals HZ ist,
auf niedrigem Logikpegel. In diesem Fall werden die n-Kanal-MOS-Transistoren
in dem HZ-Steuer-/Pegelschieberschaltkreis 25 in Reaktion auf
das erste und das zweite Hochimpedanz-Steuersignal HZB und HZ betrieben,
die an deren Gate-Anschlüssen
empfangen werden, um das Pull-up-Ausgabedatensignal DOU mit "hohem" Logikpegel beziehungsweise
das Pull-down-Ausgabedatensignal DOD mit "niedrigem" Logikpegel zu übertragen. Dann werden in der
Ausgabetreibereinheit 40 der Pull-up-Transistor MP8 und
der Pull-down-Transistor MN8
beide ausgeschaltet, wodurch bewirkt wird, dass der Ausgangsanschluss
L5 im Vergleich zu dem herkömmlichen
Datenausgabeschaltkreis relativ schnell in den "Hochimpedanz"-Zustand gelangt.
-
Mit
anderen Worten werden das erste und das zweite Hochimpedanz-Steuersignal
HZB und HZ, da sie nicht mit den Ausgabeda tensignalen DATACB und
DATAC kombiniert werden, direkt an den HZ-Steuer-/Pegelschieberschaltkreis 25 angelegt, ohne
an Logik-Torsteuerungselemente angelegt zu werden. Demzufolge wird
das Pull-up-Ausgabedatensignal DOU für die Steuerung des Hochimpedanz-Zustands
direkt mit "hohem" Logikpegel übertragen,
und das Pull-down-Ausgabedatensignal DOD für die Steuerung des Hochimpedanz-Zustands
wird direkt mit "niedrigem" Logikpegel übertragen,
was zu einer Verbesserung der Hochimpedanz-Übertragungsgeschwindigkeit
führt.
-
Daher
kann die Erfindung die vorstehend erwähnten herkömmlichen Probleme durch Steigern der
Datenausgabegeschwindigkeit und der Hochimpedanz-Übertragungsgeschwindigkeit
und Eliminieren oder Minimieren des Zeitversatzes zwischen den Ausgabesignalen
in den Pull-up- und Pull-down-Vorgängen lösen, ohne dass ein Leckstromproblem
auftritt. Des weiteren ermöglicht
die Erfindung, dass die Ausgabetreibereinheit 40 eine ausreichende
Treiberfähigkeit
ohne Vergrößern ihrer
Transistorabmessung aufweist.
-
Während die
bevorzugten Ausführungsformen
der vorliegenden Erfindung zur Illustration offenbart wurden, erkennt
der Fachmann, dass verschiedene Modifikationen, Hinzufügungen und
Substitutionen möglich
sind, ohne vom Umfang und Wesen der Erfindung abzuweichen, wie sie
in den begleitenden Ansprüchen
definiert ist. Die Transistoren in dem HZ-Steuer-/Pegelschieberschaltkreis
können
in ihrer Anzahl erhöht
oder verringert werden, und jeder der Pull-up- und Pull-down-Transistoren kann
von einem anderen Kanaltyp sein oder durch einen Bipolartransistor
ersetzt werden.
-
Wie
aus der vorstehenden Beschreibung ersichtlich, ist der Datenausgabeschaltkreis
mit dem verbesserten Pegelschieber gemäß der Erfindung in der Lage,
die Datenausgabegeschwindigkeit und die Hochimpedanz-Übertragungsgeschwindigkeit
zu steigern und den Zeitversatz zwischen den Ausgabesignalen in
den Pull-up- und Pull-down-Vorgängen
zu eliminieren oder zu minimieren, ohne dass ein Leckstromproblem
auftritt. Des weiteren ist der Datenausgabeschaltkreis in der Lage,
die Stromtreiberfähigkeit
der Ausgabetreibereinheit zu verbessern. Daher ist die vorliegende
Erfindung vorteilhaft auf ein Halbleiterbauelement mit höherer Geschwindigkeit
anwendbar.