JP4457810B2 - 表示装置駆動回路 - Google Patents

Description

本発明はフラットパネルディスプレイを駆動する表示装置駆動回路に関し、特にプラズマディスプレイパネルを駆動する表示装置駆動回路に関する。

近年、プラズマディスプレイパネル（以下ＰＤＰと称する）を用いた大画面、薄型の壁掛けテレビが脚光を浴びている。
図２５は、ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。

なお、ここでは簡単のため、２電極のＰＤＰの例を示している。
ＰＤＰ７００の駆動装置は複数のスキャンドライバＩＣ（Integrated Circuit）８００−１、８００−２、８００−３、…、８００−ｋと、データ（アドレス）ドライバＩＣ９００−１、９００−２、９００−３、…、９００−ｍなど（ここでｋ，ｍは任意の数である）から構成される。

スキャンドライバＩＣ８００−１〜８００−ｋは、それぞれ複数本の走査・維持電極９１１を駆動し、データ（アドレス）ドライバＩＣ９００−１〜９００−ｍは、それぞれ、Ｒ、Ｇ、Ｂの各色に対応する複数本のデータ電極９１２を駆動する。この走査・維持電極９１１と、データ電極９１２とは互いに垂直になるように格子状に配置され、その交点に放電セル（図示せず）が配置される。

スキャンドライバＩＣ８００−１〜８００−ｋの数は、例えば、それぞれ６４本の走査・維持電極９１１を駆動可能とすると、ＸＧＡ（eXtended video Graphics Array）の場合、ＰＤＰ７００の画素数は１０２４×７６８であるので、ｋ＝１２個配置されることになる。

画像の表示の際には、これらのスキャンドライバＩＣ８００−１〜８００−ｋ、データ（アドレス）ドライバＩＣ９００−１〜９００−ｍによって、データ電極９１２からのデータを、放電セルに走査・維持電極９１１ごとにスキャンして書き込み（アドレス放電期間）、走査・維持電極９１１に放電維持パルスを数回出力して放電を維持（放電維持期間）し、画像の表示を行う。

以下、従来のスキャンドライバＩＣ（なお、以下では表示装置駆動回路と呼ぶことにする）の構成について説明する。
図２６は、従来の表示装置駆動回路の構成図である。

従来の表示装置駆動回路８００は、図２５で示した走査・維持電極９１１を制御するシリアル信号を端子ＤＡＴＡより入力し、端子ＣＬＫに入力されるクロック信号に同期させてパラレル信号に変換するシフトレジスタ８１０−１、８１０−２、８１０−３、…、８１０−ｎと、シフトレジスタ８１０−１、８１０−２、８１０−３、…、８１０−ｎからビットごとに転送された信号を、出力段回路８３０−１、８３０−２、８３０−３、…、８３０−ｎに送出するデータセレクタ８２０−１、８２０−２、８２０−３、…、８２０−ｎを有する。ｎは任意の数であり、例えば、６４ビットの表示装置駆動回路８００の場合は、ｎ＝６４となり、６４本の走査・維持電極９１１を駆動する。なお、データセレクタ８２０−１、８２０−２、８２０−３、…、８２０−ｎに接続される端子ＳＨは、全ての走査・維持電極９１１を、Ｈ（Ｈｉｇｈ）レベルにする際の全出力Ｈレベル固定信号が入力され、端子ＳＬは、全ての走査・維持電極９１１を、Ｌ（Ｌｏｗ）レベルにする際の全出力Ｌレベル固定信号が入力される。

図２７は、従来のＰＤＰの表示装置駆動回路における出力段回路の回路図である。
出力段回路８３０は、レベルシフタ回路８３１と、インバータ８３２、８３３と、バッファ回路８３４と、単位面積で多くの電流を流せる素子である２つのＩＧＢＴ（Insulated Gate Bipolar Transistor）８３５、８３６を有している。

レベルシフタ回路８３１は、高耐圧のｐチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下ＰＭＯＳと称する）８３１ａ、８３１ｂと、ｎチャンネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称する）８３１ｃ、８３１ｄから構成される回路である。ＰＭＯＳ８３１ａは、ソース端子を０〜１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨに、ドレイン端子をＮＭＯＳ８３１ｃのドレイン端子、ＰＭＯＳ８３１ｂのゲート端子及びＩＧＢＴ８３６のゲート端子に接続している。ＰＭＯＳ８３１ａのゲート端子は、ＰＭＯＳ８３１ｂのドレイン端子及びＮＭＯＳ８３１ｄのドレイン端子と接続されている。また、ＰＭＯＳ８３１ｂも同様に、ソース端子を高電圧電源端子ＶＤＨに接続しており、ドレイン端子はＮＭＯＳ８３１ｄのドレイン端子及びＰＭＯＳ８３１ａのゲート端子に接続している。ＰＭＯＳ８３１ｂのゲート端子は、ＰＭＯＳ８３１ａのドレイン端子と接続されている。また、ＮＭＯＳ８３１ｃ、８３１ｄのソース端子はともに接地される。また、ＮＭＯＳ８３１ｃのゲート端子にはインバータ８３２を介して、ＮＭＯＳ８３１ｄのゲート端子にはインバータ８３２、８３３を介して、入力端子ＩＮからの信号（前述のデータセレクタ８２０−１〜８２０−ｎからの送出された信号）が入力される。

バッファ回路８３４は、インバータ８３２、８３３を介して入力端子ＩＮからの信号を入力し、信号のレベルを反転させてＩＧＢＴ８３５のゲート端子に入力する。
ＩＧＢＴ８３６のコレクタ端子は、高電圧電源端子ＶＤＨと接続されており、エミッタは出力端子Ｄｏ及びＩＧＢＴ８３５のコレクタと接続されている。また、ＩＧＢＴ８３５のエミッタは接地されている。

出力端子Ｄｏは、図２５で示したような走査・維持電極９１１と接続され、更には放電セル（容量とみなせる）と接続されている。
このような出力段回路８３０の動作をタイミング図を用いて説明する。

なお、以下では、１００Ｖの電圧をＶＤＨ、５Ｖの電圧をＶＤＬと表記する場合もある。
図２８は、従来の出力段回路の動作を説明するタイミング図である。

この図では、入力端子ＩＮに入力される入力信号、ＮＭＯＳ８３１ｃ、８３１ｄのゲート信号、ＩＧＢＴ８３５、８３６のゲート信号及び、出力端子Ｄｏの出力信号の電圧波形を示している。

いま、５Ｖ（ＶＤＬ）の入力信号が入力端子ＩＮに入力され（図中のｔ１０）、入力端子ＩＮがＨレベルになると、ＮＭＯＳ８３１ｃのゲート信号はＬレベルとなり、オフする。またＮＭＯＳ８３１ｄのゲート信号はＨレベルとなり、オンする。これによって、ＰＭＯＳ８３１ａがオンし、ＩＧＢＴ８３６のゲート信号は１００Ｖとなる。これによりＩＧＢＴ８３６はオンして、出力端子Ｄｏに１００Ｖの出力信号を出力する。このとき、ＩＧＢＴ８３５のゲート信号はＬレベル（図ではＧＮＤ（０Ｖ）としている（以下同様））であるので、ＩＧＢＴ８３５はオフとなる。

次に、入力信号がＬレベルになると（図中のｔ１１）、レベルシフタ回路８３１のＮＭＯＳ８３１ｃのゲート信号はＨレベルとなりオンし、ＮＭＯＳ８３１ｄのゲート信号はＬレベルとなりオフする。これによって、ＰＭＯＳ８３１ａはオフし、ＰＭＯＳ８３１ｂがオンする。これによりＩＧＢＴ８３６のゲート信号は、ＬレベルとなりＩＧＢＴ８３６はオフする。また、ＩＧＢＴ８３５のゲート端子に入力されるゲート信号はＨレベルとなるので、ＩＧＢＴ８３５はオンし、出力端子Ｄｏから出力される出力信号は０Ｖに立ち下がる。

このような出力段回路として、従来では更に、以下のような改良がなされているものもある。例えば、特許文献１には、出力信号の立ち上がり時間が速くなりすぎてノイズが発生してしまうことを防止するために、出力段の高電圧電源端子と出力端子間に接続されたＦＥＴのゲートソース間電圧を、スイッチング時の一定時間、一定電位にクランプして、出力（供給電流）の立ち上がりを緩和する技術が開示されている。また、特許文献２には、チップサイズの縮小化のために、出力端子と、基準電源端子間に接続したトランジスタを小さくしても十分な電流駆動能力を得られる技術が開示されている。

図２９は、従来のＰＤＰの表示装置駆動回路における出力段回路の回路図である。
出力段回路８４０は、図２７で示した出力段回路８３０と同様に、レベルシフタ回路８３１と、ＩＧＢＴ８３５、８３６を有している。

また、高電圧電源端子ＶＤＨと接続されたＩＧＢＴ８３６のゲートエミッタ間にはツェナーダイオード８４４及び抵抗８４５が接続されている。ツェナーダイオード８４４は、ＩＧＢＴ８３６のゲートエミッタ間の耐圧を超える電圧が印加されることを防止するものであり、抵抗８４５は、ゲート電位をＶＤＬ（５Ｖ）に引き上げるものである。ツェナーダイオード８４４を接続することでＩＧＢＴ８３６のゲートエミッタ間に高電圧は印加されないため、ＩＧＢＴ８３６のゲート酸化膜を図２７のＩＧＢＴ８３６に比べて薄く形成でき、ＩＧＢＴ８３５と同じ厚さとすることができる。ＩＧＢＴ８３６のゲート酸化膜を厚く形成した場合、ＰＭＯＳ８３１ａとＰＭＯＳ８３１ｂは高耐圧素子であるためゲート酸化膜の厚さを厚く形成する必要がある。工程削減のため、ＩＧＢＴ８３６のゲート酸化膜とＰＭＯＳ８３１ａとＰＭＯＳ８３１ｂのゲート酸化膜と同じ厚さで形成する場合、ＰＭＯＳ８３１ａ及びＰＭＯＳ８３１ｂを大きくする必要がある。しかしながら、図２９のようにツェナーダイオード８４４を形成すると工程を増やすことなくかつ面積を大きくすることなく形成することができる。このような出力段回路８４０の例は、例えば、特許文献３に開示されている。

以下、出力段回路８４０の動作は、図２７で示した出力段回路８３０と同じである。
なお、従来の表示装置駆動回路における配線パターンや基板への実装などの詳細は、例えば、特許文献４などに開示されている。
特開平１１−９８０００号公報（段落番号〔００１９〕〜〔００２３〕，図１，図２） 特開２００１−１３４２３０号公報（図１） 特開２０００−１６４７３０号公報（図１） 特開２００２−３４１７８５号公報

従来の表示装置駆動回路では、出力端子Ｄｏ１〜Ｄｏｎが金属クズなどにより短絡していた場合、電源投入時や動作時に過電流が流れ、素子（ＩＧＢＴ）を破壊してしまうという問題があった。

また、長い時間短絡しても素子破壊を起こさないようにするため素子の電流密度を下げると、必要な電流を確保するために、素子を大きくする必要があるという問題があった。
このような問題は、液晶ディスプレイやＥＬ（Electro Luminescence）ディスプレイなどＰＤＰ以外のフラットパネルディスプレイを駆動する場合でも同様に生じる問題である。

本発明はこのような点に鑑みてなされたものであり、デバイスサイズを大きくすることなく、出力端子が短絡したときの素子の破壊を防止可能な表示装置駆動回路を提供することを目的とする。

本発明では上記問題を解決するために、フラットパネルディスプレイを駆動する表示装置駆動回路において、出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、を有し、クロック信号に同期して入力される入力信号に応じて前記第１または前記第２のトランジスタの一方をオンして前記出力端子から出力信号を出力する出力段回路と、前記クロック信号の入力を検出し、所定時間経過しても次のクロック信号が入力されないときに前記第１及び前記第２のトランジスタを両者オフさせるための制御信号を前記出力段回路へ送出するタイマ回路と、を有し、前記出力段回路は、前記制御信号に応じて前記第１及び前記第２のトランジスタの両者をオフすることを特徴とする表示装置駆動回路が提供される。

上記の構成によれば、タイマ回路は、所定時間経過しても次のクロック信号が入力されないときに第１及び第２のトランジスタを両者オフさせるための制御信号を出力段回路へ送出し、出力段回路は、第１及び第２のトランジスタを両者オフする。これにより出力端子は、ハイインピーダンス状態となる。

また、フラットパネルディスプレイを駆動する表示装置駆動回路において、出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、を有し、クロック信号に同期して入力される入力信号に応じて前記第１または前記第２のトランジスタをオンまたはオフして前記出力端子から出力信号を出力する出力段回路と、前記クロック信号の入力検出後の所定時間経過しても次の前記クロック信号が入力されないときに、前記第１のトランジスタのゲート電位をハイインピーダンス状態にする制御信号を前記出力段回路へ送出する制御信号出力回路と、を有することを特徴とする表示装置駆動回路が提供される。

上記の構成によれば、出力段回路は、クロック信号に同期して入力される入力信号に応じて第１または第２のトランジスタをオンまたはオフして出力端子から出力信号を出力し、制御信号出力回路は、クロック信号の入力検出後の所定時間経過後に、第１のトランジスタのゲート電位をハイインピーダンス状態にする制御信号を出力段回路へ送出する。これにより、クロック信号の入力検出後の所定時間経過しても次のクロック信号が入力されないときに、第１のトランジスタのゲート電位がハイインピーダンス状態になる。

また、フラットパネルディスプレイを駆動する表示装置駆動回路において、出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、一方の入出力端子を前記基準電源端子に接続した第３及び第４のトランジスタと、前記第３及び前記第４のトランジスタの他方の入出力端子と前記高電圧電源端子との間に接続された第５及び第６のトランジスタと、を有し、前記第３のトランジスタと前記第５のトランジスタ間のノードを前記第６のトランジスタのゲート端子及び前記第１のトランジスタのゲート端子に電気的に接続し、前記第４のトランジスタと前記第６のトランジスタ間のノードを前記第５のトランジスタのゲート端子に電気的に接続したレベルシフタ回路と、クロック信号に同期して入力される入力信号に応じて前記第３及び前記第４のトランジスタをオンまたはオフさせる信号を生成し、前記第１のトランジスタのゲート電位をハイインピーダンス状態にする制御信号が入力されると、前記入力信号に係わらず前記第３及び前記第４のトランジスタを共にオフさせる信号を生成する論理回路と、を有し、前記レベルシフタ回路は、前記論理回路から前記第３及び前記第４のトランジスタを共にオフさせる前記信号を入力すると、前記入力信号に係わらず前記第３及び前記第４のトランジスタを同時にオフし、前記第１のトランジスタの前記ゲート電位をハイインピーダンス状態にすることを特徴とする表示装置駆動回路が提供される。

上記の構成によれば、レベルシフタ回路は、第１のトランジスタのゲート電位をハイインピーダンス状態にする制御信号が論理回路に入力されると、入力信号に係わらず第３及び第４のトランジスタを同時にオフし、第１のトランジスタのゲート電位をハイインピーダンス状態にする。

本発明によれば、クロック信号が遅れた場合に、出力端子と高電圧を供給する高電圧電源端子との間に接続された第１のトランジスタと、出力端子と基準電源端子との間に接続された第２のトランジスタの両者ともオフさせ、出力端子をハイインピーダンス状態にするので、過電流が流れることを防止し、素子破壊を防ぐことができる。

また、制御信号により、出力端子と高電圧を供給する高電圧電源端子との間に接続された第１のトランジスタのゲート電位をハイインピーダンス状態にすることができるので、出力端子の短絡時に、過電流が流れることを防止し、素子破壊を防ぐことができる。

また、電流密度を下げずに素子破壊を防止することができるので、表示装置駆動回路の面積を大きくすることなく設計することができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
まず、第１の実施の形態の表示装置駆動回路を説明する。
図１は、第１の実施の形態の表示装置駆動回路の概略の回路図である。

本発明の実施の形態の表示装置駆動回路は、ＩＧＢＴ１１、１２と、レベルシフタ回路１３と、バッファ回路１４ａ、ＮＡＮＤ回路１４ｂ、１４ｃ及びインバータ１４ｄ、１４ｅを有した論理回路部１４−１と、から構成される出力段回路１０と、タイマ回路２０を有している。

出力段回路１０において、ＩＧＢＴ１１は、出力端子Ｄｏと高電圧を供給する高電圧電源端子ＶＤＨとの間に電気的に接続され、ＩＧＢＴ１２は、出力端子Ｄｏと基準電源端子ＧＮＤとの間に接続されている。

ＩＧＢＴ１１のゲート端子には、レベルシフタ回路１３の出力信号が入力され、ＩＧＢＴ１２のゲート端子には、バッファ回路１４ａの出力信号が入力される。
レベルシフタ回路１３は、高耐圧のＰＭＯＳ１３ａ、１３ｂと、ＮＭＯＳ１３ｃ、１３ｄから構成される回路である。ＰＭＯＳ１３ａは、ソース端子を０〜１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨに、ドレイン端子をＮＭＯＳ１３ｃのドレイン端子、ＰＭＯＳ１３ｂのゲート端子及びＩＧＢＴ１１のゲート端子に接続している。ＰＭＯＳ１３ａのゲート端子は、ＰＭＯＳ１３ｂのドレイン端子及びＮＭＯＳ１３ｄのドレイン端子と接続されている。また、ＰＭＯＳ１３ｂも同様に、ソース端子を高電圧電源端子ＶＤＨに接続しており、ドレイン端子はＮＭＯＳ１３ｄのドレイン端子及びＰＭＯＳ１３ａのゲート端子に接続している。ＰＭＯＳ１３ｂのゲート端子は、ＰＭＯＳ１３ａのドレイン端子と接続されている。また、ＮＭＯＳ１３ｃ、１３ｄのソース端子はともに基準電源端子ＧＮＤに接続される。ＮＭＯＳ１３ｃのゲート端子にはＮＡＮＤ回路１４ｂの出力信号が入力され、ＮＭＯＳ１３ｄのゲート端子にはＮＡＮＤ回路１４ｂの出力信号がインバータ１４ｄを介して入力される。

バッファ回路１４ａは、ＮＡＮＤ回路１４ｃの出力信号を入力し、信号のレベルを反転させてＩＧＢＴ１２のゲート端子に入力する。
ＮＡＮＤ回路１４ｂは、入力端子ＩＮに入力される入力信号と制御信号入力端子ＨｉＺ＿ＩＮに入力される制御信号とのＮＡＮＤ論理をとり、出力する。ＮＡＮＤ回路１４ｃは、入力端子ＩＮに入力される入力信号をインバータ１４ｅにより反転させた信号と、制御信号とのＮＡＮＤ論理をとり、出力する。

タイマ回路２０は、クロック信号入力端子ＣＬＫ＿ＩＮによりクロック信号を検出し、所定時間経過しても次のクロック信号が入力されないときに、出力段回路１０のＩＧＢＴ１１、１２の両者をオフさせるための制御信号を制御信号出力端子ＨｉＺ＿ＯＵＴから送出する。タイマ回路２０の具体的な構成については後述する。

出力端子Ｄｏは、図２５で示したような走査・維持電極９１１と接続され、更には放電セルと接続されている。
以下、図１で示す第１の実施の形態の表示装置駆動回路の動作を説明する。

なお、初期状態では制御信号はＨレベルになっているとする。
クロック信号に同期して、出力段回路１０の入力端子ＩＮにＨレベルの入力信号が入力されると、ＮＡＮＤ回路１４ｂの出力はＬレベルとなり、レベルシフタ回路１３のＮＭＯＳ１３ｃはオフし、ＮＭＯＳ１３ｄのゲート端子にはＨレベルの信号が入力されオンする。これによって、ＰＭＯＳ１３ａがオンし、ＩＧＢＴ１１のゲート端子に入力されるゲート信号は１００Ｖとなる。これによりＩＧＢＴ１１はオンして、出力端子Ｄｏに１００Ｖの出力信号を出力する。このとき、ＩＧＢＴ１２のゲート端子に入力されるゲート信号は、ＮＡＮＤ回路１４ｃの出力がＨレベルとなることからバッファ回路１４ａで反転されＬレベルとなり、ＩＧＢＴ１２はオフする。

次に、図２５で示したようにデータ電極９１２による書き込み時（アドレス放電時）には、走査・維持電極９１１をＬレベルにする必要があるので、クロック信号に同期して、Ｌレベルの入力信号が入力端子ＩＮに入力される。このとき、ＮＡＮＤ回路１４ｂの出力はＨレベルとなるので、レベルシフタ回路１３のＮＭＯＳ１３ｃはオンし、ＮＭＯＳ１３ｄのゲート端子はＬレベルの信号が入力されオフする。これによって、ＰＭＯＳ１３ａはオフし、ＰＭＯＳ１３ｂがオンする。これによって、ＩＧＢＴ１１のゲート端子に入力されるゲート信号はＬレベルとなり、ＩＧＢＴ１１はオフする。また、ＩＧＢＴ１２のゲート端子に入力されるゲート信号はＨレベルとなるので、ＩＧＢＴ１２はオンし、出力端子Ｄｏから出力される出力信号は０Ｖとなる。

このように、制御信号入力端子ＨｉＺ＿ＩＮがＨレベルのときは、クロック信号に同期して入力される入力信号に応じてＩＧＢＴ１１、１２の一方がオンして他方がオフして、出力端子Ｄｏからは１００Ｖまたは０Ｖの出力信号が出力される。

次に、あるクロック信号の入力後に所定時間経過しても、次のクロック信号が入力してこなかった場合（例えば、電源投入時など）について説明する。
タイマ回路２０は、クロック信号が入力されてから所定時間経過しても次のクロック信号が入ってこない場合には、出力段回路１０へＬレベルの制御信号を送出する。このとき入力端子ＩＮからの入力信号に係わらず、出力段回路１０のＮＡＮＤ回路１４ｂ、１４ｃの出力はＨレベルとなるので、ＩＧＢＴ１１、１２の両者ともオフし、出力端子Ｄｏはハイインピーダンス状態となる。

このような動作を行う出力段回路１０は、ＰＤＰの走査・維持電極ごとに設けられている。従来の表示装置駆動回路では出力端子Ｄｏ同士で短絡した場合、クロック信号が遅れ、短絡によりＩＧＢＴ１１、１２が素子破壊してしまう時間（短絡耐量）を超えると過電流により素子破壊を起こすが、本発明の実施の形態の表示装置駆動回路のように、クロック信号が遅れた場合に、ＩＧＢＴ１１、１２の両者ともオフし出力端子Ｄｏをハイインピーダンス状態にすることで、過電流が流れることを防止し、ＩＧＢＴ１１、１２の素子破壊を防ぐことができる。

なお、ＩＧＢＴ１１、１２は短絡耐量がアドレス放電期間より長い時間となるように設計される。タイマ回路２０で設定する“所定時間”とは、ＩＧＢＴ１１、１２の短絡耐量より短い時間であり、且つアドレス放電時に十分に放電電流を流せるようにアドレス放電期間よりは長い時間である（詳細は後述する）。

以下、第１の実施の形態の詳細を説明する。
図２は、第１の実施の形態の表示装置駆動回路の詳細な回路図である。
第１の実施の形態の表示装置駆動回路１００ａは、出力段回路１０−１、１０−２、１０−３、…、１０−ｎを複数ビット分（例えば、６４ビット分）有しており、それに対応して、図２５で示した走査・維持電極９１１を制御するシリアル信号を端子ＤＡＴＡより入力し、端子ＣＬＫに入力されるクロック信号に同期させてパラレル信号に変換するシフトレジスタ３０−１、３０−２、３０−３、…、３０−ｎと、シフトレジスタ３０−１、３０−２、３０−３、…、３０−ｎからビットごとに転送された信号を、出力段回路１０−１、１０−２、１０−３、…、１０−ｎに送出するデータセレクタ４０−１、４０−２、４０−３、…、４０−ｎを有する。なお、データセレクタ４０−１、４０−２、４０−３、…、４０−ｎに接続される端子ＳＨには、全ての走査・維持電極９１１を、Ｈレベルにする際の全出力Ｈレベル固定信号が入力され、端子ＳＬには、全ての走査・維持電極９１１を、Ｌレベルにする際の全出力Ｌレベル固定信号が入力される。タイマ回路２０は、全ビットの出力段回路１０−１、１０−２、１０−３、…、１０−ｎに共通に１つのみ有している。

出力段回路１０−１、１０−２、１０−３、…、１０−ｎは、図１で示した出力段回路１０と同一の構成である。
図３は、タイマ回路の回路図である。

タイマ回路２０は、遅延回路２１、２２とＮＡＮＤ回路２３とから構成されている。
遅延回路２１は、直列に奇数個接続したインバータ２１ａ、２１ｂ、２１ｃからなる。ここでは、３つのインバータ２１ａ、２１ｂ、２１ｃを直列に接続した場合について図示しているが、遅延時間を調整するために、素子の段数は適宜変更してよい。遅延回路２１での遅延時間は、例えば１００ｎｓ程度にする。

遅延回路２２は、図２では図示を省略した０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬと一方の入力端子を接続したＮＡＮＤ回路２２ａと、ＮＡＮＤ回路２２ａの出力をインバータ２２ｂを介して一方の入力端子に接続したＮＡＮＤ回路２２ｃと、ＮＡＮＤ回路２２ｃの出力をインバータ２２ｄを介して一方の入力端子に接続したＮＡＮＤ回路２２ｅと、ＮＡＮＤ回路２２ｅの出力をインバータ２２ｆを介して一方の入力端子に接続したＮＡＮＤ回路２２ｇと、を有している。更に、フリップフロップを構成しているＮＡＮＤ回路２２ｈ、２２ｉを有しており、ＮＡＮＤ回路２２ｇの出力がフリップフロップの一方の入力端子であるＮＡＮＤ回路２２ｉの一方の入力端子に入力される。また、遅延回路２２のＮＡＮＤ回路２２ａ、２２ｃ、２２ｅ、２２ｇの他方の入力端子及びフリップフロップの他方の入力端子（ＮＡＮＤ回路２２ｈの一方の入力端子）には、ＮＡＮＤ回路２３の出力であるリセット信号が入力される。タイマ回路２０からの出力である制御信号は、遅延回路２２のＮＡＮＤ回路２２ｈから取り出され、制御信号出力端子ＨｉＺ＿ＯＵＴから前述した各出力段回路１０−１、１０−２、１０−３、…、１０−ｎに送出される。この遅延回路２２においても、遅延時間を調整するために、直列に接続する素子の段数は適宜変更してよい。遅延回路２２での遅延時間は、例えば、１．５μｓ〜５μｓ程度となるようにする。その理由については後述する。

ＮＡＮＤ回路２３は、クロック信号入力端子ＣＬＫ＿ＩＮから入力されるクロック信号と、それを遅延回路２１で遅延させた信号とのＮＡＮＤ論理をとり、リセット信号として遅延回路２２に送出する。

上記のようなタイマ回路２０の動作を説明する。
図４は、タイマ回路の動作を説明するタイミング図である。
この図では、クロック信号入力端子ＣＬＫ＿ＩＮに入力されるクロック信号、ＮＡＮＤ回路２３の出力であるリセット信号、制御信号出力端子ＨｉＺ＿ＯＵＴから取り出されるタイマ回路２０の出力である制御信号の電圧波形を示している。

クロック信号が入力されると、リセット信号はその立ち上がりで、遅延回路２１の遅延時間分Ｌレベル（図ではＧＮＤ（０Ｖ））となる。これを受けてタイマ回路２０の出力である制御信号はＨレベル（図ではＶＤＬ（５Ｖ））を維持する。しかし、図４のように遅延回路２２で設定されている遅延時間ｔｄを超えてもクロック信号が入力されない、すなわちＬレベルのリセット信号が遅延回路２２に入らない場合には、制御信号はＬレベルとなる。

次に、図２で示したデータセレクタ４０−１〜４０−ｎの１つをデータセレクタ４０として、その構成について説明する。
図５は、データセレクタの回路図である。

データセレクタ４０は、インバータ４１、４２、４３と、ＮＡＮＤ回路４４、４５とから構成されている。
ＮＡＮＤ回路４４の一方の入力端子には、シフトレジスタ３０−１〜３０−ｎから端子ＤＡに入力されたデータがインバータ４１を介して入力され、他方の入力端子には、端子ＳＬに入力される全出力Ｌレベル固定信号がインバータ４２を介して入力される。ＮＡＮＤ回路４５の一方の入力端子には、ＮＡＮＤ回路４４からの出力が入力され、他方の入力端子には、端子ＳＨに入力される全出力Ｈレベル固定信号がインバータ４３を介して入力される。ＮＡＮＤ回路４５の出力がこのデータセレクタ４０の出力となり、前述した出力段回路１０−１、１０−２、１０−３、…、１０−ｎの入力端子ＩＮに入力される。

このようなデータセレクタ４０では、通常時、端子ＳＬ、ＳＨのレベルはＬレベルである。これにより、端子ＤＡに入力されたレベルを反転した信号が、出力端子Ｄｏｕｔに転送される。全出力Ｈレベル固定信号がＨレベルになると、端子ＤＡに入力された信号に係わらず、データセレクタ４０は、Ｈレベルの信号を出力段回路１０−１、１０−２、１０−３、…、１０−ｎに出力する。また、全出力Ｌレベル固定信号がＨレベルになると、端子ＤＡに入力された信号に係わらず、データセレクタ４０は、Ｌレベルの信号を出力段回路１０−１、１０−２、１０−３、…、１０−ｎに出力する。これらは、放電維持期間などにおいて用いられる信号である。

図６は、正常動作時の表示装置駆動回路の動作を説明するタイミング図である。
この図では、アドレス放電時におけるクロック信号入力端子ＣＬＫ＿ＩＮに入力されるクロック信号、出力段回路１０−１〜１０−ｎの出力端子Ｄｏ１〜Ｄｏｎの出力波形（Ｄｏ１〜Ｄｏｎ出力波形）を示している。

アドレス放電時には、端子ＤＡＴＡにより入力された信号が、クロック信号の立ち上がりに同期して、シフトレジスタ３０−１〜３０−ｎによりシフトされ、順に出力段回路１０−１〜１０−ｎに入力されることにより、その出力波形は図のように、順に立ち下がり、入力信号がＨレベルに立ち上がるまでの期間（アドレス放電期間）が出力パルス幅となる。なお、図６においては、入力信号は図示を省略しているが、クロック信号の立ち上がりに同期して、ＨレベルまたはＬレベルになる。

ここで、例として、出力端子Ｄｏ２と出力端子Ｄｏ３を短絡するような付着物が存在する場合について説明する。
図７は、出力端子Ｄｏ２と出力端子Ｄｏ３が短絡したときのＤｏ２、Ｄｏ３出力波形を示す図である。

出力端子Ｄｏ２と出力端子Ｄｏ３の短絡時、クロック信号に同期して出力端子Ｄｏ２の出力が立ち下がると、同時に出力端子Ｄｏ３の出力も同電位になる（図中のｔ１）。この際、出力段回路１０−２の基準電源端子ＧＮＤに接続したＩＧＢＴと、出力段回路１０−３の高電圧電源端子ＶＤＨに接続したＩＧＢＴ（図１参照）とが短絡するので、高電圧電源端子ＶＤＨに接続したＩＧＢＴによる電圧降下分、立ち下がりの電位はＧＮＤレベル（０Ｖ）よりわずかに上昇する。ここで、次のクロック信号が入力されると（図中のｔ２）、出力段回路１０−２の高電圧電源端子ＶＤＨに接続したＩＧＢＴと、出力段回路１０−３の基準電源端子ＧＮＤに接続したＩＧＢＴとが短絡するので、高電圧電源端子ＶＤＨに接続したＩＧＢＴによる電圧降下分、同様に立ち下がりの電位はＧＮＤレベル（０Ｖ）よりわずかに上昇した電位となる。

図７の場合、クロック信号が正常に動作していて、Ｄｏ２、Ｄｏ３出力波形の１クロック分の出力パルス幅が、出力段回路１０−１〜１０−ｎで用いられるＩＧＢＴの短絡耐量（１０μｓ程度）を超えないような場合、動作するＩＧＢＴが切り替わるのでＩＧＢＴは素子破壊することなく動作する。

次に、電源立ち上がり時などでクロック信号が正常に表示装置駆動回路１００ａに入力されなかったときに、出力端子Ｄｏ２、Ｄｏ３が短絡していた場合の出力波形を示す。
ここでは、比較のため、まず従来の表示装置駆動回路の出力波形について示す。

図８は、出力端子Ｄｏ２と出力端子Ｄｏ３の短絡時、クロック信号が遅れた場合の従来の表示装置駆動回路のＤｏ２、Ｄｏ３出力波形を示す図である。
この図のように、出力端子Ｄｏ２と出力端子Ｄｏ３が短絡していた場合で、クロック信号が遅れて、出力段回路１０−１〜１０−ｎで用いられるＩＧＢＴの短絡耐量（１０μｓ程度）を超えると素子破壊が発生する。

図９は、出力端子Ｄｏ２と出力端子Ｄｏ３の短絡時、クロック信号が遅れた場合の第１の実施の形態の表示装置駆動回路のＤｏ２、Ｄｏ３、Ｄｏ４出力波形を示す図である。
第１の実施の形態の表示装置駆動回路１００ａにおいては、タイマ回路２０における遅延回路２２（図３参照）で設定した遅延時間ｔｄが経過すると、出力段回路１０−１〜１０−ｎの全てに、Ｌレベルの制御信号が入力される。これにより、出力段回路１０−１〜１０−ｎのＩＧＢＴ１１、１２をオフし、出力端子Ｄｏ１〜ＤｏｎのＤｏ１〜Ｄｏｎ出力波形（図中ではＤｏ２〜Ｄｏ４出力波形のみ示している）はハイインピーダンス状態（ＨｉＺ）となり、例えば、中間レベル（５０Ｖ程度）となる。これによって、短絡した出力端子Ｄｏ２と出力端子Ｄｏ３は、クロック信号が遅れて、ＩＧＢＴ１１、１２の短絡耐量（１０μｓ程度）を超えた場合であっても、遅延時間ｔｄでハイインピーダンス状態となるので、過電流が流れることを防止し、ＩＧＢＴ１１、１２の素子破壊を防止することができる。

また、制御信号出力後にクロック信号が入力された場合には、制御信号はＨレベルに戻るので、出力段回路１０−１〜１０−ｎのＩＧＢＴ１１、１２は、入力信号に応じて、一方がオンして他方がオフする通常の動作に戻る。

遅延時間ｔｄは、アドレス放電期間で十分に放電電流を流せるようにアドレス放電期間より長くし、ＩＧＢＴ１１、１２の短絡耐量より短くする必要がある。例えば、アドレス放電期間が１．３μｓ、ＩＧＢＴ１１、１２の短絡耐量が１０μｓの場合、１．５〜５．０μｓ程度とすることが望ましい。

なお、上記のように、遅延時間ｔｄを調整するために、前述したタイマ回路２０の遅延回路２２の直列に接続する素子数を調整すればよいが、以下のように抵抗や容量を使用してもよい。

図１０は、タイマ回路の回路図である。
図１０では、図３で示したタイマ回路２０と同一の構成要素については同一符号としている。遅延時間ｔｄを決める図１０で示すタイマ回路５０の遅延回路５２に、抵抗Ｒ、容量Ｃを用いている。ここでは、図３の遅延回路２２のＮＡＮＤ回路２２ｃとインバータ２２ｄの代わりに、前段のインバータ２２ｂの出力端子とＮＡＮＤ回路２２ｅの一方の入力端子の間に、抵抗Ｒと一方を接地した容量Ｃを接続した場合について示している。このように接続した抵抗Ｒ、容量Ｃによる遅延回路を複数直列に接続するようにしてもよい。

図１１は、ＰＤＰの走査・維持電極における出力波形を示した図である。
この図のように、クロック信号に同期したアドレス放電期間の後に、全出力Ｈレベル固定信号または全出力Ｌレベル固定信号により、放電を維持するための放電維持期間を有する。

放電維持期間の際は、前述の図５のデータセレクタ４０で示したように、端子ＳＬにより、全出力Ｌレベル固定信号を入力（Ｈレベル）し、Ｄｏ１〜Ｄｏｎ出力波形（ここでは、Ｄｏ２〜Ｄｏ４のみ図示している）を立ち下げる。上記では、アドレス放電時における出力端子Ｄｏ１〜Ｄｏｎの短絡について説明したが、電源との短絡を考慮すると、設定する遅延時間ｔｄをこの放電維持期間より長く、且つＩＧＢＴの短絡耐量より短い時間に設定する必要がある。なぜなら、このような放電維持期間においても、電源との短絡が発生している場合、全出力Ｈレベル固定信号または全出力Ｌレベル固定信号とが所定時間動作しないと素子破壊を発生する恐れがあるからである。以下、全出力Ｈレベル固定信号または全出力Ｌレベル固定信号を検出するタイマ回路を示す。

図１２は、全出力Ｈレベル固定信号または全出力Ｌレベル固定信号を検出するタイマ回路の回路図である。
タイマ回路６０は、クロック信号と、端子ＳＨ、ＳＬから全出力Ｈレベル固定信号、全出力Ｌレベル固定信号を入力するＮＯＲ回路６４ａと、ＮＯＲ回路６４ａの出力レベルを反転するインバータ６４ｂからなるＯＲ回路６４を有している。その他の構成要素については、図１０と同一であり同一符号として説明を省略する。なお、遅延回路５２は、放電維持期間より長く、且つＩＧＢＴの短絡耐量より短い時間に遅延時間ｔｄを設定する。

このような構成によれば、遅延回路５２で設定される遅延時間ｔｄ以上、クロック信号や、全出力Ｈレベル固定信号、全出力Ｌレベル固定信号が遅延時間ｔｄを経過しても動作しない場合に、Ｌレベルの制御信号を出力段回路１０−１〜１０−ｎに出力することで、全出力端子Ｄｏ１〜Ｄｏｎの電位をハイインピーダンス状態にすることができ、電源ＶＤＨとの短絡による素子破壊を防止することができる。

図１３は、図１２のようなタイマ回路を用いた場合の表示装置駆動回路の構成を示す図である。
この図のように、図１２のタイマ回路６０を用いた表示装置駆動回路１００ｂは、データセレクタ４０−１〜４０−ｎに接続される端子ＳＨ、ＳＬとタイマ回路６０にも接続するようにすればよい。他の構成は、図２の表示装置駆動回路１００ａと同じである。

図２９で示した従来の表示装置駆動回路のように、ＩＧＢＴ１１のゲートエミッタ間に、ツェナーダイオード及び抵抗を接続してもよい。この場合ＩＧＢＴ１１のゲート酸化膜を薄くすることができる。この場合、制御信号入力端子ＨｉＺ＿ＩＮがＬレベルのときＩＧＢＴ１１、１２の両者ともオフするが、ＩＧＢＴ１１のゲート電位がＬレベルであるため、出力端子ＤｏはＬレベルになる。本実施の形態は、クロック信号が通常動作しない場合について制御信号を入力するため、通常動作に影響を与えることはなくＬレベルになっても問題はない。

以上説明したように、第１の実施の形態の表示装置駆動回路によれば出力端子Ｄｏ１〜Ｄｏｎが短絡した場合でも素子の電流密度を下げずに素子破壊を防止することができる。よって、ＰＤＰの表示装置駆動回路を、その面積を大きくすることなく設計することができる。

次に、第２の実施の形態の表示装置駆動回路を説明する。
図１４は、第２の実施の形態の表示装置駆動回路の概略の回路図である。
第２の実施の形態の表示装置駆動回路は、出力段回路１０ａとして、ＩＧＢＴ１１、１２と、レベルシフタ回路１３と、論理回路部１４−２とを有している。また、第１の実施の形態の表示装置駆動回路と異なり、タイマ回路２０、５０、６０とは異なる制御信号出力回路７０を有する。

レベルシフタ回路１３の回路構成は、第１の実施の形態の表示装置駆動回路と同様であるので、同一符号として説明を省略する。
論理回路部１４−２は、第１の実施の形態の論理回路部１４−１と異なり、バッファ回路１４ｆ、ＮＯＲ回路１４ｇと、インバータ１４ｈ、１４ｉ、１４ｊとから構成される。

バッファ回路１４ｆは、入力端子ＩＮに入力される入力信号をインバータ１４ｉ、１４ｊを介して入力し、信号のレベルを反転させてＩＧＢＴ１２のゲート端子に入力する。
ＮＯＲ回路１４ｇは、入力端子ＩＮに入力される入力信号をインバータ１４ｈを介して入力し、制御信号入力端子ＨｉＺ＿ＩＮに入力される制御信号とのＮＯＲ論理の結果を、レベルシフタ回路１３のＮＭＯＳ１３ｄのゲート端子に入力する。また、インバータ１４ｈの出力は、更にレベルシフタ回路１３のＮＭＯＳ１３ｃのゲート端子に入力される。

なお、図１４において、ＩＧＢＴ１１のゲートエミッタ間に、ツェナーダイオード１５及び抵抗１６を接続している。ツェナーダイオード１５は、ＩＧＢＴ１１のゲートエミッタ間の耐圧を超える電圧が印加されることを防止するものであり、抵抗１６は、ゲート電位をＶＤＬ（５Ｖ）に引き上げるものである。

この出力段回路１０ａでは、レベルシフタ回路１３のＮＭＯＳ１３ｃ、１３ｄのゲート端子に入力される信号により、ＩＧＢＴ１１のゲート電位が決定される。そして、ＮＭＯＳ１３ｃ、１３ｄのうち一方のＮＭＯＳ１３ｄが特に、制御信号により制御される。

制御信号出力回路７０は、クロック信号入力端子ＣＬＫ＿ＩＮによりクロック信号を入力し、そのクロック信号を遅延させて、クロック信号の入力検出後の所定時間経過後に、ＩＧＢＴ１１のゲート電位をハイインピーダンス状態にさせるための制御信号を生成し、制御信号出力端子ＨｉＺ＿ＯＵＴから送出する。この所定時間は、出力端子Ｄｏからの出力信号の立ち上がり時の所定時間であり、例えば、レベルシフタ回路１３の出力であるＩＧＢＴ１１のゲート端子のゲート電位がＨレベルになり、出力信号がＨレベルに固定されるまでの時間である。制御信号出力回路７０の具体的な構成については後述する。

出力端子Ｄｏは、図２５で示したような走査・維持電極９１１と接続され、されには放電セルと接続されている。
以下、図１４で示す第２の実施の形態の表示装置駆動回路の動作を説明する。

図１５は、第２の実施の形態の表示装置駆動回路の動作を示すタイミング図である。
クロックに同期して入力信号がＨレベルになると（図中のｔ３）、制御信号出力回路７０は、Ｌレベルの制御信号を出力する。このとき入力信号はインバータ１４ｈで反転され、レベルシフタ回路１３のＮＭＯＳ１３ｃのゲート信号はＬレベルとなり、ＮＭＯＳ１３ｃはオフする。また、ＮＯＲ回路１４ｇの出力はＨレベルとなり、これはＮＭＯＳ１３ｄのゲート信号となるのでＮＭＯＳ１３ｄはオンする。そしてＰＭＯＳ１３ａがオン、ＰＭＯＳ１３ｂがオフする。これにより、レベルシフタ回路１３の出力は、ＶＤＨ（１００Ｖ）に立ち上がっていく。これがＩＧＢＴ１１のゲート信号となるので、ＩＧＢＴ１１はオンする。一方、入力信号がＨレベルのとき、ＩＧＢＴ１２のゲート信号は、インバータ１４ｉ、１４ｊ、バッファ回路１４ｆを介して、Ｌレベルとなり、ＩＧＢＴ１２はオフする。以上の動作によって、出力信号のレベルはＶＤＨに立ち上がる。この出力信号の立ち上がり時において、第２の実施の形態の表示装置駆動回路における制御信号出力回路７０は、所定の遅延時間ｔｄａ経過後に、ＩＧＢＴ１１のゲート電位をハイインピーダンス状態にさせるための制御信号を生成し、制御信号出力端子ＨｉＺ＿ＯＵＴから送出する。具体的には、図１５のように、ＩＧＢＴ１１のゲート信号がＶＤＨに立ち上がるまでの時間、例えば、２００ｎｓ経過後に、制御信号をＨレベルにする。これにより、ＮＯＲ回路１４ｇの出力はＬレベルとなり、レベルシフタ回路１３のＮＭＯＳ１３ｄのゲート信号はＬレベルとなりオフする。このとき入力端子ＩＮからの入力信号がＨレベルであるのでＮＭＯＳ１３ｃもオフである。よって、ＩＧＢＴ１１のゲート信号は、ハイインピーダンス状態（ＨｉＺ）となる。ハイインピーダンス状態の期間では、レベルシフタ回路１３のそれぞれの素子の容量で、そのレベルを保持し、出力のＩＧＢＴ１１をオンし続けている。

次に、クロック信号に同期して、入力端子ＩＮからの入力信号がＬレベルになると（図中のｔ４）、制御信号もＬレベルとなり、入力信号はインバータ１４ｈにより反転される。これにより、レベルシフタ回路１３のＮＭＯＳ１３ｃのゲート信号は、Ｈレベルとなりオンする。一方、ＮＯＲ回路１４ｇの出力は、Ｌレベルとなるので、ＮＭＯＳ１３ｄのゲート信号はＬレベルのままであり、ＮＭＯＳ１３ｄはオフし続ける。そして、ＰＭＯＳ１３ａがオフ、ＰＭＯＳ１３ｂがオンする。これにより、レベルシフタ回路１３からは、Ｌレベルの信号が出力され、ＩＧＢＴ１１のゲート信号となるのでＩＧＢＴ１１はオフする。また、入力信号がＬレベルのとき、ＩＧＢＴ１２のゲート信号は、インバータ１４ｉ、１４ｊ、バッファ回路１４ｆを介して、Ｈレベルとなり、ＩＧＢＴ１２はオンし、出力信号は０Ｖへ立ち下がっていく。なお、このときも、制御信号は、遅延時間ｔｄａ経過後にＨレベルになるが、入力信号がＬレベルであるため、ＮＯＲ回路１４ｇの出力（ＮＭＯＳ１３ｄのゲート信号）は変わらずＬレベルのままである。

このような動作を行う出力段回路１０ａは、後述の図１６で示すようにＰＤＰの走査・維持電極ごとに設けられている。図１４のような表示装置駆動回路によれば、複数の出力段回路１０ａの間で、出力端子Ｄｏ間の短絡が発生しても、ＶＤＨ出力時にはＩＧＢＴ１１のゲート信号がハイインピーダンス状態となるため、ＩＧＢＴ１１のゲート電位が出力端子Ｄｏに引っ張られ、電位が引き下げられＩＧＢＴ１１がオフする。これによって、出力端子Ｄｏがハイインピーダンス状態となり、過電流が流れることを防止し、素子破壊を防止することができる。

次に、第２の実施の形態の詳細を説明する。
図１６は、第２の実施の形態の表示装置駆動回路の詳細な回路図である。
表示装置駆動回路１００ｃは、出力段回路１０ａ−１、１０ａ−２、１０ａ−３、…、１０ａ−ｎを複数ビット分（例えば、６４ビット分）有しており、それに対応して、図２５で示した走査・維持電極９１１を制御するシリアル信号を端子ＤＡＴＡより入力し、端子ＣＬＫに入力されるクロック信号に同期させてパラレル信号に変換するシフトレジスタ３０−１、３０−２、３０−３、…、３０−ｎと、シフトレジスタ３０−１、３０−２、３０−３、…、３０−ｎからビットごとに転送された信号を、出力段回路１０ａ−１、１０ａ−２、１０ａ−３、…、１０ａ−ｎに送出するデータセレクタ４０−１、４０−２、４０−３、…、４０−ｎを有する。なお、データセレクタ４０−１、４０−２、４０−３、…、４０−ｎに接続される端子ＳＨには、全ての走査・維持電極９１１を、Ｈレベルにする際の全出力Ｈレベル固定信号が入力され、端子ＳＬには、全ての走査・維持電極９１１を、Ｌレベルにする際の全出力Ｌレベル固定信号が入力される。制御信号出力回路７０は、全ビットの出力段回路１０ａ−１、１０ａ−２、１０ａ−３、…、１０ａ−ｎに共通に１つのみ有している。

出力段回路１０ａ−１、１０ａ−２、１０ａ−３、…、１０ａ−ｎは、図１４で示した出力段回路１０ａと同一の回路構成である。
図１７は、制御信号出力回路の回路図である。

制御信号出力回路７０は、遅延回路７１と、ＮＡＮＤ回路７２とから構成されている。
遅延回路７１は、直列に奇数個接続したインバータ７１ａ、７１ｂ、７１ｃからなる。ここでは、３つのインバータ７１ａ、７１ｂ、７１ｃを直列に接続した場合について図示しているが、図１５で示したような遅延時間ｔｄａを調整するために、素子の段数は適宜変更してよい。遅延回路７１での遅延時間ｔｄａは、出力信号がＨまたはＬレベルに固定する時間、例えば２００ｎｓ程度にする。

ＮＡＮＤ回路７２は、クロック信号入力端子ＣＬＫ＿ＩＮから入力されるクロック信号と、それを遅延回路７１で遅延させた信号とのＮＡＮＤ論理をとり、制御信号として制御信号出力端子ＨｉＺ＿ＯＵＴから送出する。

上記のような制御信号出力回路７０の動作を説明する。
図１８は、制御信号出力回路の動作を説明するタイミング図である。
この図では、クロック信号入力端子ＣＬＫ＿ＩＮに入力されるクロック信号、制御信号出力端子ＨｉＺ＿ＯＵＴから取り出される制御信号出力回路７０の出力である制御信号の電圧波形を示している。

クロック信号が入力されると、制御信号はその立ち上がりで、遅延回路７１の遅延時間ｔｄａ分Ｌレベル（図ではＧＮＤ（０Ｖ））となる。遅延時間ｔｄａが経過すると、制御信号はＨレベルに戻る。

他の構成については、第１の実施の形態の表示装置駆動回路１００ａと同様の構成である。
上記のような表示装置駆動回路１００ｃにおいて、出力端子Ｄｏ１、Ｄｏ２、…、Ｄｏｎが短絡せずに正常動作を行った場合の出力波形は、図６で示した通りである。

例えば、出力端子Ｄｏ２、Ｄｏ３が短絡した場合、第２の実施の形態の表示装置駆動回路１００ｃの動作は以下のようになる。
図１９は、出力端子の短絡時における第２の実施の形態の表示装置駆動回路のＤｏ２、Ｄｏ３出力波形を示す図である。

第２の実施の形態の表示装置駆動回路１００ｃにおいては、クロック信号入力後に、制御信号出力回路７０（図１７参照）で設定した遅延時間ｔｄａが経過すると、出力段回路１０ａ−１〜１０ａ−ｎの全てに、Ｈレベルの制御信号が入力される。これにより、出力段回路１０−１〜１０−ｎの、レベルシフタ回路１３におけるＮＭＯＳ１３ｄがオフし、ＩＧＢＴ１１のゲート信号をハイインピーダンス状態にする。短絡が発生していると、ゲート電位が出力端子Ｄｏに引っ張られるため、電位が引き下げられ、ＩＧＢＴ１１がオフする。

一般的に高電圧電源端子ＶＤＨに接続されたＩＧＢＴ１１のほうが、基準電源端子ＧＮＤに接続されたＩＧＢＴ１２より駆動能力が３倍以上あるため、従来の表示装置駆動回路では、出力端子間での短絡が起きると出力レベルは０Ｖに近くなる。このとき、ＩＧＢＴ１１には、駆動能力いっぱいの多くの電流が流れ続ける。このとき発熱によって出力のＩＧＢＴ１１が破壊を起こす。ＩＧＢＴ１１が破壊することによって、ＩＧＢＴ１２も破壊してしまう。

一方、第２の実施の形態の表示装置駆動回路１００ｃでは、ＩＧＢＴ１１がオンしてから、２００ｎｓ程度経過してから、レベルシフタ回路１３のＮＭＯＳ１３ｄがオフするため、レベルシフタ回路１３の出力がハイインピーダンスになる。このとき出力が短絡しているとＩＧＢＴ１１のゲート電位が出力端子Ｄｏに引っ張られるため、電位が引き下げられＩＧＢＴ１１がオフする。これにより、図１９のように、出力はハイインピーダンス状態となり、短絡時の素子破壊を防止することができる。

ＩＧＢＴ１１は、２００ｎｓ程度の遅延時間ｔｄａの間は、短絡を起こしても破壊しない素子であれば、動作周波数が遅い場合でも短絡による破壊は起こさないことになる。
以上説明したように、第２の実施の形態の表示装置駆動回路１００ｃによっても、出力端子Ｄｏ１〜Ｄｏｎが短絡した場合に、素子の電流密度を下げずに素子破壊を防止することができる。よって、ＰＤＰの表示装置駆動回路を、その面積を大きくすることなく設計することができる。

次に、第３の実施の形態の表示装置駆動回路を説明する。
第３の実施の形態の表示装置駆動回路は、制御信号によって出力端子Ｄｏを入力信号によらずハイインピーダンス状態にする出力段回路を有している。

図２０は、第３の実施の形態の表示装置駆動回路の出力段回路の回路図である。
第３の実施の形態の表示装置駆動回路の出力段回路１０ｂは、ＩＧＢＴ１１、１２と、レベルシフタ回路１３と、論理回路部１４−３とを有している。

レベルシフタ回路１３の回路構成は、第１の実施の形態の表示装置駆動回路と同様であるので、同一符号として説明を省略する。
論理回路部１４−３は、第１及び第２の実施の形態の論理回路部１４−１、１４−２と異なり、３つのＮＯＲ回路１４ｋ、１４ｌ、１４ｍから構成される。

ＮＯＲ回路１４ｋは、一方の入力端子を入力端子ＩＮに接続し、他方の入力端子を制御信号入力端子ＨｉＺ＿ＩＮに接続している。また、出力端子をレベルシフタ回路１３のＮＭＯＳ１３ｃのゲート端子及びＮＯＲ回路１４ｌの一方の入力端子と接続している。

ＮＯＲ回路１４ｌの他方の入力端子は、制御信号入力端子ＨｉＺ＿ＩＮと接続し、出力端子はレベルシフタ回路１３のＮＭＯＳ１３ｄのゲート端子に接続している。
ＮＯＲ回路１４ｍは、一方の入力端子を入力端子ＩＮと、他方の入力端子を制御信号入力端子ＨｉＺ＿ＩＮと接続し、出力端子をＩＧＢＴ１２のゲート端子に接続している。

その他の構成については、図１４で示した第２の実施の形態の表示装置駆動回路の出力段回路１０ａと同様であるので説明を省略する。
以下、図２０で示す第３の実施の形態の表示装置駆動回路の動作を説明する。

図２１は、第３の実施の形態の表示装置駆動回路の動作を示すタイミング図である。
通常動作（制御信号がＬレベル）では、入力端子ＩＮからの入力信号にあわせて出力端子Ｄｏの出力信号も変化する。図２１の例では、入力信号がＨレベルになると、ＮＯＲ回路１４ｋの出力はＬレベルになり、これがレベルシフタ回路１３のＮＭＯＳ１３ｃのゲート信号となるので、ＮＭＯＳ１３ｃはオフする。一方、ＮＯＲ回路１４ｌの出力はＨレベルになり、これがレベルシフタ回路１３のＮＭＯＳ１３ｄのゲート信号となるので、ＮＭＯＳ１３ｄはオンする。これによって、ＰＭＯＳ１３ａはオン、ＰＭＯＳ１３ｂはオフし、ＩＧＢＴ１１のゲート信号はＶＤＨになり、ＩＧＢＴ１１はオンしＩＧＢＴ１１の出力信号もＶＤＨに立ち上がる。一方、ＮＯＲ回路１４ｍの出力信号はＬレベルとなり、これがＩＧＢＴ１２のゲート信号となるため、ＩＧＢＴ１２はオフする。以上の動作により、出力端子Ｄｏの出力信号はＶＤＨに立ち上がる。

入力信号がＬレベルになると、ＮＯＲ回路１４ｋの出力はＨレベルになり、これがレベルシフタ回路１３のＮＭＯＳ１３ｃのゲート信号となるので、ＮＭＯＳ１３ｃはオンする。一方、ＮＯＲ回路１４ｌの出力はＬレベルになり、これがレベルシフタ回路１３のＮＭＯＳ１３ｄのゲート信号となるので、ＮＭＯＳ１３ｄはオフする。これによって、ＰＭＯＳ１３ａはオフ、ＰＭＯＳ１３ｂはオンし、ＩＧＢＴ１１のゲート信号はＬレベル（ＧＮＤ）に下がり、ＩＧＢＴ１１はオフしＩＧＢＴ１１の出力信号も立ち下がる。一方、ＮＯＲ回路１４ｍの出力信号はＨレベルとなり、これがＩＧＢＴ１２のゲート信号となるため、ＩＧＢＴ１２はオンする。以上の動作により、出力端子Ｄｏの出力信号はＧＮＤに立ち下がる。

ある時点ｔ５で、制御信号入力端子ＨｉＺ＿ＩＮから、Ｈレベルの制御信号が入力されると、ＮＯＲ回路１４ｋ、１４ｌ、１４ｍの出力が全てＬレベルとなる。これによって、レベルシフタ回路１３のＮＭＯＳ１３ｃ、１３ｄのゲート信号はＬレベルとなり、両者オフし、ＩＧＢＴ１２のゲート信号もＬレベルとなるので、ＩＧＢＴ１２はオフする。ＩＧＢＴ１１のゲート信号は、ハイインピーダンス（ＨｉＺ）レベルとなり、ＩＧＢＴ１１の出力信号、出力端子Ｄｏの出力信号ともにハイインピーダンス状態となる。

ところで、ＰＤＰの表示装置駆動回路の動作は、図１１で示したように、アドレス放電期間と、放電維持期間とに分かれるが、アドレス放電期間では、出力端子Ｄｏ間が短絡していると、隣接するビットの電位が異なる場合があるので、素子破壊が生ずる可能性がある。よって、第２の実施の形態と同様に、クロック信号が立ち上がって出力端子Ｄｏの出力信号がＨレベルまたはＬレベルに固定する時間、例えば２００ｎｓ以上経過してから、制御信号をＨレベルにして、出力端子Ｄｏの電位をハイインピーダンス状態にすることで、端子間短絡を防止することができる。そのためには、第３の実施の形態の表示装置駆動回路においても、第２の実施の形態の表示装置駆動回路１００ｃで用いた制御信号出力回路７０を利用して制御信号を出力段回路１０ｂに入力すればよい。この場合の表示装置駆動回路の回路構成は、出力段回路１０ｂ以外は図１６で示した第２の実施の形態の表示装置駆動回路１００ｃと同様の構成となる。

以下に、図１７で示したような制御信号出力回路７０から入力した制御信号を用いたときの第３の実施の形態の表示装置駆動回路の動作を説明する。
図２２は、第３の実施の形態の表示装置駆動回路の動作を示すタイミング図である。

クロックに同期して入力信号がＨレベルになると（図中のｔ６）、制御信号はＬレベルとなる。このときＮＯＲ回路１４ｋの出力はＬレベルとなり、レベルシフタ回路１３のＮＭＯＳ１３ｃのゲート信号はＬレベルとなり、ＮＭＯＳ１３ｃはオフする。また、ＮＯＲ回路１４ｌの出力はＨレベルとなり、これはＮＭＯＳ１３ｄのゲート信号となるのでＮＭＯＳ１３ｄはオンする。そしてＰＭＯＳ１３ａがオン、ＰＭＯＳ１３ｂがオフする。これにより、レベルシフタ回路１３の出力は、ＶＤＨ（１００Ｖ）に立ち上がっていく。これがＩＧＢＴ１１のゲート信号となるので、ＩＧＢＴ１１はオンする。一方、入力信号がＨレベルのとき、ＮＯＲ回路１４ｍの出力はＬレベルであり、これがＩＧＢＴ１２のゲート信号となるので、ＩＧＢＴ１２はオフしている。以上の動作によって、出力信号のレベルはＶＤＨに立ち上がる。この出力信号の立ち上がり時において、制御信号出力回路７０は、ＩＧＢＴ１１のゲート信号がＶＤＨに立ち上がるまでの時間、例えば、２００ｎｓ経過後に、制御信号をＨレベルにする。これにより、ＮＯＲ回路１４ｌの出力はＬレベルとなり、レベルシフタ回路１３のＮＭＯＳ１３ｄのゲート信号はＬレベルとなりオフする。このときＮＭＯＳ１３ｃもオフであるので、ＩＧＢＴ１１のゲート信号は、ハイインピーダンス状態（ＨｉＺ（ＶＤＨ））となる。ハイインピーダンス状態の期間では、レベルシフタ回路１３のそれぞれの素子の容量で、そのレベルを保持し、出力のＩＧＢＴ１１をオンし続けている。

次に、クロック信号に同期して、入力端子ＩＮからの入力信号がＬレベルになると（図中のｔ７）、制御信号もＬレベルとなる。このときＮＯＲ回路１４ｋの出力はＨレベルになるので、レベルシフタ回路１３のＮＭＯＳ１３ｃのゲート信号は、Ｈレベルとなりオンする。一方、ＮＯＲ回路１４ｌの出力は、Ｌレベルとなるので、ＮＭＯＳ１３ｄのゲート信号はＬレベルのままであり、ＮＭＯＳ１３ｄはオフし続ける。そして、ＰＭＯＳ１３ａがオフ、ＰＭＯＳ１３ｂがオンする。これにより、レベルシフタ回路１３からは、Ｌレベルの信号が出力され、ＩＧＢＴ１１のゲート信号となるのでＩＧＢＴ１１はオフする。また、入力信号がＬレベルのとき、ＮＯＲ回路１４ｍの出力はＨレベルとなり、ＩＧＢＴ１２のゲート信号となるので、ＩＧＢＴ１２はオンし、出力信号は０Ｖへ立ち下がっていく。制御信号が、遅延時間ｔｄａ経過後にＨレベルになると、ＮＯＲ回路１４ｋの出力がＬレベルとなり、これがＮＭＯＳ１３ｃのゲート信号となるので、ＮＭＯＳ１３ｃはオフする。また、ＮＯＲ回路１４ｌの出力（ＮＭＯＳ１３ｄのゲート信号）はＬレベルのままであるので、ＮＭＯＳ１３ｄはオフである。これにより、ＩＧＢＴ１１のゲート信号はハイインピーダンス状態（ＨｉＺ（ＧＮＤ））になる。また、ＮＯＲ回路１４ｍの出力はＬレベルとなるので、これがＩＧＢＴ１２のゲート電位となるので、ＩＧＢＴ１２はオフする。以上の動作によって、ＩＧＢＴ１１、１２の両方がオフし、出力端子Ｄｏの出力信号はハイインピーダンス状態になる。

このように、クロックに同期して出力信号がＨレベルまたはＬレベルに固定する時間（上記では２００ｎｓ程度とした）以上経過してから、制御信号をＨレベルにして、出力端子Ｄｏをハイインピーダンス状態にするので、端子間短絡時（図１９参照）の過電流による素子破壊を防止することができる。

なお、ここではアドレス放電期間の短絡の防止について説明したが、図１１で示したような放電維持期間においても、適宜制御信号をＨレベルにして、出力端子Ｄｏをハイインピーダンス状態にして端子間短絡を防止してもよい。

また、第１の実施の形態と同様に、ＩＧＢＴ１２も制御信号によってオフするため、出力端子Ｄｏが電源ＶＤＨと短絡している場合においても素子破壊を防止することができる。

以上説明したように、第３の実施の形態の表示装置駆動回路によっても、出力端子Ｄｏ１〜Ｄｏｎが短絡した場合に、素子の電流密度を下げずに素子破壊を防止することができる。よって、ＰＤＰの表示装置駆動回路を、その面積を大きくすることなく設計することができる。

次に、第４の実施の形態の表示装置駆動回路を説明する。
第４の実施の形態の表示装置駆動回路は、制御信号によってＩＧＢＴ１１、１２をオフし、出力端子Ｄｏをハイインピーダンス状態にする出力段回路を有している。

図２３は、第４の実施の形態の表示装置駆動回路の出力段回路の回路図である。
出力段回路１０ｃは、ＩＧＢＴ１１、１２と、レベルシフタ回路１３と、論理回路部１４−４と、ダイオード１７とを有している。

レベルシフタ回路１３の回路構成は、第１の実施の形態の表示装置駆動回路と同様であるので、同一符号として説明を省略する。
論理回路部１４−４は、第１乃至第３の実施の形態の論理回路部１４−１、１４−２及び１４−３と異なり、２つのＮＯＴ回路１４ｏ、１４ｑ、１つのＮＯＲ回路１４ｎ及び１つのＮＡＮＤ回路１４ｐから構成される。

ＮＯＴ回路１４ｑは、入力端子を制御信号入力端子ＨｉＺ＿ＩＮに接続し、出力端子をＮＡＮＤ回路１４ｐの一方の入力端子に接続している。
ＮＡＮＤ回路１４ｐの他方の入力端子は入力端子ＩＮに接続し、出力端子をレベルシフタ回路１３のＮＭＯＳ１３ｃのゲート端子及びＮＯＴ回路１４ｏの入力端子と接続している。

ＮＯＴ回路１４ｏの出力端子はレベルシフタ回路１３のＮＭＯＳ１３ｄのゲート端子に接続している。
ＮＯＲ回路１４ｎは、一方の入力端子を入力端子ＩＮと、他方の入力端子を制御信号入力端子ＨｉＺ＿ＩＮと接続し、出力端子をＩＧＢＴ１２のゲート端子に接続している。

ダイオード１７は、ＩＧＢＴ１１のエミッタと端子Ｄｏとの間に接続されている。
その他の構成については、図１４で示した第２の実施の形態の表示装置駆動回路の出力段回路１０ａと同様であるので説明を省略する。

以下に、図１７で示したような制御信号出力回路７０から入力した制御信号を用いたときの第４の実施の形態の表示装置駆動回路の動作を説明する。
図２４は、第４の実施の形態の表示装置駆動回路の動作を示すタイミング図である。

クロック信号に同期して入力信号がＨレベルになると（図中のｔ８）、制御信号はＬレベルとなる。このときＮＡＮＤ回路１４ｐの出力はＬレベルとなり、レベルシフタ回路１３のＮＭＯＳ１３ｃのゲート信号はＬレベルとなり、ＮＭＯＳ１３ｃはオフする。また、ＮＯＴ回路１４ｏの出力はＨレベルとなり、これはＮＭＯＳ１３ｄのゲート信号となるのでＮＭＯＳ１３ｄはオンする。そしてＰＭＯＳ１３ａがオン、ＰＭＯＳ１３ｂがオフする。これにより、レベルシフタ回路１３の出力は、ＶＤＨ（１００Ｖ）に立ち上がっていく。これがＩＧＢＴ１１のゲート信号となるので、ＩＧＢＴ１１はオンする。一方、入力信号がＨレベルのとき、ＮＯＲ回路１４ｎの出力はＬレベルであり、これがＩＧＢＴ１２のゲート信号となるので、ＩＧＢＴ１２はオフしている。以上の動作によって、出力信号のレベルはＶＤＨに立ち上がる。この出力信号の立ち上がり時において、制御信号出力回路７０は、ＩＧＢＴ１１のゲート信号がＶＤＨに立ち上がるまでの時間、例えば、２００ｎｓ経過後に、制御信号をＨレベルにする。これにより、ＮＯＴ回路１４ｏの出力はＬレベルとなり、レベルシフタ回路１３のＮＭＯＳ１３ｄのゲート信号はＬレベルとなりオフする。このときＮＡＮＤ回路１４ｐの出力はＨレベルとなり、ＮＭＯＳ１３ｃはオンするので、ＩＧＢＴ１１のゲート信号は、Ｌレベルとなる。よって、出力のＩＧＢＴ１１はオフする。

次に、クロック信号に同期して、入力端子ＩＮからの入力信号がＬレベルになると（図中のｔ９）、制御信号もＬレベルとなる。このときＮＡＮＤ回路１４ｐの出力はＨレベルになるので、レベルシフタ回路１３のＮＭＯＳ１３ｃのゲート信号は、Ｈレベルとなりオンする。一方、ＮＯＴ回路１４ｏの出力は、Ｌレベルとなるので、ＮＭＯＳ１３ｄのゲート信号はＬレベルのままであり、ＮＭＯＳ１３ｄはオフし続ける。そして、ＰＭＯＳ１３ａがオフ、ＰＭＯＳ１３ｂがオンする。これにより、レベルシフタ回路１３からは、Ｌレベルの信号が出力され、ＩＧＢＴ１１のゲート信号となるのでＩＧＢＴ１１はオフする。また、入力信号がＬレベルのとき、ＮＯＲ回路１４ｎの出力はＨレベルとなり、ＩＧＢＴ１２のゲート信号となるので、ＩＧＢＴ１２はオンし、出力信号は０Ｖへ立ち下がっていく。制御信号が、遅延時間ｔｄａ経過後にＨレベルになると、ＮＡＮＤ回路１４ｐの出力はＨレベルのままで、ＮＭＯＳ１３ｃはオンである。また、ＮＯＴ回路１４ｏの出力（ＮＭＯＳ１３ｄのゲート信号）もＬレベルのままであるので、ＮＭＯＳ１３ｄはオフである。これにより、ＩＧＢＴ１１のゲート信号はＬレベルになる。また、ＮＯＲ回路１４ｎの出力はＬレベルとなるので、これがＩＧＢＴ１２のゲート電位となるので、ＩＧＢＴ１２はオフする。以上の動作によって、ＩＧＢＴ１１、１２の両方がオフし、出力端子Ｄｏの出力信号はハイインピーダンス状態になる。ここで、ダイオード１７がない場合は、出力端子Ｄｏの電位が、ＩＧＢＴ１１のゲート電位に引っ張られてＬレベルになるが、ダイオード１７をＩＧＢＴ１１とＩＧＢＴ１２の間に接続したことにより出力端子Ｄｏがハイインピーダンス状態となる。

このように、クロックに同期して出力信号がＨレベルまたはＬレベルに固定する時間（上記では２００ｎｓ程度とした）以上経過してから、制御信号をＨレベルにして、出力端子Ｄｏをハイインピーダンス状態にするので、端子間短絡時（図１９参照）の過電流による素子破壊を防止することができる。

なお、ここではアドレス放電期間の短絡の防止について説明したが、図１１で示したような放電維持期間においても、適宜制御信号をＨレベルにして、出力端子Ｄｏをハイインピーダンス状態にして端子間短絡を防止してもよい。

以上説明したように、第４の実施の形態の表示装置駆動回路によっても、出力端子Ｄｏ１〜Ｄｏｎが短絡した場合に、素子の電流密度を下げずに素子破壊を防止することができる。しかし、ダイオード１７は、ＩＧＢＴ１１、１２の電流容量を制限しないように形成するとデバイスサイズが大きくなってしまう。長い時間短絡しても素子破壊を起こさないようにするためＩＧＢＴ１１、１２の電流密度を下げて素子を大きくする場合よりは、素子面積を小さくできるが、第２、第３の実施の形態と比べると素子面積が大きくなってしまう。

なお、以上の、第１から第４の実施の形態の表示装置駆動回路の説明では出力段のスイッチとして、ＩＧＢＴ１１、１２を用いたが、ＭＯＳＦＥＴなど、絶縁ゲートを有する素子を用いてもよい。

また、上記で説明した電圧値などの数値はあくまで一例であり、この値に限定されることはない。
また、以上ではＰＤＰの駆動回路について説明したが、液晶ディスプレイパネルやＥＬディスプレイなどの、他のフラットパネルディスプレイの駆動回路にも適用可能である。

本発明は、フラットパネルディスプレイの駆動装置に適用される。

第１の実施の形態の表示装置駆動回路の概略の回路図である。 第１の実施の形態の表示装置駆動回路の詳細な回路図である。 タイマ回路の回路図である。 タイマ回路の動作を説明するタイミング図である。 データセレクタの回路図である。 正常動作時の表示装置駆動回路の動作を説明するタイミング図である。 出力端子Ｄｏ２と出力端子Ｄｏ３が短絡したときのＤｏ２、Ｄｏ３出力波形を示す図である。 出力端子Ｄｏ２と出力端子Ｄｏ３の短絡時、クロック信号が遅れた場合の従来の表示装置駆動回路のＤｏ２、Ｄｏ３出力波形を示す図である。 出力端子Ｄｏ２と出力端子Ｄｏ３の短絡時、クロック信号が遅れた場合の第１の実施の形態の表示装置駆動回路のＤｏ２、Ｄｏ３、Ｄｏ４出力波形を示す図である。 タイマ回路の回路図である。 ＰＤＰの走査・維持電極における出力波形を示した図である。 全出力Ｈレベル固定信号または全出力Ｌレベル固定信号を検出するタイマ回路の回路図である。 図１２のようなタイマ回路を用いた場合の表示装置駆動回路の構成を示す図である。 第２の実施の形態の表示装置駆動回路の概略の回路図である。 第２の実施の形態の表示装置駆動回路の動作を示すタイミング図である。 第２の実施の形態の表示装置駆動回路の詳細な回路図である。 制御信号出力回路の回路図である。 制御信号出力回路の動作を説明するタイミング図である。 出力端子の短絡時における第２の実施の形態の表示装置駆動回路のＤｏ２、Ｄｏ３出力波形を示す図である。 第３の実施の形態の表示装置駆動回路の出力段回路の回路図である。 第３の実施の形態の表示装置駆動回路の動作を示すタイミング図である。 第３の実施の形態の表示装置駆動回路の動作を示すタイミング図である。 第４の実施の形態の表示装置駆動回路の出力段回路の回路図である。 第４の実施の形態の表示装置駆動回路の動作を示すタイミング図である。 ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。 従来の表示装置駆動回路の構成図である。 従来のＰＤＰの表示装置駆動回路における出力段回路の回路図である。 従来の出力段回路の動作を説明するタイミング図である。 従来のＰＤＰの表示装置駆動回路における出力段回路の回路図である。

符号の説明

１０ 出力段回路
１１、１２ ＩＧＢＴ
１３ レベルシフタ回路
１３ａ、１３ｂ ＰＭＯＳ
１３ｃ、１３ｄ ＮＭＯＳ
１４ バッファ回路
１５、１６ ＮＡＮＤ回路
１４ｄ、１４ｅ インバータ
２０ タイマ回路
ＶＤＨ 高電圧電源端子
ＧＮＤ 基準電源端子
ＩＮ 入力端子
ＨｉＺ＿ＩＮ 制御信号入力端子
ＨｉＺ＿ＯＵＴ 制御信号出力端子
ＣＬＫ＿ＩＮ クロック信号入力端子
Ｄｏ 出力端子

Claims (17)

1. フラットパネルディスプレイを駆動する表示装置駆動回路において、
   出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、を有し、クロック信号に同期して入力される入力信号に応じて前記第１または前記第２のトランジスタの一方をオンして前記出力端子から出力信号を出力する出力段回路と、
   前記クロック信号の入力を検出し、所定時間経過しても次の前記クロック信号が入力されないときに前記第１及び前記第２のトランジスタを両者オフさせるための制御信号を前記出力段回路へ送出するタイマ回路と、を有し、
   前記出力段回路は、前記制御信号に応じて前記第１及び前記第２のトランジスタの両者をオフすることを特徴とする表示装置駆動回路。
2. 前記出力段回路を複数有し、前記タイマ回路を全ての前記出力段回路に共通に１つのみ有したことを特徴とする請求項１記載の表示装置駆動回路。
3. 前記制御信号の送出後に前記クロック信号が入力されると、前記入力信号に応じて、前記第１または前記第２のトランジスタの一方がオンすることを特徴とする請求項１記載の表示装置駆動回路。
4. 前記フラットパネルディスプレイはプラズマディスプレイパネルであり、前記所定時間は、前記プラズマディスプレイパネルの１行分のアドレス放電期間より長く、前記第１または前記第２のトランジスタの短絡耐量より短いことを特徴とする請求項１記載の表示装置駆動回路。
5. 前記タイマ回路は、全出力ハイレベル固定信号または全出力ロウレベル固定信号の入力を更に検出し、前記クロック信号、前記全出力ハイレベル固定信号または前記全出力ロウレベル固定信号が前記所定時間動作しない場合には、前記制御信号を送出することを特徴とする請求項１記載の表示装置駆動回路。
6. 前記フラットパネルディスプレイはプラズマディスプレイパネルであり、前記所定時間は、前記プラズマディスプレイパネルの１パルス分の放電維持期間より長く、前記第１または前記第２のトランジスタの短絡耐量より短いことを特徴とする請求項５記載の表示装置駆動回路。
7. フラットパネルディスプレイを駆動する表示装置駆動回路において、
   出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、を有し、クロック信号に同期して入力される入力信号に応じて前記第１または前記第２のトランジスタの一方をオンして前記出力端子から出力信号を出力する出力段回路と、
   前記クロック信号の入力検出後の所定時間経過しても次の前記クロック信号が入力されないときに、前記第１及び前記第２のトランジスタを両者オフさせるための制御信号を前記出力段回路へ送出する制御信号出力回路と、を有し、
   前記出力段回路は、前記制御信号に応じて前記第１及び前記第２のトランジスタの両者をオフすることを特徴とする表示装置駆動回路。
8. フラットパネルディスプレイを駆動する表示装置駆動回路において、
   出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、を有し、クロック信号に同期して入力される入力信号に応じて前記第１または前記第２のトランジスタをオンまたはオフして前記出力端子から出力信号を出力する出力段回路と、
   前記クロック信号の入力検出後の所定時間経過しても次の前記クロック信号が入力されないときに、前記第１のトランジスタのゲート電位をハイインピーダンス状態にする制御信号を前記出力段回路へ送出する制御信号出力回路と、
   を有することを特徴とする表示装置駆動回路。
9. 前記出力段回路は、前記ゲート電位を決定する第３及び第４のトランジスタを有したレベルシフタ回路を有し、前記第３または前記第４のトランジスタの一方は、前記制御信号に応じて制御されることを特徴とする請求項８記載の表示装置駆動回路。
10. 前記入力信号及び前記制御信号により、前記第３及び前記第４のトランジスタを同時にオフすることにより、前記ゲート電位を前記ハイインピーダンス状態にすることを特徴とする請求項９記載の表示装置駆動回路。
11. 前記所定時間は、前記ゲート電位がハイレベルになり、前記出力端子からの前記出力信号がハイレベルに固定されるまでの時間であることを特徴とする請求項８記載の表示装置駆動回路。
12. 前記出力段回路を複数有し、前記制御信号出力回路を全ての前記出力段回路に共通に１つのみ有したことを特徴とする請求項８記載の表示装置駆動回路。
13. 前記出力段回路は、前記制御信号に応じて前記第２のトランジスタをオフすることを特徴とする請求項８記載の表示装置駆動回路。
14. フラットパネルディスプレイを駆動する表示装置駆動回路において、
    出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
    前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
    一方の入出力端子を前記基準電源端子に接続した第３及び第４のトランジスタと、前記第３及び前記第４のトランジスタの他方の入出力端子と前記高電圧電源端子との間に接続された第５及び第６のトランジスタと、を有し、前記第３のトランジスタと前記第５のトランジスタ間のノードを前記第６のトランジスタのゲート端子及び前記第１のトランジスタのゲート端子に電気的に接続し、前記第４のトランジスタと前記第６のトランジスタ間のノードを前記第５のトランジスタのゲート端子に電気的に接続したレベルシフタ回路と、
    クロック信号に同期して入力される入力信号に応じて前記第３及び前記第４のトランジスタをオンまたはオフさせる信号を生成し、前記第１のトランジスタのゲート電位をハイインピーダンス状態にする制御信号が入力されると、前記入力信号に係わらず前記第３及び前記第４のトランジスタを共にオフさせる信号を生成する論理回路と、を有し、
    前記レベルシフタ回路は、前記論理回路から前記第３及び前記第４のトランジスタを共にオフさせる前記信号を入力すると、前記入力信号に係わらず前記第３及び前記第４のトランジスタを同時にオフし、前記第１のトランジスタの前記ゲート電位をハイインピーダンス状態にすることを特徴とする表示装置駆動回路。
15. 前記制御信号が入力されると、前記第２のトランジスタをオフし、前記出力端子の電位をハイインピーダンス状態とすることを特徴とする請求項１４記載の表示装置駆動回路。
16. 前記制御信号は、前記出力端子からの出力信号がハイレベルまたはロウレベルに固定されるまでの所定時間経過後に入力され、前記クロック信号の入力に応じてリセットされることを特徴とする請求項１４記載の表示装置駆動回路。
17. 前記第１または前記第２のトランジスタは、ＩＧＢＴであることを特徴とする請求項１乃至１６のいずれか一項に記載の表示装置駆動回路。

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