JP2011124657A - 駆動回路 - Google Patents

Abstract

【課題】短絡時にＦＥＴの破壊を防ぐこと。
【解決手段】本発明の駆動回路（１４）はＦＥＴ（ＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＰ３、ＭＮ３、ＭＰ４）を具備する。ＦＥＴ（ＭＮ１）は、ＦＥＴ（ＭＰ１）に接続され、そのゲートに信号ＩＮ１が供給される。ＦＥＴ（ＭＰ１、ＭＮ１）の接点Ａ１にはＦＥＴ（ＭＰ２）のゲートが接続されている。ＦＥＴ（ＭＮ２）は、ＦＥＴ（ＭＰ２）に接続され、そのゲートに信号ＩＮ２が供給される。ＦＥＴ（ＭＰ２、ＭＮ２）の接点Ｂ１にはＦＥＴ（ＭＰ１）のゲートが接続されている。ＦＥＴ（ＭＰ３）は、ノードＯＵＴに接続され、そのゲートが接点（Ｂ１）に接続されている。ＦＥＴ（ＭＮ３）は、ノードＯＵＴに接続され、そのゲートに信号ＩＮ３が供給される。ＦＥＴ（ＭＰ４）は、そのソースが接点Ａ１に接続され、そのドレインがノードＯＵＴに接続され、そのゲートが接点Ｂ１に接続されている。
【選択図】図６

Description

本発明は、高耐圧Ｐ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をオン／オフ制御する駆動回路に関する。

図１は、特開２００６−１０１４９０号公報に記載された駆動回路として、従来の駆動回路の構成を示している。その駆動回路には、第１電圧ＶＤＤＨを供給する第１電源ＮＶＤＤＨと、第１電圧ＶＤＤＨよりも低い第２電圧ＧＮＤ（接地電圧）を供給する第２電源ＮＧＮＤと、第１電圧ＶＤＤＨよりも低く、第２電圧ＧＮＤよりも高い第３電圧ＶＤＤＬを供給する第３電源ＮＶＤＤＬとが接続されている。

従来の駆動回路は、低電圧制御部１１３と、レベルシフト部１１１と、バッファ部１１２とを具備している。

低電圧制御部１１３は、第３電源ＮＶＤＤＬと第２電源ＮＧＮＤ間に接続されている。低電圧制御部１１３は、第３電圧ＶＤＤＬを電源として使用する。

レベルシフト部１１１は、第１のＰ型ＭＯＳトランジスタＭＰ１０１と、第２のＰ型ＭＯＳトランジスタＭＰ１０２と、第１のＮ型ＭＯＳトランジスタＭＮ１０１と、第２のＮ型ＭＯＳトランジスタＭＮ１０２とを備えている。

第１のＰ型ＭＯＳトランジスタＭＰ１０１と第２のＰ型ＭＯＳトランジスタＭＰ１０２は、第１電源ＮＶＤＤＨに接続されている。

第１のＮ型ＭＯＳトランジスタＭＮ１０１は、第１のＰ型ＭＯＳトランジスタＭＰ１０１と第２電源ＮＧＮＤ間に接続され、そのゲートに第１入力信号ＩＮ１が供給される。第１のＰ型ＭＯＳトランジスタＭＰ１０１と第１のＮ型ＭＯＳトランジスタＭＮ１０１との接点である第１接点Ａ１０１には、第２のＰ型ＭＯＳトランジスタＭＰ１０２のゲートが接続されている。

第２のＮ型ＭＯＳトランジスタＭＮ１０２は、第２のＰ型ＭＯＳトランジスタＭＰ１０２と第２電源ＮＧＮＤ間に接続され、そのゲートに第２入力信号ＩＮ２が供給される。第２のＰ型ＭＯＳトランジスタＭＰ１０２と第２のＮ型ＭＯＳトランジスタＭＮ１０２との接点である第２接点Ｂ１０１には、第１のＰ型ＭＯＳトランジスタＭＰ１０１のゲートが接続されている。

バッファ部１１２は、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３と、プッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ１０３とを備えている。

プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３は、第１電源ＮＶＤＤＨと出力ノードＯＵＴ間に接続され、そのゲートが第２接点Ｂ１０１に接続されている。

プッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ１０３は、出力ノードＯＵＴと第２電源ＮＧＮＤ間に接続され、そのゲートに第３入力信号ＩＮ３が供給される。

バッファ部１１２は、上記の構成により、第２接点Ｂ１０１に供給される信号と、低電圧制御部１１３からの第３入力信号ＩＮ３とに基づいて、スイッチング動作を実行する。

図２は、従来の駆動回路の動作として、第１、２モードの動作を示すタイミングチャートである。

入力信号ＩＮの信号レベルがハイレベルである場合、低電圧制御部１１３は、第１モードを実行する。第１モードにおいて、低電圧制御部１１３は、第１〜３入力信号ＩＮ１〜ＩＮ３の信号レベルをそれぞれロウレベル、ハイレベル、ロウレベルにする。

この場合、第２のＮ型ＭＯＳトランジスタＭＮ１０２は第２入力信号ＩＮ２“Ｈｉｇｈ”に応じてオンする。それと同時に、第１のＮ型ＭＯＳトランジスタＭＮ１０１は第１入力信号ＩＮ１“Ｌｏｗ”に応じてオフし、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３は第２出力信号（第２接点Ｂ１０１の信号）“Ｈｉｇｈ”に応じてオンし、第２のＰ型ＭＯＳトランジスタＭＰ１０２は第１出力信号（第１接点Ａ１０１の信号）“Ｌｏｗ”に応じてオフする。このとき、第２接点Ｂ１０１の電圧は第２電圧（接地電圧）ＧＮＤまで下がるので、第１のＰ型ＭＯＳトランジスタＭＰ１０１がオンする。これにより、出力ノードＯＵＴの電圧が第１電圧ＶＤＤＨまで引き上げられる。また、プッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ１０３は第３入力信号ＩＮ３“Ｌｏｗ”に応じてオフすることにより、入力信号ＩＮのレベルが変換されて、出力ノードＯＵＴに供給される。

一方、入力信号ＩＮの信号レベルがロウレベルである場合、低電圧制御部１１３は、第２モードを実行する。第２モードにおいて、低電圧制御部１１３は、第１〜３入力信号ＩＮ１〜ＩＮ３の信号レベルをそれぞれハイレベル、ロウレベル、ハイレベルにする。

この場合、第１のＮ型ＭＯＳトランジスタＭＮ１０１は第１入力信号ＩＮ１“Ｈｉｇｈ”に応じてオンし、第１接点Ａ１０１の電圧は第２電圧ＧＮＤまで下がるので、第２のＰ型ＭＯＳトランジスタＭＰ１０２は第１出力信号（第１接点Ａ１０１の信号）“Ｈｉｇｈ”に応じてオンする。それと同時に、第２のＮ型ＭＯＳトランジスタＭＮ１０２は第２入力信号ＩＮ２“Ｌｏｗ”に応じてオフする。これにより、第２接点Ｂ１０１の電圧が第１電圧ＶＤＤＨまで引き上げられるので、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３がオフする。更に、プッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ１０３は第３入力信号ＩＮ３“Ｈｉｇｈ”に応じてオンすることにより、出力ノードＯＵＴの電圧が第２電圧ＧＮＤとなる。

特開２００６−１０１４９０号公報

ここで、第１モードにおいて、短絡などの異常が発生したときに、出力ノードＯＵＴの電圧が第１電圧ＶＤＤＨから第２電圧ＧＮＤまで急激に引き下げられた場合を想定する。

この場合、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３はオン状態を維持しているため、第１電源ＮＶＤＤＨからプッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３に大電流が流れ続ける。その大電流（短絡電流）により、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３自身に発熱が起きる。その結果、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３のオン耐圧が下がり、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ１０３が熱により破壊されてしまう。

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の駆動回路（１４）は、第１、２のＰ型ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）と、第１のＮ型ＭＯＳトランジスタ（ＭＮ１）と、第２のＮ型ＭＯＳトランジスタ（ＭＮ２）と、プッシュプル出力Ｐ型ＭＯＳトランジスタ（ＭＰ３）と、プッシュプル出力Ｎ型ＭＯＳトランジスタ（ＭＮ３）と、短絡電流防止用Ｐ型ＭＯＳトランジスタ（ＭＰ４）とを具備している。第１、２のＰ型ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）は、第１電圧（ＶＤＤＨ）を供給する第１電源（ＮＶＤＤＨ）に接続されている。第１のＮ型ＭＯＳトランジスタ（ＭＮ１）は、第１のＰ型ＭＯＳトランジスタ（ＭＰ１）と第１電圧（ＶＤＤＨ）よりも低い第２電圧（ＧＮＤ）を供給する第２電源（ＮＧＮＤ）間に接続され、そのゲートに第１入力信号（ＩＮ１）が供給される。第１のＰ型ＭＯＳトランジスタ（ＭＰ１）と第１のＮ型ＭＯＳトランジスタ（ＭＮ１）との接点である第１接点（Ａ１）には、第２のＰ型ＭＯＳトランジスタ（ＭＰ２）のゲートが接続されている。第２のＮ型ＭＯＳトランジスタ（ＭＮ２）は、第２のＰ型ＭＯＳトランジスタ（ＭＰ２）と第２電源（ＮＧＮＤ）間に接続され、そのゲートに第２入力信号（ＩＮ２）が供給される。第２のＰ型ＭＯＳトランジスタ（ＭＰ２）と第２のＮ型ＭＯＳトランジスタ（ＭＮ２）との接点である第２接点（Ｂ１）には、第１のＰ型ＭＯＳトランジスタ（ＭＰ１）のゲートが接続されている。プッシュプル出力Ｐ型ＭＯＳトランジスタ（ＭＰ３）は、第１電源（ＮＶＤＤＨ）と出力ノード（ＯＵＴ）間に接続され、そのゲートが第２接点（Ｂ１）に接続されている。プッシュプル出力Ｎ型ＭＯＳトランジスタ（ＭＮ３）は、出力ノード（ＯＵＴ）と第２電源（ＮＧＮＤ）間に接続され、そのゲートに第１入力信号（ＩＮ１）と同極性の信号（ＩＮ３）が供給される。短絡電流防止用Ｐ型ＭＯＳトランジスタ（ＭＰ４）は、そのソースが第１接点（Ａ１）に接続され、そのドレインがプッシュプル出力Ｐ型ＭＯＳトランジスタ（ＭＰ３）とプッシュプル出力Ｎ型ＭＯＳトランジスタ（ＭＮ３）との接点（Ｃ１）である出力ノード（ＯＵＴ）に接続され、そのゲートが第２接点（Ｂ１）に接続されている。

本発明の駆動回路（１４）は、入力信号（ＩＮ）に応じて第１、２入力信号（ＩＮ１、ＩＮ２）を出力する低電圧制御部（１３）を更に具備している。低電圧制御部（１３）は、入力信号（ＩＮ）の信号レベルが第１レベルである場合、第１、２入力信号（ＩＮ１、ＩＮ２）の信号レベルをそれぞれロウレベル、ハイレベルにする第１モードと、入力信号（ＩＮ）の信号レベルが第２レベルである場合、第１、２入力信号（ＩＮ１、ＩＮ２）の信号レベルをそれぞれハイレベル、ロウレベルにする第２モードと、第１モードと第２モードとの間に第１、２入力信号（ＩＮ１、ＩＮ２）の信号レベルをロウレベルにする第３モードとを実行する。

以上により、本発明の駆動回路（１４）によれば、短絡などの異常が発生したときに、出力ノード（ＯＵＴ）の電圧が第１電圧（ＶＤＤＨ）から第２電圧（ＧＮＤ）まで急激に引き下げられた場合、短絡電流防止用Ｐ型ＭＯＳトランジスタ（ＭＰ４）が第１接点（Ａ１）と出力ノード（ＯＵＴ）との間に設けられていることにより、第１接点（Ａ１）の電圧と出力ノード（ＯＵＴ）の電圧は同時に引き下がり、第２のＰ型ＭＯＳトランジスタ（ＭＰ２）がオンする。これにより、プッシュプル出力Ｐ型ＭＯＳトランジスタ（ＭＰ３）がオフする。その結果、出力ノード（ＯＵＴ）の電圧は第２電圧（ＧＮＤ）で安定し、プッシュプル出力Ｐ型ＭＯＳトランジスタ（ＭＰ３）の破壊を防ぐことができる。

また、本発明の駆動回路（１４）によれば、低電圧制御部（１３）は、第１モードを実行し、その後に第３モードを実行することにより、上述の効果に加えて、第２のＰ型ＭＯＳトランジスタ（ＭＰ２）と第２のＮ型ＭＯＳトランジスタ（ＭＮ２）の間の貫通電流が発生しない。

図１は、特開２００６−１０１４９０号公報に記載された駆動回路として、従来の駆動回路の構成を示している。 図２は、従来の駆動回路の動作として、第１、２モードの動作を示すタイミングチャートである。 図３は、プラズマディスプレイ装置の構成を示している。 図４は、図３のデータドライバ５の構成を示している。 図５は、プラズマディスプレイ装置の動作を示すタイミングチャートである。 図６は、本発明の実施形態による駆動回路であり、図４の駆動回路１４の構成を示している。 図７は、駆動回路１４の動作として、アドレス期間における第１、２モードの動作を示すタイミングチャートである。 図８は、駆動回路１４の動作として、アドレス期間における第３モードの動作を示すタイミングチャートである。

以下に添付図面を参照して、本発明の実施形態による駆動回路について詳細に説明する。

本発明の実施形態による駆動回路は、例えば、プラズマディスプレイ装置のデータドライバに適用される。

図３は、プラズマディスプレイ装置の構成を示している。

プラズマディスプレイ装置は、プラズマディスプレイパネル１と、複数の放電電極対と、複数のデータ電極Ｄとを具備している。複数の放電電極対の一方の放電電極は、それぞれ、複数の維持電極Ｘであり、複数の放電電極対の他方の放電電極は、それぞれ、複数の走査電極Ｙ１〜Ｙｍ（ｍは２以上の整数）である。複数のデータ電極Ｄは、複数の放電電極対に対向して設けられ、複数の放電電極対との交点に容量素子である表示セル２が形成されるように設けられている。即ち、データ電極Ｄの個数をｎ（ｎは２以上の整数）とした場合、プラズマディスプレイパネル１は、ｍ行ｎ列の表示セル２を備えている。

プラズマディスプレイ装置は、更に、複数の走査電極Ｙ１〜Ｙｍを駆動するための走査ドライバ４と、複数の維持電極Ｘを駆動するための維持ドライバ３と、複数のデータ電極Ｄを駆動するためのデータドライバ５と、制御部７と、電力回収部８とを具備している。

図４は、図３のデータドライバ５の構成を示している。データドライバ５には、第１電圧ＶＤＤＨを供給する第１電源ＮＶＤＤＨが接続されている。

データドライバ５は、出力制御部６と、駆動部１０を具備している。駆動部１０は、それぞれ複数のデータ電極Ｄに対応して設けられた複数の駆動回路１４（図６参照）を備えている。複数の駆動回路１４の出力は、それぞれ複数のデータ電極Ｄに接続されたデータ出力ノードＯＵＴに接続されている。複数の駆動回路１４は、第１電源ＮＶＤＤＨに接続され、第１電圧ＶＤＤＨを電源として使用する。

図５は、プラズマディスプレイ装置の動作を示すタイミングチャートである。ここで、１フィールド又は１サブフィールドは、リセット期間と、リセット期間の後のアドレス期間と、アドレス期間の後の維持期間とを含んでいる。

制御部７は、リセット期間において、維持放電が行われたときに蓄積された複数の維持電極Ｘと複数の走査電極Ｙ１〜Ｙｍ間の電荷を調整するための電圧を複数の維持電極Ｘ、複数の走査電極Ｙ１〜Ｙｍにそれぞれ供給するように維持ドライバ３、走査ドライバ４を制御する。

制御部７は、アドレス期間において、複数の走査電極Ｙ１〜Ｙｍと複数のデータ電極Ｄ間で書込放電を行って映像データを表示セル２に書き込むための電圧を複数の維持電極Ｘ、複数の走査電極Ｙ１〜Ｙｍ、複数のデータ電極Ｄにそれぞれ供給するように維持ドライバ３、走査ドライバ４、データドライバ５を制御する。例えば、制御部７は、第１設定電圧Ｖｃを複数の維持電極Ｘに供給するように維持ドライバ３を制御する。制御部７は、接地電圧ＧＮＤよりも高い第２設定電圧Ｖｓを複数の走査電極Ｙ１〜Ｙｍに供給した後に、第２設定電圧Ｖｓから接地電圧ＧＮＤに下がる走査パルス電圧Ｖｓｐを複数の走査電極Ｙ１〜Ｙｍに１番目から最終番目までこの順に供給するように走査ドライバ４を制御する。制御部７は、映像を表す映像データに応じたデータパルス電圧Ｖｄｐを複数のデータ電極Ｄに供給するようにデータドライバ５を制御する。このとき、データドライバ５において、制御部７の制御により、まず、出力制御部６は、映像データに応じたデータパルス電圧Ｖｄｐに変換する。次に、複数の駆動回路１４は、データパルス電圧Ｖｄｐのレベルを表示セル２に書き込むためのレベルに変換し、複数のデータ電極Ｄに出力する。

また、制御部７は、表示セル２が発光したときに蓄積された電荷（電力）を、表示セル２が発光していないときに回収して、次に表示セル２が発光するときにその電力を再利用する。そのために、制御部７は、アドレス期間において、表示セル２に蓄積された電荷を回収するように電力回収部８を制御する。

制御部７は、維持期間において、書込放電が行われた表示セル２を発光する維持放電を複数の走査電極Ｙ１〜Ｙｍと複数の維持電極Ｘ間で行うための電圧を複数の維持電極Ｘ、複数の走査電極Ｙ１〜Ｙｍにそれぞれ供給するように維持ドライバ３、走査ドライバ４を制御する。

図６は、本発明の実施形態による駆動回路であり、図４の駆動回路１４の構成を示している。駆動回路１４には、第１電源ＮＶＤＤＨに加えて、第１電圧ＶＤＤＨよりも低い第２電圧ＧＮＤ（接地電圧）を供給する第２電源ＮＧＮＤと、第１電圧ＶＤＤＨよりも低く、第２電圧ＧＮＤよりも高い第３電圧ＶＤＤＬを供給する第３電源ＮＶＤＤＬとが接続されている。

駆動回路１４は、低電圧制御部１３と、レベルシフト部１１と、バッファ部１２と、短絡電流防止用Ｐ型ＭＯＳトランジスタＭＰ４とを具備している。

低電圧制御部１３は、第３電源ＮＶＤＤＬと第２電源ＮＧＮＤ間に接続されている。低電圧制御部１３は、第３電圧ＶＤＤＬを電源として使用する。

低電圧制御部１３は、入力信号ＩＮに応じて第１〜２入力信号ＩＮ１〜ＩＮ２をレベルシフト部１１に出力し、第３入力信号ＩＮ３をバッファ部１２に出力する。これについては後述する。

レベルシフト部１１は、第１のＰ型ＭＯＳトランジスタＭＰ１と、第２のＰ型ＭＯＳトランジスタＭＰ２と、第１のＮ型ＭＯＳトランジスタＭＮ１と、第２のＮ型ＭＯＳトランジスタＭＮ２とを備えている。

第１のＰ型ＭＯＳトランジスタＭＰ１は、第１電源ＮＶＤＤＨに接続されている。

第２のＰ型ＭＯＳトランジスタＭＰ２は、第１電源ＮＶＤＤＨに接続されている。

第１のＮ型ＭＯＳトランジスタＭＮ１は、第１のＰ型ＭＯＳトランジスタＭＰ１と第２電源ＮＧＮＤ間に接続され、そのゲートに第１入力信号ＩＮ１が供給される。第１のＰ型ＭＯＳトランジスタＭＰ１と第１のＮ型ＭＯＳトランジスタＭＮ１との接点である第１接点Ａ１には、第２のＰ型ＭＯＳトランジスタＭＰ２のゲートが接続されている。

第２のＮ型ＭＯＳトランジスタＭＮ２は、第２のＰ型ＭＯＳトランジスタＭＰ２と第２電源ＮＧＮＤ間に接続され、そのゲートに第２入力信号ＩＮ２が供給される。第２のＰ型ＭＯＳトランジスタＭＰ２と第２のＮ型ＭＯＳトランジスタＭＮ２との接点である第２接点Ｂ１には、第１のＰ型ＭＯＳトランジスタＭＰ１のゲートが接続されている。

バッファ部１２は、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３と、プッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ３とを備えている。

プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３は、第１電源ＮＶＤＤＨと出力ノードＯＵＴ間に接続され、そのゲートが第２接点Ｂ１に接続されている。

プッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ３は、出力ノードＯＵＴと第２電源ＮＧＮＤ間に接続され、そのゲートに第３入力信号ＩＮ３が供給される。

バッファ部１２は、上記の構成により、第２接点Ｂ１に供給される信号と、低電圧制御部１３からの第３入力信号ＩＮ３とに基づいて、スイッチング動作を実行する。

短絡電流防止用Ｐ型ＭＯＳトランジスタＭＰ４は、そのソースが第１接点Ａ１に接続され、そのドレインがプッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３とプッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ３との接点である第３接点Ｃ１に接続され、そのゲートが第２接点Ｂ１に接続されている。

図７は、駆動回路１４の動作として、アドレス期間における第１、２モードの動作を示すタイミングチャートである。

入力信号ＩＮの信号レベルが第１レベルである場合（例えば、その信号レベルがハイレベルである場合）、低電圧制御部１３は、第１モードを実行する。入力信号ＩＮはデータパルス電圧を表している。

第１モードにおいて、低電圧制御部１３は、第１〜３入力信号ＩＮ１〜ＩＮ３の信号レベルをそれぞれロウレベル、ハイレベル、ロウレベルにする。即ち、第２入力信号ＩＮ２は第１入力信号ＩＮ１の逆極性であり、第３入力信号ＩＮ３は第１入力信号ＩＮ１の同極性である。

この場合、第２のＮ型ＭＯＳトランジスタＭＮ２は第２入力信号ＩＮ２“Ｈｉｇｈ”に応じてオンする。それと同時に、第１のＮ型ＭＯＳトランジスタＭＮ１は第１入力信号ＩＮ１“Ｌｏｗ”に応じてオフし、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３は第２出力信号（第２接点Ｂ１の信号）“Ｈｉｇｈ”に応じてオンし、第２のＰ型ＭＯＳトランジスタＭＰ２は第１出力信号（第１接点Ａ１の信号）“Ｌｏｗ”に応じてオフする。このとき、第２接点Ｂ１の電圧は第２電圧（接地電圧）ＧＮＤまで下がるので、第１のＰ型ＭＯＳトランジスタＭＰ１と短絡電流防止用Ｐ型ＭＯＳトランジスタＭＰ４がほぼ同時にオンする。これにより、出力ノードＯＵＴの電圧が第１電圧ＶＤＤＨまで引き上げられる。また、プッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ３は第３入力信号ＩＮ３“Ｌｏｗ”に応じてオフすることにより、入力信号ＩＮ（データパルス電圧Ｖｄｐ）のレベルが表示セル２に書き込むためのレベルに変換されて、出力ノードＯＵＴを介してデータ電極Ｄ１に供給される。

一方、入力信号ＩＮの信号レベルが第２レベルである場合（例えば、その信号レベルがロウレベルである場合）、低電圧制御部１３は、第２モードを実行する。

第２モードにおいて、低電圧制御部１３は、第１〜３入力信号ＩＮ１〜ＩＮ３の信号レベルをそれぞれハイレベル、ロウレベル、ハイレベルにする。

この場合、第１のＮ型ＭＯＳトランジスタＭＮ１は第１入力信号ＩＮ１“Ｈｉｇｈ”に応じてオンし、第１接点Ａ１の電圧は第２電圧ＧＮＤまで下がるので、第２のＰ型ＭＯＳトランジスタＭＰ２は第１出力信号（第１接点Ａ１の信号）“Ｈｉｇｈ”に応じてオンする。それと同時に、第２のＮ型ＭＯＳトランジスタＭＮ２は第２入力信号ＩＮ２“Ｌｏｗ”に応じてオフする。これにより、第２接点Ｂ１の電圧が第１電圧ＶＤＤＨまで引き上げられるので、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３と短絡電流防止用Ｐ型ＭＯＳトランジスタＭＰ４がほぼ同時にオフする。更に、プッシュプル出力Ｎ型ＭＯＳトランジスタＭＮ３は第３入力信号ＩＮ３“Ｈｉｇｈ”に応じてオンすることにより、出力ノードＯＵＴの電圧が第２電圧ＧＮＤとなる。

ここで、第１モードにおいて、短絡などの異常が発生したときに、出力ノードＯＵＴの電圧が第１電圧ＶＤＤＨから第２電圧ＧＮＤまで急激に引き下げられた場合を想定する。

この場合、第１接点Ａ１の電圧は、短絡電流防止用Ｐ型ＭＯＳトランジスタＭＰ４を介して出力ノードＯＵＴの電圧と同時に引き下がることで、第２のＰ型ＭＯＳトランジスタＭＰ２をオンさせる。第２のＰ型ＭＯＳトランジスタＭＰ２をオンさせたことにより、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３をオフさせる。その結果、出力ノードＯＵＴの電圧は第２電圧ＧＮＤで安定し、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３の破壊を防ぐことができる。

このとき、入力信号ＩＮ２がハイレベルで第２のＮ型ＭＯＳトランジスタＭＮ２がオンのままだと、オンになった第２のＰ型ＭＯＳトランジスタＭＰ２とオンのままの第２のＮ型ＭＯＳトランジスタＭＮ２とを通して、第１電源ＮＶＤＤＨから第２電源ＮＧＮＤへのパスができてしまい、第２のＰ型ＭＯＳトランジスタＭＰ２又は第２のＮ型ＭＯＳトランジスタＭＮ２が熱破壊を起こしてしまう可能性がある。これを防ぐために、低電圧制御部１３は、後述の第３モードを実行する。

図８は、駆動回路１４の動作として、アドレス期間における第３モードの動作を示すタイミングチャートである。

低電圧制御部１３は、第１モードと前記第２モードとの間に第３モードを実行する。具体的には、入力信号ＩＮの信号レベルが第１レベルである場合（その信号レベルがハイレベルである場合）、低電圧制御部１３は、第２のＰ型ＭＯＳトランジスタＭＰ２と第２のＮ型ＭＯＳトランジスタＭＮ２の間で貫通電流を発生させないように、第１モードを所定時間だけ実行し、その後に第３モードを実行する。

第１モードにおいて、低電圧制御部１３は、所定時間だけ、第１〜３入力信号ＩＮ１〜ＩＮ３の信号レベルをそれぞれロウレベル、ハイレベル、ロウレベルにする。所定時間とは、第２入力信号ＩＮ２の信号レベルがハイレベルであるときに、第２のＮ型ＭＯＳトランジスタＭＮ２がオンすることにより、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３がオンし、第３接点Ｃ１（出力ノードＯＵＴ）の信号が充分にハイレベルになる時間を表している。これにより、入力信号ＩＮ２がロウレベルで第２のＮ型ＭＯＳトランジスタＭＮ２がオフになりプッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３のゲートがハイインピーダンスになっても、出力端子ＯＵＴがハイレベルを維持できるようになり、入力信号ＩＮ２をロウレベルにしても出力端子ＯＵＴが中間電位になったり、ロウレベルに反転してしまったりするのを防ぐことができる。

第３モードにおいて、低電圧制御部１３は、第１〜３入力信号ＩＮ１〜ＩＮ３の信号レベルをロウレベルにする。即ち、低電圧制御部１３は、第２入力信号ＩＮ２の信号レベルをロウレベルにする。

以上の説明により、本発明の実施形態による駆動回路１４によれば、短絡などの異常が発生したときに、出力ノードＯＵＴの電圧が第１電圧ＶＤＤＨから第２電圧ＧＮＤまで急激に引き下げられた場合、短絡電流防止用Ｐ型ＭＯＳトランジスタＭＰ４が第１接点Ａ１と第３接点Ｃ１（出力ノードＯＵＴ）との間に設けられていることにより、第１接点Ａ１の電圧と出力ノードＯＵＴの電圧は同時に引き下がり、第２のＰ型ＭＯＳトランジスタＭＰ２がオンする。これにより、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３がオフする。その結果、出力ノードＯＵＴの電圧は第２電圧ＧＮＤで安定し、プッシュプル出力Ｐ型ＭＯＳトランジスタＭＰ３の破壊を防ぐことができる。

また、本発明の実施形態による駆動回路１４によれば、低電圧制御部１３は、第１モードを所定時間だけ実行し、その後に第３モードを実行することにより、上述の効果に加えて、第２のＰ型ＭＯＳトランジスタＭＰ２と第２のＮ型ＭＯＳトランジスタＭＮ２の間の貫通電流が発生しない。

１ プラズマディスプレイパネル（ＰＤＰ）、
２ 表示セル（容量素子）、
３ 維持ドライバ、
４ 走査ドライバ、
５ データドライバ、
６ 出力制御部、
７ 制御部、
８ 電力回収部、
１０ 駆動部、
１１ レベルシフト部、
１２ バッファ部、
１３ 低電圧制御部、
１４ 駆動回路、
１１１ レベルシフト部、
１１２ バッファ部、
１１３ 低電圧制御部、
Ｄ データ電極、
ＩＮ 入力信号、
ＩＮ１ 第１入力信号、
ＩＮ２ 第２入力信号、
ＩＮ３ 第３入力信号、
ＧＮＤ 第２電圧、
ＭＰ１ 第１のＰ型ＭＯＳトランジスタ、
ＭＰ２ 第２のＰ型ＭＯＳトランジスタ、
ＭＰ３ プッシュプル出力Ｐ型ＭＯＳトランジスタ、
ＭＰ４ 短絡電流防止用Ｐ型ＭＯＳトランジスタ、
ＭＮ１ 第１のＮ型ＭＯＳトランジスタ、
ＭＮ２ 第２のＮ型ＭＯＳトランジスタ、
ＭＮ３ プッシュプル出力Ｎ型ＭＯＳトランジスタ、
ＭＰ１０１ 第１のＰ型ＭＯＳトランジスタ、
ＭＰ１０２ 第２のＰ型ＭＯＳトランジスタ、
ＭＰ１０３ プッシュプル出力Ｐ型ＭＯＳトランジスタ、
ＭＮ１０１ 第１のＮ型ＭＯＳトランジスタ、
ＭＮ１０２ 第２のＮ型ＭＯＳトランジスタ、
ＭＮ１０３ プッシュプル出力Ｎ型ＭＯＳトランジスタ、
ＮＧＮＤ 第２電源、
ＮＶＤＤＬ 第３電源、
ＮＶＤＤＨ 第１電源、
ＯＵＴ 出力ノード、
Ｖｃ 第１設定電圧、
ＶＤＤＬ 第３電圧、
ＶＤＤＨ 第１電圧、
Ｖｄｐ データパルス電圧、
Ｖｓ 第２設定電圧、
Ｖｓｐ 走査パルス電圧、
Ｘ 維持電極、
Ｙ１〜Ｙｍ（ｍは２以上の整数） 走査電極

Claims (7)

1. 第１電圧を供給する第１電源に接続された第１、２のＰ型ＭＯＳトランジスタと、
   前記第１のＰ型ＭＯＳトランジスタと前記第１電圧よりも低い第２電圧を供給する第２電源間に接続され、そのゲートに第１入力信号が供給される第１のＮ型ＭＯＳトランジスタと、前記第１のＰ型ＭＯＳトランジスタと前記第１のＮ型ＭＯＳトランジスタとの接点である第１接点には、前記第２のＰ型ＭＯＳトランジスタのゲートが接続され、
   前記第２のＰ型ＭＯＳトランジスタと前記第２電源間に接続され、そのゲートに第２入力信号が供給される第２のＮ型ＭＯＳトランジスタと、前記第２のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接点である第２接点には、前記第１のＰ型ＭＯＳトランジスタのゲートが接続され、
   前記第１電源と出力ノード間に接続され、そのゲートが前記第２接点に接続されているプッシュプル出力Ｐ型ＭＯＳトランジスタと、
   前記出力ノードと前記第２電源間に接続され、そのゲートに前記第１入力信号と同極性の信号が供給されるプッシュプル出力Ｎ型ＭＯＳトランジスタと、
   そのソースが前記第１接点に接続され、そのドレインが前記プッシュプル出力Ｐ型ＭＯＳトランジスタと前記プッシュプル出力Ｎ型ＭＯＳトランジスタとの接点である前記出力ノードに接続され、そのゲートが前記第２接点に接続されている短絡電流防止用Ｐ型ＭＯＳトランジスタと
   を具備する駆動回路。
2. 入力信号に応じて前記第１、２入力信号を出力する低電圧制御部
   を更に具備し、
   前記低電圧制御部は、
   前記入力信号の信号レベルが第１レベルである場合、前記第１、２入力信号の信号レベルをそれぞれロウレベル、ハイレベルにする第１モードと、
   前記入力信号の信号レベルが第２レベルである場合、前記第１、２入力信号の信号レベルをそれぞれハイレベル、ロウレベルにする第２モードと、
   前記第１モードと前記第２モードとの間に前記第１、２入力信号の信号レベルをロウレベルにする第３モードと
   を実行する請求項１に記載の駆動回路。
3. 前記低電圧制御部は、前記入力信号の信号レベルが第１レベルである場合、前記第１モードを所定時間だけ実行し、その後に前記第３モードを実行する
   請求項２に記載の駆動回路。
4. 前記所定時間とは、前記第２入力信号の信号レベルがハイレベルであるときに、前記第２のＮ型ＭＯＳトランジスタがオンし、前記出力ノードの信号が充分にハイレベルになる時間を表す
   請求項３に記載の駆動回路。
5. それぞれ、その一方の放電電極が複数の維持電極であり、その他方の放電電極が複数の走査電極である複数の放電電極対と、
   前記複数の放電電極対に対向して設けられ、前記複数の放電電極対との交点に容量素子である表示セルが形成されるように設けられた複数のデータ電極と、
   前記複数の走査電極を駆動するための走査ドライバと、
   前記複数の維持電極を駆動するための維持ドライバと、
   前記複数のデータ電極を駆動するためのデータドライバと、
   を具備し、
   前記データドライバは、アドレス期間において、
   映像を表す映像データに応じたデータパルス電圧に変換する出力制御部と、
   前記複数のデータ電極の各々に対応して設けられ、前記データパルス電圧を表す入力信号のレベルを前記表示セルに書き込むためのレベルに変換する請求項１〜４のいずれかに記載の駆動回路と
   を具備するプラズマディスプレイ装置。
6. 制御部
   を更に具備し、
   前記制御部は、
   リセット期間において、維持放電が行われたときに蓄積された前記複数の維持電極と前記複数の走査電極間の電荷を調整するための電圧を前記複数の維持電極、前記複数の走査電極にそれぞれ供給するように前記維持ドライバ、前記走査ドライバを制御し、
   前記リセット期間の後の前記アドレス期間において、前記複数の走査電極と前記複数のデータ電極間で書込放電を行って前記映像データを前記表示セルに書き込むための電圧を前記複数の維持電極、前記複数の走査電極、前記複数のデータ電極にそれぞれ供給するように前記維持ドライバ、前記走査ドライバ、前記データドライバを制御し、
   前記アドレス期間の後の維持期間において、前記書込放電が行われた前記表示セルを発光する前記維持放電を前記複数の走査電極と前記複数の維持電極間で行うための電圧を前記複数の維持電極、前記複数の走査電極にそれぞれ供給するように前記維持ドライバ、前記走査ドライバを制御する
   請求項５に記載のプラズマディスプレイ装置。
7. 前記制御部は、
   前記アドレス期間において、
   第１設定電圧を前記複数の維持電極に供給するように前記維持ドライバを制御し、
   前記第２電圧よりも高い第２設定電圧を前記複数の走査電極に供給した後に、前記第２設定電圧から前記第２電圧に下がる走査パルス電圧を前記複数の走査電極に１番目から最終番目までこの順に供給するように前記走査ドライバを制御し、
   前記映像データに応じた前記データパルス電圧を前記複数のデータ電極に供給するように前記データドライバを制御する
   請求項５又は６に記載のプラズマディスプレイ装置。

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