KR100739626B1 - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서, 제1 트랜지스터의 드레인이 Vs/2 전압을 공급하는 전원에 연결되어 있으며, 제1 트랜지스터의 소스와 접지단 사이에 제2 트랜지스터가 연결되어 있다. 커패시터의 제1 단이 제1 트랜지스터와 제2 트랜지스터의 접점에 연결되어 있으며, Vs/2 전원과 커패시터의 제2 단 사이에 다이오드가 연결되어 있다. 제3 트랜지스터가 커패시터의 제2 단과 복수의 제1 전극 사이에 연결되어 있으며, 제4 트랜지스터가 복수의 제1 전극과 커패시터의 제1 단 사이에 연결되어 있다.
PDP, 에너지 회수, 인덕터, 공진

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY AND DRIVING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이다.
도 2는 본 발명의 제1 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 유지 방전 회로의 개략적인 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 유지 방전 회로의 신호 타이밍도이다.
도 5 a 내지 도 5d는 각각 도 4의 신호 타이밍에 따른 도 3의 유지 방전 회로의 동작을 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 유지 방전 회로의 개략적인 회로도이다.
본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또 는 영상을 표시하는 장치이다. 일반적으로 플라즈마 표시 장치는 한 프레임이 복수의 서브필드로 분할되어 구동된다. 각 서브필드의 어드레스 기간 동안 켜질 셀과 켜지지 않을 셀이 선택되고, 유지 기간 동안 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전이 수행된다.
특히, 유지 기간 동안 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가되므로, 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 트랜지스터는 최소한 하이 레벨 전압과 로우 레벨 전압의 차이에 해당하는 전압을 내압으로 가져야 한다. 이와 같이 높은 내압을 가지는 트랜지스터로 인해 유지 방전 회로의 단가가 증가한다.
본 발명이 이루고자 하는 기술적 과제는 유지 방전 회로에서 낮은 내압의 트랜지스터를 사용할 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면 플라즈마 표시 장치가 제공된다. 이 플라즈마 표시 장치는, 복수의 제1 전극; 제1 전압을 공급하는 제1 전원에 제1 단이 전기적으로 연결되어 있는 제1 트랜지스터; 상기 제1 트랜지스터의 제2 단에 제1 단이 전기적으로 연결되고 제2 전압을 공급하는 제2 전원에 제2 단이 전기적으로 연결되어 있는 제2 트랜지스터; 제3 전압을 충전하고 있으며, 제1 단이 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접점에 전기적으로 연결되 어 있는 커패시터; 상기 제1 전원과 상기 커패시터의 제2 단 사이에 전기적으로 연결되어 있는 충전 경로; 상기 커패시터의 제2 단과 상기 복수의 제1 전극 사이에 전기적으로 연결되어 있는 제3 트랜지스터; 및 상기 복수의 제1 전극과 상기 커패시터의 제1 단 사이에 전기적으로 연결되어 있는 제4 트랜지스터를 포함한다. 한편, 제1 기간 동안 상기 제2 및 제4 트랜지스터를 턴온 상태로 설정하고, 제2 기간 동안 상기 제3 트랜지스터를 턴온 상태로 설정하고, 제3 기간 동안 상기 제1 및 제3 트랜지스터를 턴온 상태로 설정하며, 제4 기간 동안 상기 제3 트랜지스터를 턴온 상태로 설정하는 제어부를 더 포함한다.
본 발명의 다른 특징에 따르면, 제1 전극과 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 제1 전압을 공급하는 제1 전원을 통하여, 상기 제1 전극에 상기 제1 전압을 인가하는 단계; 상기 제1 전원과 제2 전압을 충전하고 있는 커패시터를 통하여, 상기 제1 전극에 상기 제1 전압과 상기 제2 전압의 합에 해당하는 제3 전압을 인가하는 단계; 상기 제1 전원을 통하여, 상기 제1 전극에 상기 제1 전압을 인가하는 단계; 및 상기 제1 전극에 상기 제1 전압보다 낮은 제4 전압을 인가하는 단계를 포함한다. 한편, 상기 제1 전극에 상기 제4 전압을 인가하는 단계는, 상기 제1 전원을 통하여 상기 커패시터를 상기 제2 전압을 충전하는 단계를 더 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이며, 도 2는 본 발명의 제1 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하 "A 전극"이라 함)(A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1~Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1~Yn)을 포함한다. 일반적으로 X 전극(X1~Xn)은 각 Y 전극(Y1~Yn)에 대응해서 형성되어 있으며, Y 전극(Y1~Yn)과 X 전극(X1~Xn)은 A 전극(A1~Am)과 직교하도록 배치된다. 이때, A 전극(A1~Am)과 X 및 Y 전극(X1~Xn, Y1~Yn)의 교차부에 있는 방전 공간이 방전 셀(110)을 형성한다.
제어부(200)는 외부로부터 영상 신호를 수신하여 구동 제어 신호를 출력하며, 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하여 구동한다. 그리고 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 제어부(200)로부터의 구동 제어 신호에 따라 각각 A 전극(A1~Am), X 전극(X1~Xn) 및 Y 전극(Y1~Yn)에 구동 전압을 인가한다.
구체적으로, 각 서브필드의 어드레스 기간 동안 A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 복수의 방전 셀(110) 중에서 해당 서브필드에서 켜질 방전 셀과 켜지지 않을 방전 셀을 선택한다. 각 서브필드의 유지 기간 동안, 도 2에 나타낸 바와 같이 X 전극 구동부(400)는 복수의 X 전극(X1~Xn)에 하이 레벨 전압(Vs) 및 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고 Y 전극 구동부(500)는 복수의 Y 전극(Y1~Yn)에 유지 방전 펄스를 X 전극(X1~Xn)에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다. 한편, 도 2에 나타낸 바와 같이 본 발명의 제1 실시예에 따른 유지 방전 펄스는 로우 레벨 전압(0V)에서 하이 레벨 전압(Vs)로 상승할 때와 하이 레벨 전압(Vs)에서 로우 레벨 전압(0V)로 하강할 때에, 중간 레벨 전압(Vs/2)에서 소정의 시간동안 멈춘다. 즉, 유지 방전 펄스는 로우 레벨 전압(0V), 중간 레벨 전압(Vs/2) 및 하이 레벨 전압(Vs)인 3개의 레벨을 가진다. 이와 같이 3개의 레벨을 가짐으로 인해 아래에서 설명하는 바와 같이 낮은 내압의 트랜지스터를 사용할 수 있다.
다음, 도 2의 유지 방전 펄스를 공급하는 유지 방전 회로에 대해서 도 3, 도 4 및 도 5a 내지 도 5d를 참조하여 상세하게 설명한다.
도 3은 본 발명의 제1 실시예에 따른 유지 방전 회로(410)의 개략적인 회로도이다. 도 3에서 설명의 편의상 복수의 X 전극(X1~Xn)에 연결되어 있는 유지 방전 회로(410)만을 도시하였으며, 이러한 유지 방전 회로(410)는 도 1의 X 전극 구동부(400)에 형성될 수 있다. 그리고 복수의 Y 전극(Y1~Yn)에 연결된 유지 방전 회로(510)도 도 3의 유지 방전 회로(410)와 동일한 구조를 가질 수 있으며, 도 3의 유지 방전 회로(410)와 다른 구조를 가질 수 있다.
이러한 유지 방전 회로(410)은 복수의 X 전극(X1~Xn)에 공통으로 연결될 수 있으며, 또는 복수의 X 전극(X1~Xn) 중 일부 전극에만 연결될 수 있다. 그리고 유지 방전 회로(410)에서는 설명의 편의상 하나의 X 전극(X)과 하나의 Y 전극(Y)만을 도시하였으며, X 전극(X)와 Y 전극(Y)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.
도 3에 나타낸 바와 같이, 제1 실시예에 따른 유지 방전 회로(410)는 트랜지스터(S1, S2, S3, S4), 다이오드(D) 및 커패시터(C)를 포함한다. 도 3에서는 트랜지스터(S1~S4)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(S1~S4)에는 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(S1~S4)로 사용될 수도 있다. 또한, 도 3에서는 트랜지스터(S1~S4)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(S1~S4)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수도 있다.
도 3을 보면, 트랜지스터(S1)의 드레인은 유지 방전 펄스의 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)의 절반에 해당하는 Vs/2 전압을 공급하는 전원(Vs/2)에 연결되어 있다. 이때, 전원(Vs/2)은 스위칭 모드 전원 공급 장치(switching mode power supply, SMPS)(도시하지 않음)의 출력단에 연결된 커패시터에 의해 제공될 수 있다. 트랜지스터(S1)의 소스에 트랜지스터(S2)의 드레인이 연결되어 있으며, 트랜지스터(S2)의 소스는 로우 레벨 전압, 즉 접지 전압(0V)을 공급하는 접지단에 연결되어 있다. 커패시터(C)의 제1 단은 트랜지스터(S1)의 소스와 트랜지스터(S2)의 드레인에 연결되어 있다. 커패시터(C)의 제2 단에 다이오드(D)의 캐소드가 연결되고, 다이오드(D)의 애노드가 전원(Vs/2)에 연결되어 있다. 이때, 다이오드(D) 는 트랜지스터(S2)의 턴온 시에 커패시터(C)를 Vs/2 전압으로 충전하는 충전 경로를 형성하며, 이 충전 경로에 의해 커패시터(C)는 Vs/2 전압으로 충전된다. 다이오드(D) 대신에 충전 경로를 형성할 수 있는 다른 소자(예를 들어, 트랜지스터)를 사용할 수도 있다.
X 전극에 트랜지스터(S3)의 소스와 트랜지스터(S4)의 드레인이 연결되어 있고, 트랜지스터(S3)의 드레인은 커패시터(C)의 제2 단에 연결되어 있으며, 트랜지스터(S4)의 소스는 커패시터(C)의 제1 단에 연결되어 있다.
다음, 도 3의 유지 방전 회로(410)의 동작에 대해서 도 4, 도 5a 내지 도 5d를 참조하여 상세하게 설명한다.
도 4는 본 발명의 제1 실시예에 따른 유지 방전 회로(410)의 신호 타이밍도이며, 도 5a 내지 도 5d는 각각 도 4의 신호 타이밍에 따른 도 3의 유지 방전 회로의 동작을 나타내는 도면이다.
먼저, 도 4 및 도 5a를 보면, 모드 1(M1)에서 트랜지스터(S2, S4)가 턴온되어, X 전극, 트랜지스터(S4), 트랜지스터(S2) 및 접지단의 경로를 통해 X 전극에 0V 전압이 인가된다. 또한, 도 5a에 나타낸 바와 같이 전원(Vs/2), 다이오드(D), 커패시터(C), 트랜지스터(S2) 및 접지단의 경로를 통해 커패시터(C)에 Vs/2 전압이 충전된다. 이때, 트랜지스터(S2, S4)의 드레인은 0V 전압이고, 트랜지스터(S1, S3)의 드레인이 Vs/2 전압이므로, 턴오프된 트랜지스터(S1, S3)의 드레인 소스 사이에는 Vs/2 전압이 걸린다. 따라서, Vs/2 전압을 내압으로 가지는 트랜지스터(S1,S3)를 사용할 수 있다.
모드 2에서는 트랜지스터(S2, S4)가 턴오프되고 트랜지스터(S3)가 턴온되어, 도 5b에 나타낸 바와 같이 Vs/2 전원, 다이오드(D), 트랜지스터(S3) 및 X 전극의 경로를 통해 X 전극에 Vs/2 전압이 인가된다. 이때, 트랜지스터(S1, S4)의 드레인이 Vs/2 전압이므로, 턴오프된 트랜지스터(S1, S2, S4)의 드레인 소스 사이에는 Vs/2 이하의 전압이 걸린다. 따라서, Vs/2 전압을 내압을 가지는 트랜지스터(S1, S3, S4)를 사용할 수 있다.
모드 3에서는 트랜지스터(S3)가 턴온된 상태에서 트랜지스터(S1)가 턴온되어, 도 5c에 나타낸 바와 같이 Vs/2 전원, 트랜지스터(S1), 커패시터(C), 트랜지스터(S3) 및 X 전극의 경로를 통해 X 전극에 Vs 전압이 인가된다. 트랜지스터(S1)의 턴온에 의해 커패시터(C)의 제1 단이 Vs/2 전압이 되어 커패시터(C)의 제2 단의 전압이 Vs 전압이 됨으로써, X 전극에 Vs 전압이 인가된다. 이때, 트랜지스터(S2)의 드레인 전압은 Vs/2 전압이고 트랜지스터(S4)의 드레인 전압은 Vs 전압이므로, 턴오프된 트랜지스터(S2, S4)의 드레인 소스 사이에는 Vs/2 전압이 걸린다. 따라서, Vs/2 전압을 내압으로 가지는 트랜지스터(S2, S4)를 사용할 수 있다.
모드 4에서는 트랜지스터(S3)가 턴온된 상태에서 트랜지스터(S1)이 턴오프되어, 도 5d에 나타낸 바와 같이 Vs/2 전원, 다이오드(D), 트랜지스터(S3) 및 X 전극의 경로를 통해 X 전극에 Vs/2 전압이 인가된다. 이때, 트랜지스터(S1, S4)의 드레인이 Vs/2 전압이므로, 턴오프된 트랜지스터(S1, S2, S4)의 드레인 소스 사이에는 Vs/2 이하의 전압이 걸린다. 따라서, Vs/2 전압을 내압을 가지는 트랜지스터(S1, S2, S4)를 사용할 수 있다.
이와 같이, 본 발명의 제1 실시예에서는 유지 기간 동안 모드 1 내지 4(M1~M4)가 해당 서브필드의 가중치에 해당하는 회수만큼 반복되어 X 전극에 Vs 전압과 0V 전압이 교대로 인가될 수 있다.
이상, 본 발명의 제1 실시예에서는 X 전극과 Y 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와는 달리 X 전극과 Y 전극 중 하나의 전극에만 유지 방전 펄스가 인가될 수도 있다. 아래에서는 이러한 실시예에 대해서 도 6 및 도 7을 참조하여 상세하게 설명한다.
도 6은 본 발명의 제2 실시예에 따른 유지 방전 펄스를 나타내는 도면이며, 도 7은 본 발명의 제2 실시예에 따른 유지 방전 회로(410')의 개략적인 회로도이다.
도 6에 나타낸 바와 같이 본 발명의 제2 실시예에서는 유지 기간 동안 복수의 X 전극(X1~Xn)에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가되고, 복수의 Y 전극(Y1~Yn)에는 0V 전압이 인가된다. 그리고 -VS 전압이 인가되고 Vs 전압이 인가되기 전에 중간 레벨 전압인 0V 전압이 소정 시간 동안 인가되며, Vs 전압이 인가되고 -Vs 전압이 인가되기 전에 중간 레벨 전압인 0V 전압이 소정 시간 동안 인가된다. 이와 같이 하면, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다.
도 7을 보면, 제2 실시예에 따른 유지 방전 회로(410')는 전원에서 공급하는 전압과 커패시터(C)에 충전되는 전압을 제외하면 제1 실시예와 동일하다. 구체적으로, 트랜지스터(S1)의 드레인이 접지단에 연결되고 트랜지스터(S2)의 소스가 -Vs 전압을 공급하는 전원(-Vs)에 연결되어 있다. 따라서, 트랜지스터(S1, S2)의 동작에 의해 커패시터(C)의 제1 단에는 -Vs 전압과 0V 전압이 선택적으로 인가될 수 있다. 그리고 트랜지스터(S2)가 턴온되는 경우에 다이오드(D)에 의해 커패시터(C)에는 Vs 전압이 충전된다.
그러면 도 4의 모드 3(M3)에서 접지단, 트랜지스터(S1), 커패시터(C) 및 트랜지스터(S3)를 통해 X 전극에 Vs 전압이 인가되고, 모드 1(M1)에서 트랜지스터(S4), 트랜지스터(S2) 및 전원(-Vs)를 통해 X 전극에 -Vs 전압이 인가된다. 그리고 이 경우에도 턴오프된 트랜지스터의 드레인과 소스 사이에는 하이 레벨 전압(Vs)과 로우 레벨 전압(-Vs)의 차이에 절반에 해당하는 전압(Vs) 이하의 전압이 걸린다. 따라서 제2 실시예에 따른 유지 방전 회로(410')는 X 전극에 Vs 전압과 -Vs 전압을 교대로 인가하고, 낮은 내압을 가지는 트랜지스터를 사용할 수 있다.
그리고 도 6 및 도 7에서는 X 전극에 유지 방전 회로(410')가 연결되고 Y 전극에는 0V 전압이 인가되는 것으로 가정하였지만, Y 전극에 유지 방전 회로가 연결되고 X 전극에 0V 전압이 인가될 수도 있다.
또한, 도 7의 회로에서 트랜지스터(S2)의 소스를 -Vs/2 전압을 공급하는 전원에 연결하면, X 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스가 인가될 수도 있다. 이 경우에는 Y 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스를 X 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명의 실시예에 따르면, 낮은 내압을 가지는 트랜지스터를 사용할 수 있어 유지 방전 회로의 단가를 감소시킨다.

Claims (11)

  1. 복수의 제1 전극;
    제1 전압을 공급하는 제1 전원에 제1 단이 전기적으로 연결되어 있는 제1 트랜지스터;
    상기 제1 트랜지스터의 제2 단에 제1 단이 전기적으로 연결되고 제2 전압을 공급하는 제2 전원에 제2 단이 전기적으로 연결되어 있는 제2 트랜지스터;
    제3 전압을 충전하고 있으며, 제1 단이 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접점에 전기적으로 연결되어 있는 커패시터;
    상기 제1 전원과 상기 커패시터의 제2 단 사이에 전기적으로 연결되어 있는 충전 경로;
    상기 커패시터의 제2 단과 상기 복수의 제1 전극 사이에 전기적으로 연결되어 있는 제3 트랜지스터; 및
    상기 복수의 제1 전극과 상기 커패시터의 제1 단 사이에 전기적으로 연결되어 있는 제4 트랜지스터를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 충전 경로는 상기 제1 전원에 애노드가 전기적으로 연결되며 상기 커패시터의 제2 단에 캐소드가 전기적으로 연결되는 다이오드를 포함하는 플라즈마 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 트랜지스터의 턴온 시에 상기 커패시터는 상기 제3 전압으로 충전되며, 상기 제3 전압은 상기 제1 전압과 상기 제2 전압의 차에 해당하는 플라즈마 표시 장치.
  4. 제1항 또는 제2항에 있어서,
    제1 기간 동안 상기 제2 및 제4 트랜지스터를 턴온 상태로 설정하고, 제2 기간 동안 상기 제3 트랜지스터를 턴온 상태로 설정하고, 제3 기간 동안 상기 제1 및 제3 트랜지스터를 턴온 상태로 설정하며, 제4 기간 동안 상기 제3 트랜지스터를 턴온 상태로 설정하는 제어부를 더 포함하는 플라즈마 표시 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 전압은 접지 전압이며, 상기 제1 전압은 양의 전압인 플라즈마 표시 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 전압은 접지 전압이며, 상기 제2 전압은 음의 전압인 플라즈마 표시 장치.
  7. 제1 전극과 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,
    제1 전압을 공급하는 제1 전원을 통하여, 상기 제1 전극에 상기 제1 전압을 인가하는 단계;
    상기 제1 전원과 제2 전압을 충전하고 있는 커패시터를 통하여, 상기 제1 전극에 상기 제1 전압과 상기 제2 전압의 합에 해당하는 제3 전압을 인가하는 단계;
    상기 제1 전원을 통하여, 상기 제1 전극에 상기 제1 전압을 인가하는 단계; 및
    상기 제1 전극에 상기 제1 전압보다 낮은 제4 전압을 인가하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  8. 제7항에 있어서,
    상기 제1 전극에 상기 제4 전압을 인가하는 단계는, 상기 제1 전원을 통하여 상기 커패시터를 상기 제2 전압을 충전하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 전극에 상기 제3 전압을 인가하는 단계는 상기 제2 전극에 상기 제4 전압을 인가하는 단계를 포함하며,
    상기 제1 전극에 상기 제4 전압을 인가하는 단계는 상기 제2 전극에 상기 제 3 전압을 인가하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  10. 제9항에 있어서,
    상기 제1 전압과 상기 제2 전압을 동일하며, 상기 제4 전압은 접지 전압인 플라즈마 표시 장치의 구동 방법.
  11. 제7항 또는 제8항에 있어서,
    상기 제1 전압과 상기 제4 전압의 차는 상기 제3 전압과 동일한 플라즈마 표시 장치의 구동 방법.
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