KR100739575B1

KR100739575B1 - 플라즈마 표시 장치 및 그 구동 장치

Info

Publication number: KR100739575B1
Application number: KR1020050112859A
Authority: KR
Inventors: 곽상신
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-11-24
Filing date: 2005-11-24
Publication date: 2007-07-16
Also published as: KR20070054832A

Abstract

플라즈마 표시 장치에서, 제1 전극에 소스가 연결된 제1 트랜지스터의 드레인에 Vs 전원이 연결되고, 제1 전극에 드레인이 연결된 제2 트랜지스터의 소스에 접지단이 연결되어 있다. 제3 트랜지스터의 소스가 제1 전극에 연결되고, 제4 트랜지스터의 소스가 접지단에 연결되어 있다. 그리고 제3 트랜지스터의 드레인과 제4 트랜지스터의 드레인 사이에 인덕터와 전력 회수용 커패시터가 직렬로 연결되어 있다. 이와 같이 하면, 제3 또는 제4 트랜지스터와 이들의 바디 다이오드를 통해 공진 경로가 형성된다.

PDP, 에너지 회수, 인덕터, 공진, 주입

Description

플라즈마 표시 장치 및 그 구동 장치 {PLASMA DISPLAY AND DRIVING DEVICE THEREOF}

도 1은 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이며,

도 2는 본 발명의 제1 실시예에 따른 유지 방전 펄스를 나타내는 도면이며,

도 3은 본 발명의 제1 실시예에 따른 유지 방전 회로의 개략적인 회로도이며,

도 4는 게이트 구동 회로의 일 예를 나타내는 도면이며,

도 5는 도 3의 유지 방전 회로의 신호 타이밍도이며,

도 6a 내지 도 6d는 각각 도 5의 신호 타이밍에 따른 도 3의 유지 방전 회로의 동작을 나타내는 도면이다.

도 7은 본 발명의 제2 실시예에 따른 유지 방전 펄스를 나타내는 도면이며,

도 8은 본 발명의 제2 실시예에 따른 유지 방전 회로의 개략적인 회로도이다.

본 발명은 플라즈마 표시 장치 및 그 구동 장치에 관한 것으로, 특히 플라즈마 표시 장치의 에너지 회수 회로에 관한 것이다.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 장치이다. 일반적으로 플라즈마 표시 장치는 한 프레임이 복수의 서브필드로 분할되어 구동된다. 각 서브필드의 어드레스 기간 동안 켜질 셀과 켜지지 않을 셀이 선택되고, 유지 기간 동안 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전이 수행된다.

이러한 동작을 하기 위해서, 유지 기간 동안 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가된다. 이때, 유지 방전이 일어나는 두 전극은 용량성 성분으로 작용하므로, 전극에 하이 레벨 전압 또는 로우 레벨 전압을 인가하기 위해서는 무효 전력이 필요하다. 따라서 플라즈마 표시 장치의 유지 방전 회로에는 무효 전력을 회수하여 재사용하는 에너지 회수 회로가 사용된다.

유지 방전 회로의 에너지 회수 회로에는 전극의 전압을 증가시키기 위한 경로를 형성하는 트랜지스터와 다이오드 및 전극의 전압을 감소시키기 위한 경로를 형성하는 트랜지스터와 다이오드가 각각 형성되어 있다. 이러한 트랜지스터와 다이오드의 사용으로 인해 플라즈마 표시 장치의 단가가 증가한다.

본 발명이 이루고자 하는 기술적 과제는 유지 방전 회로의 단가를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 장치와 구동 방법을 제공하는 것이다.

이러한 과제를 해결하기 위해, 본 발명의 한 실시예에 따르면, 복수의 제1 전극, 제1 내지 제4 트랜지스터, 인덕터 및 커패시터를 포함하는 플라즈마 표시 장치가 제공된다. 제1 트랜지스터는 복수의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있으며, 제2 트랜지스터는 복수의 제1 전극과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있다. 제3 트랜지스터의 제1단이 복수의 제1 전극에 연결되어 있으며, 제3 트랜지스터의 제2단에 인덕터의 제1단이 연결되어 있다. 그리고 인덕터의 제2단에 커패시터의 제1단이 연결되어 있으며, 커패시터의 제2단과 제2 전원 사이에 제4 트랜지스터가 연결되어 있다.

본 발명의 다른 실시예에 따르면, 제1 전극을 포함하는 플라즈마 표시 장치의 구동 장치가 제공된다. 이 구동 장치에서, 제1 트랜지스터의 소스가 제1 전극에 연결되어 있으며, 제2 트랜지스터의 소스가 제1 전압을 공급하는 제1 전원에 소스가 연결되어 있다. 인덕터와 커패시터가 제1 트랜지스터의 드레인과 제2 트랜지스터의 드레인 사이에 직렬로 연결되어 있다. 이때, 이 구동 장치는 제1 트랜지스터를 턴온하여 제2 트랜지스터의 바디 다이오드와 제1 트랜지스터에 의해 형성되는 경로로 제1 전극의 전압을 증가시키고, 제2 트랜지스터를 턴온하여 제1 트랜지스터의 바디 다이오드와 제2 트랜지스터에 의해 형성되는 경로로 제1 전극의 전압을 감소시킨다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

그리고 명세서 전체에서 전압을 고정한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.

이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 장치와 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이며, 도 2는 본 발명의 제1 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.

도 1에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하 "A 전극"이라 함)(A₁-A_m), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X₁-X_n) 및 주사 전극(이하, "Y 전극"이라 함)(Y₁-Y_n)을 포함한다. 일반적으로 X 전극(X₁-X_n)은 각 Y 전극(Y₁-Y_n)에 대응해서 형성되어 있으며, Y 전극(Y₁-Y_n)과 X 전극(X₁-X_n)은 A 전극(A₁-A_m)과 직교하도록 배치된다. 이때, A 전극(A₁-A_m)과 X 및 Y 전극(X₁-X_n, Y₁-Y_n)의 교차부에 있는 방전 공간이 방전 셀(110)을 형성한다.

제어부(200)는 외부로부터 영상 신호를 수신하여 구동 제어 신호를 출력하며, 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하여 구동한다. 그리고 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 제어부(200)로부터의 구동 제어 신호에 따라 각각 A 전극(A₁-A_m), X 전극(X₁-X_n) 및 Y 전극(Y₁-Y_n)에 구동 전압을 인가한다.

구체적으로, 각 서브필드의 어드레스 기간 동안 A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 복수의 방전 셀(110) 중에서 해당 서브필드에서 켜질 방전 셀과 켜지지 않을 방전 셀을 선택한다. 각 서브필드의 유지 기간 동안, 도 2에 도시한 바와 같이 X 전극 구동부(400)는 복수의 X 전극(X₁-X_n)에 하이 레벨 전압(Vs) 및 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고 Y 전극 구동부(500)는 복수의 Y 전 극(Y₁-Y_n)에 유지 방전 펄스를 X 전극(X₁-X_n)에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다.

다음, 도 2의 유지 방전 펄스를 공급하는 유지 방전 회로에 대해서 도 3, 도 4, 도 5, 도 6a 내지 도 6d를 참조하여 상세하게 설명한다.

도 3은 본 발명의 제1 실시예에 따른 유지 방전 회로(410)의 개략적인 회로도이다. 도 3에서는 설명의 편의상 복수의 X 전극(X₁-X_n)에 연결되어 있는 유지 방전 회로(410)만을 도시하였으며, 이러한 유지 방전 회로(410)는 도 1의 X 전극 구동부(400)에 형성될 수 있다. 그리고 복수의 Y 전극(Y₁-Y_n)에 연결된 유지 방전 회로(510)도 도 3의 유지 방전 회로(410)와 동일한 구조를 가질 수 있으며, 도 3의 유지 방전 회로(410)와 다른 구조를 가질 수도 있다.

이러한 유지 방전 회로(410)는 복수의 X 전극(X₁-X_n)에 공통으로 연결될 수도 있으며, 또는 복수의 X 전극(X₁-X_n) 중 일부 전극에만 연결될 수도 있다. 그리고 유지 방전 회로(410)에서는 설명의 편의상 하나의 X 전극(X)과 하나의 Y 전극(Y)만을 도시하였으며, X 전극(X)과 Y 전극(Y)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.

도 3에 도시한 바와 같이, 제1 실시예에 따른 유지 방전 회로(410)는 트랜지 스터(S1, S2, S3, S4), 다이오드(D1, D2), 인덕터(L) 및 에너지 회수용 전원인 커패시터(C1)를 포함한다. 그리고 도 3에서는 트랜지스터(S1-S4)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였지만, 유사한 기능을 하는 다른 트랜지스터가 사용될 수도 있다. 그리고 도 3의 트랜지스터(S1-S4)에는 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있다. 또한, 도 3에서는 이들 트랜지스터(S1-S4)를 각각 하나의 트랜지스터로 도시하였지만, 이들 트랜지스터(S1-S4)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수도 있다.

구체적으로, 트랜지스터(S1)의 드레인이 유지 방전 펄스의 하이 레벨 전압(Vs)을 공급하는 전원(Vs)에 연결되고, 트랜지스터(S2)의 소스가 유지 방전 펄스의 로우 레벨 전압(0V)을 공급하는 전원인 접지단에 연결되어 있다. 트랜지스터(S1)의 소스와 트랜지스터(S2)의 드레인은 X 전극에 연결되고, X 전극에 트랜지스터(S3)의 소스가 연결되어 있다. 트랜지스터(S3)의 드레인에 인덕터(L)의 제1단이 연결되고, 인덕터(L)의 제2단에 커패시터(C1)의 제1단이 연결되어 있다. 커패시터(C1)의 제2단에 트랜지스터(S4)의 드레인이 연결되고, 트랜지스터(S4)의 소스가 접지단에 연결되어 있다. 이때, 커패시터(C1)에는 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)의 차이보다 작은 전압이 충전되어 있으며, 본 발명의 제1 실시예에서는 커패시터(C1)에 Vs 전압과 0V 전압의 차이의 절반에 해당하는 전압(Vs/2)이 충전되어 있다. 즉, 커패시터(C1)는 접지단과 함께 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)의 중간 전압(Vs/2)을 공급한다.

그리고 인덕터(L)의 제1단 및 제2단의 전압을 클램핑하기 위해 다이오드(D1, D2)가 추가로 형성될 수도 있다. 이때, 다이오드(D1)의 애노드가 인덕터(L)의 제1단에 연결되고, 다이오드(D2)의 애노드가 인덕터(L)의 제2단에 연결되고, 다이오드(D1, D2)의 캐소드가 전원(Vs)에 연결된다.

이때, 트랜지스터(S1-S4)의 게이트에는 턴온 및 턴오프 동작을 제어하기 위한 게이트 구동 회로(도시하지 않음)가 각각 연결되어 있다. 게이트 구동 회로는 NMOS 트랜지스터(S1-S4)를 턴온하기 위해서 각 트랜지스터(S1-S4)의 게이트에 소스 전압보다 일정 전압만큼 높은 전압을 인가한다. 따라서 게이트 구동 회로는 플로팅 전원의 음극을 소스에 연결하고 플로팅 전원의 양극을 사용하여 트랜지스터(S1-S4)의 게이트 전압을 조절한다. 따라서 소스 전압이 항상 동일한 트랜지스터의 게이트 구동 회로는 동일한 플로팅 전원을 사용할 수 있다.

아래에서는 도 4를 참조하여 트랜지스터의 소스 전압과 게이트 구동 회로의 플로팅 전원 사이의 관계에 대해서 설명한다. 도 4는 게이트 구동 회로의 일 예를 나타내는 도면이다. 도 4에서는 설명의 편의상 트랜지스터(S1)에 연결되어 있는 게이트 구동 회로(420)만을 도시하였다.

도 4에 도시한 바와 같이, 게이트 구동 회로(420)는 플로팅 전원(421), 증폭기(422) 및 저항(R1)을 포함한다. 도 4에서는 증폭기(422)를 NPN 트랜지스터(Q1)와 PNP 트랜지스터(Q2)로 이루어지는 푸시풀 증폭기로 도시하였으며, 플로팅 전원(421)을 커패시터로 도시하였다. 그리고 플로팅 전원(421)의 양극과 음극 사이의 전압(Vcc)은 트랜지스터(S1)의 문턱 전압보다 큰 전압으로 가정한다.

구체적으로, 두 트랜지스터(Q1, Q2)의 베이스에 제어 신호(in)가 입력되고, NPN 트랜지스터(Q1)의 컬렉터에 플로팅 전원(421)의 양극이 연결되어 있다. PNP 트랜지스터(Q2)의 컬렉터에 플로팅 전원(421)의 음극이 연결되고, 플로팅 전원(421)의 음극은 트랜지스터(S1)의 소스에 연결되어 있다. 그리고 두 트랜지스터(Q1, Q2)의 베이스는 저항(R1)을 통하여 트랜지스터(S1)의 게이트에 연결되어 있다.

이때, 제어 신호(in)가 하이 레벨 전압으로 되면, 트랜지스터(Q1)가 턴온되어 트랜지스터(S1)의 게이트에는 플로팅 전원(421)에 의해 트랜지스터(S1)의 소스 전압(Vsr)과 플로팅 전원(421)의 전압(Vcc)의 합에 해당하는 전압(Vsr+Vcc)이 인가된다. 그러면, 트랜지스터(S1)의 게이트-소스 전압이 대략 Vcc 전압으로 되어 트랜지스터(S1)가 턴온된다. 그리고 제어 신호(in)가 로우 레벨 전압으로 되면, 트랜지스터(Q2)가 턴온되어 트랜지스터(S1)의 게이트에는 대략 트랜지스터(S1)의 소스 전압(Vsr)이 인가된다. 그러면, 트랜지스터(S1)의 게이트-소스 전압이 대략 0V 전압으로 되어 트랜지스터(S1)가 턴오프된다.

이와 같이, 게이트 구동 회로(420)에서 한 전극이 트랜지스터(S1)의 소스에 연결되어 있는 플로팅 전원(421)을 사용하면, 트랜지스터(S1)의 게이트-소스 전압을 트랜지스터(S1)의 소스 전압에 관계 없이 턴온 전압 또는 턴오프 전압으로 설정할 수 있다.

다시 도 3을 보면, 트랜지스터(S3)의 소스와 트랜지스터(S1)의 소스는 동일하게 X 전극에 연결되어 있으므로, 두 트랜지스터(S1, S3)의 게이트 구동 회로는 동일한 플로팅 전원을 사용할 수 있다. 마찬가지로, 트랜지스터(S4)의 소스와 트랜 지스터(S2)의 소스는 접지단에 공통으로 연결되어 있으므로, 두 트랜지스터(S2, S4)의 게이트 구동 회로도 동일한 플로팅 전원을 사용할 수 있다.

따라서 본 발명의 제1 실시예에 따른 유지 방전 구동 회로는 두 개의 플로팅 전원으로 트랜지스터(S1-S4)를 동작시킬 수 있다.

다음, 도 3의 유지 방전 회로(410)의 동작에 대해서 도 5, 도 6a 내지 도 6d를 참조하여 상세하게 설명한다.

도 5는 도 3의 유지 방전 회로의 신호 타이밍도이며, 도 6a 내지 도 6d는 각각 도 5의 신호 타이밍에 따른 도 3의 유지 방전 회로의 동작을 나타내는 도면이다.

먼저, 도 5의 모드 1(M1) 직전(M4)에 트랜지스터(S2)가 턴온되어 Y 전극의 전압(Vy)이 0V 전압으로 유지되어 있는 것으로 가정한다.

도 5 및 도 6a를 보면, 모드 1(M1)에서는 트랜지스터(S2)가 턴오프되고 트랜지스터(S3)가 턴온된다. 그러면 접지단, 트랜지스터(S4)의 바디 다이오드, 커패시터(C1), 인덕터(L), 트랜지스터(S3) 및 패널 커패시터(Cp)의 경로로 공진이 일어난다. 이 공진에 의해 커패시터(C1)에 저장된 에너지(I_L)가 인덕터(L1)를 통하여 패널 커패시터(Cp)에 주입되어 X 전극 전압(Vx)이 0V 전압에서 Vs 전압까지 증가한다.

이어서, 모드 2(M2)에서는 트랜지스터(S1)가 턴온되고 트랜지스터(S3)가 턴오프되어, 도 6b에 도시한 바와 같이 X 전극에 Vs 전압이 인가된다.

모드 3(M3)에서는 트랜지스터(S1)가 턴오프되고 트랜지스터(S4)가 턴온되어, 도 6c에 도시한 바와 같이 패널 커패시터(Cp), 트랜지스터(S3)의 바디 다이오드, 인덕터(L), 커패시터(C1), 트랜지스터(S4) 및 접지단의 경로로 공진이 일어난다. 그러면 패널 커패시터(Cp)에 저장된 에너지(I_L)가 인덕터(L)를 통하여 커패시터(C1)에 주입되어, X 전극 전압(Vx)이 Vs 전압에서 0V 전압까지 감소한다.

이어서, 모드 4(M4)에서는 트랜지스터(S2)가 턴온되고 트랜지스터(S4)가 턴오프되어, 도 6d에 도시한 바와 같이 X 전극에 0V 전압이 인가된다.

이상에서 설명한 바와 같이, 본 발명의 실시예에서는 유지 기간 동안 모드 1 내지 4(M1-M4)가 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 X 전극에 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스가 인가될 수 있다. 그리고 두 트랜지스터(S3, S4)와 이들의 바디 다이오드로 X 전극 전압을 증가시키고 감소시키므로, 전압 상승용 경로를 설정하는 다이오드 및 전압 하강용 경로를 설정하는 다이오드를 별도로 사용하는 회로에 비해 다이오드의 개수를 줄일 수 있다.

그리고 도 2에 도시한 바와 같이, 본 발명의 제1 실시예에서 Y 전극에 연결된 유지 방전 회로(510)는 X 전극에 Vs 전압이 인가되는 동안 Y 전극에 0V 전압을 인가하고 X 전극에 0V 전압이 인가되는 동안 Y 전극에 Vs 전압을 인가할 수 있다.

이상, 본 발명의 제1 실시예에서는 X 전극과 Y 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와는 달리 X 전극과 Y 전극 중 하나의 전극에만 유지 방전 펄스가 인가될 수도 있다. 아래에서는 이러한 실시예에 대해서 도 7 및 도 8을 참조하여 상세하게 설명한다.

도 7은 본 발명의 제2 실시예에 따른 유지 방전 펄스를 나타내는 도면이며, 도 8은 본 발명의 제2 실시예에 따른 유지 방전 회로(410')의 개략적인 회로도이다.

도 7에 도시한 바와 같이, 본 발명의 제2 실시예에서는 유지 기간 동안 복수의 X 전극(X₁-X_n)에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가되고, 복수의 Y 전극(Y₁-Y_n)에는 0V 전압이 인가된다. 이와 같이 하면, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다.

도 8을 보면, 제2 실시예에 따른 유지 방전 회로(410')는 커패시터(C1)에 충전된 전압과 로우 레벨 전압을 공급하는 전원을 제외하면 제1 실시예와 동일하다. 구체적으로 커패시터(C1)에는 Vs 전압이 충전되어 있으며, 트랜지스터(S2, S4)의 소스는 -Vs 전압을 공급하는 전원(-Vs)에 연결되어 있다.

그리고 도 7 및 도 8에서는 X 전극에 유지 방전 회로(410')가 연결되고 Y 전극에는 0V 전압이 인가되는 것으로 가정하였지만, Y 전극에 유지 방전 회로가 연결되고 X 전극에 0V 전압이 인가될 수도 있다. 또한, X 전극과 Y 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스가 반대 위상으로 인가될 수도 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같이 본 발명의 실시예에 따르면, 전극의 전압을 상승 또는 하강시키는 경로를 설정하는 다이오드를 트랜지스터의 바디 다이오드로 대체함으로써, 반도체 소자의 개수를 줄일 수 있다. 그리고 두 트랜지스터의 게이트 구동 회로가 하나의 플로팅 전원을 공유하므로, 유지 방전 회로의 단가를 줄일 수 있다.

Claims

복수의 제1 전극,

상기 복수의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제1 트랜지스터,

상기 복수의 제1 전극과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제2 트랜지스터,

상기 복수의 제1 전극에 제1단이 연결되어 있는 제3 트랜지스터,

상기 제3 트랜지스터의 제2단에 제1단이 연결되어 있는 인덕터,

상기 인덕터의 제2단에 제1단이 연결되어 있는 커패시터, 그리고

상기 제2 전원에 제1단이 연결되고 상기 커패시터의 제2단에 제2단이 연결되어 있는 제4 트랜지스터

를 포함하는 플라즈마 표시 장치.
제1항에 있어서,

상기 제3 및 제4 트랜지스터는 각각 상기 제1단에서 상기 제2단으로의 전류 경로를 형성하는 바디 다이오드를 포함하는 플라즈마 표시 장치.
제2항에 있어서,

상기 제3 및 제4 트랜지스터의 상기 제1단은 소스이며,

상기 제1 트랜지스터의 소스가 상기 복수의 제1 전극에 연결되고,

상기 제2 트랜지스터의 소스가 상기 제2 전원에 연결되어 있는 플라즈마 표시 장치.
제3항에 있어서,

상기 제1 내지 제4 트랜지스터는 각각 n채널 트랜지스터를 포함하는 플라즈마 표시 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 인덕터의 제1단과 상기 제1 전원 사이에 연결되어 있는 제1 다이오드, 그리고

상기 인덕터의 제2단과 상기 제1 전원 사이에 연결되어 있는 제2 다이오드

를 더 포함하는 플라즈마 표시 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 커패시터는 상기 제1 전압과 상기 제2 전압의 차이보다 작은 전압을 충전하고 있는 플라즈마 표시 장치.
제6항에 있어서,

상기 커패시터는 상기 제1 전압과 상기 제2 전압의 차이의 절반에 해당하는 전압을 충전하고 있는 플라즈마 표시 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 복수의 제1 전극과 함께 유지 방전을 수행하는 복수의 제2 전극을 더 포함하는 플라즈마 표시 장치.
제1 전극을 포함하는 플라즈마 표시 장치를 구동하는 구동 장치에 있어서,

상기 제1 전극에 소스가 연결되어 있는 제1 트랜지스터,

제1 전압을 공급하는 제1 전원에 소스가 연결되어 있는 제2 트랜지스터, 그리고

상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인 사이에 직렬로 연결되어 있는 인덕터 및 커패시터

를 포함하며,

상기 제1 트랜지스터를 턴온하여 상기 제2 트랜지스터의 바디 다이오드와 상기 제1 트랜지스터에 의해 형성되는 경로로 상기 제1 전극의 전압을 증가시키고,

상기 제2 트랜지스터를 턴온하여 상기 제1 트랜지스터의 바디 다이오드와 상기 제2 트랜지스터에 의해 형성되는 경로로 상기 제1 전극의 전압을 감소시키는 구동 장치.
제9항에 있어서,

상기 제1 전압보다 높은 제2 전압을 공급하는 제2 전원과 상기 제1 전극 사이에 연결되어 상기 제2 전압을 상기 제1 전극에 인가하는 제3 트랜지스터, 그리고

상기 제1 전원과 상기 제1 전극 사이에 연결되어 상기 제1 전압을 상기 제1 전극에 인가하는 제4 트랜지스터

를 더 포함하는 구동 장치.
제10항에 있어서,

상기 플라즈마 표시 장치는 상기 제1 전극과 함께 유지 방전을 수행하는 제2 전극을 더 포함하며,

상기 제1 전극에 상기 제1 전압이 인가되는 동안 상기 제2 전극에 상기 제2 전압을 인가하고, 상기 제1 전극에 상기 제2 전압이 인가되는 동안 상기 제2 전극에 상기 제1 전압을 인가하는 구동부를 더 포함하는 구동 장치.
제10항에 있어서,

상기 플라즈마 표시 장치는 유지 기간 동안 상기 제1 전극과 함께 유지 방전을 수행하는 제2 전극을 더 포함하며,

상기 유지 기간 동안 상기 제2 전극에는 상기 제1 전압과 상기 제2 전압 사이의 제3 전압이 인가되어 있는 구동 장치.
제10항 내지 제12항 중 어느 한 항에 있어서,

제1단이 상기 제1 트랜지스터의 소스에 연결되어 있는 플로팅 전원을 포함하며, 상기 플로팅 전원의 제2단의 전압에 대응하는 턴온 전압을 상기 제1 트랜지스터의 게이트에 인가하는 제1 게이트 구동 회로, 그리고

상기 플로팅 전원의 제2단의 전압에 대응하는 턴온 전압을 상기 제3 트랜지스터의 게이트에 인가하는 제2 게이트 구동 회로

를 더 포함하며,

상기 플로팅 전원의 상기 제1단은 상기 제3 트랜지스터의 소스에 연결되어 있는 구동 장치.
제10항 내지 제12항 중 어느 한 항에 있어서,

제1단이 상기 제2 트랜지스터의 소스에 연결되어 있는 플로팅 전원을 포함하며, 상기 플로팅 전원의 제2단의 전압에 대응하는 턴온 전압을 상기 제2 트랜지스터의 게이트에 인가하는 제1 게이트 구동 회로, 그리고

상기 플로팅 전원의 제2단의 전압에 대응하는 턴온 전압을 상기 제4 트랜지스터의 게이트에 인가하는 제2 게이트 구동 회로

를 더 포함하며,

상기 플로팅 전원의 상기 제1단은 상기 제4 트랜지스터의 소스에 연결되어 있는 구동 장치.