KR100787462B1 - 플라즈마 표시장치 - Google Patents

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Abstract

본 발명은, 방전 셀을 형성하는 전극, 제2단이 상기 전극과 연결되는 제1 트랜지스터, 로우 레벨 전압 또는 하이 레벨 전압을 가지는 제어 신호가 제1단에 입력되는 제1 커패시터, 제1 전원 단자, 상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 전원 단자, 상기 제1 커패시터의 제2단에 연결되어 있는 입력단 및 상기 제1 트랜지스터의 게이트에 연결되어 있는 출력단을 가지며, 상기 제1 전원 단자 또는 상기 제2 전원 단자의 전압을 상기 출력단으로 출력하는 푸시풀 회로, 상기 제1 전원 단자에 연결되어 있는 양극과 상기 제2 전원 단자에 연결되어 있는 음극을 가지는 플로팅 전원, 상기 제1 트랜지스터의 제1단과 상기 제1 커패시터의 제2단 사이에 연결되는 제1 다이오드, 그리고 상기 제1 다이오드와 반대 방향으로 상기 제1 다이오드에 직렬로 연결되는 제2 제너 다이오드를 포함하는 플라즈마 표시장치를 제공한다.

Description

플라즈마 표시장치{Apparatus for plasma display}
도 1은 본 발명의 실시예에 따른 플라즈마 표시장치의 개략적인 개념도이다.
도 2는 본 발명의 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 유지 방전 회로의 개략적인 회로도이다.
도 4는 도 3의 유지 방전 회로의 신호 타이밍도이다.
도 5는 도 3의 유지 방전 회로에 형성되는 기생 인덕턴스를 나타내는 도면이다.
도 6은 일반적인 게이트 구동 회로를 나타내는 도면이다.
도 7은 도 3의 유지 방전 회로에서 공진 경로를 모델링한 도면이다.
도 8은 도 3의 유지 방전 회로에서 기생 인덕턴스로 인한 전압 변화를 나타내는 도면이다.
도 9는 트랜지스터의 오동작 시에 발생하는 전류 경로를 나타내는 도면이다.
도 10은 본 발명의 실시예에 따른 게이트 구동회로를 나타내는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 게이트 구동회로를 나타내는 도면이다.
본 발명은 플라즈마 표시장치에 관한 것으로서, 보다 상세하게는 플라즈마 표시장치의 에너지 회수 회로의 게이트 구동 회로에 관한 것이다.
플라즈마 표시장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 장치이다. 일반적으로 플라즈마 표시장치는 한 프레임이 복수의 서브필드로 분할되어 구동된다. 각 서브필드의 어드레스 기간 동안 발광 셀과 비발광 셀이 구분되고, 유지 기간 동안 실제로 영상을 표시하기 위해 발광 셀에 대하여 유지 방전이 수행된다.
플라즈마 표시장치는 유지 기간 동안 전극에 유지 방전 펄스를 인가하기 위해 에너지 회수 회로를 사용한다. 이러한 에너지 회수 회로는 전극에 연결된 인덕터와 에너지 회수용 커패시터 사이에 연결된 트랜지스터를 턴-온(turn-on)시켜 전극과 인덕터 사이의 공진을 형성한다. 이러한 트랜지스터를 구동하기 위해 바이패스 커패시터를 가지는 게이트 구동 회로를 사용할 수 있다.
그런데, 플라즈마 표시장치에서는 발열 문제로 인해 소자들에 크기가 큰 방열판이 형성된다. 이러한 방열판(heatsink) 등으로 인해 바이패스 커패시터와 트랜지스터의 게이트를 연결하는 도전성 패턴의 길이가 길어질 수 있다. 또한, 이 때문에 이러한 도전성 패턴에 형성되는 기생 성분의 크기가 증가할 수 있다. 그러면, 기생 성분에 의해 전압 강하가 일어나서 바이패스 커패시터의 전압이 감소되어서 트랜지스터의 게이트에 인가될 수 있다.
또한, 바이패스 커패시터에 형성되는 기생 성분 등에 의해 바이패스 커패시 터의 전압이 정상적으로 부스팅되지 않아서, 트랜지스터의 게이트에 전달되는 전압이 감소할 수도 있다. 이와 같이 트랜지스터의 게이트에 인가되는 전압이 감소하면 트랜지스터가 정상적으로 턴온되지 못할 수 있다. 그러면, 에너지 회수 회로가 동작하지 않아서 플라즈마 표시장치에서 많은 발열이 발생하여 소자가 파괴될 수 있다.
본 발명은, 에너지 회수회로의 게이트 구동회로의 푸시-풀 회로를 위한 플로팅 전원과 상호 극성을 달리 하여 직렬 연결되는 제너 다이오드에 의하여, 플라즈마 표시장치의 에너지 회수 회로에서 오동작을 방지할 수 있는 게이트 구동회로를 제공하는 것을 목적으로 한다.
본 발명은, 방전 셀을 형성하는 전극, 제2단이 상기 전극과 연결되는 제1 트랜지스터, 로우 레벨 전압 또는 하이 레벨 전압을 가지는 제어 신호가 제1단에 입력되는 제1 커패시터, 제1 전원 단자, 상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 전원 단자, 상기 제1 커패시터의 제2단에 연결되어 있는 입력단 및 상기 제1 트랜지스터의 게이트에 연결되어 있는 출력단을 가지며, 상기 제1 전원 단자 또는 상기 제2 전원 단자의 전압을 상기 출력단으로 출력하는 푸시풀 회로, 상기 제1 전원 단자에 연결되어 있는 양극과 상기 제2 전원 단자에 연결되어 있는 음극을 가지는 플로팅 전원, 상기 제1 트랜지스터의 제1단과 상기 제1 커패시터의 제2단 사이에 연결되는 제1 다이오드, 그리고 상기 제1 다이오드와 반대 방향으로 상기 제1 다이오드에 직렬로 연결되는 제2 제너 다이오드를 포함하는 플라즈마 표시장치를 제공한다.
상기 제1 다이오드가 제너 다이오드인 것이 바람직하다.
상기 제1 다이오드의 애노드가 상기 제1 트랜지스터의 제1단에 연결되고, 캐소드가 상기 제2 제너 다이오드의 캐소드와 연결되고, 상기 제2 제너 다이오드의 애노드가 상기 제1 커패시터의 제2단에 연결되는 것이 바람직하다.
상기 푸시풀 회로의 출력단과 상기 제1 트랜지스터의 게이트 사이에 연결되어 있는 제1 저항, 상기 제1 커패시터의 제2단과 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제2 저항, 그리고 상기 제1 커패시터의 제1단과 접지단 사이에 연결되어 있는 제3 저항을 더 포함하는 것이 바람직하다.
상기 푸시풀 회로가, 상기 제1 전원 단자에 연결되어 있는 컬렉터, 상기 출력단에 연결되어 있는 이미터 및 상기 입력단에 연결되어 있는 베이스를 가지는 npn형 트랜지스터와, 상기 제2 전원 단자에 연결되어 있는 컬렉터, 상기 출력단에 연결되어 있는 이미터 및 상기 입력단에 연결되어 있는 베이스를 가지는 pnp형 트랜지스터를 포함하는 것이 바람직하다.
상기 제1 트랜지스터는 절연 게이트 바이폴라 트랜지스터를 포함하며, 상기 제1 트랜지스터의 제1단은 이미터인 것이 바람직하다.
상기 제1 트랜지스터는 전계 효과 트랜지스터를 포함하며, 상기 제1 트랜지스터의 제1단은 소스인 것이 바람직하다.
상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 커패시터, 상기 전극과 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 인덕터, 상기 인덕터에 연결되어 있는 제1단과 상기 제2 커패시터에 연결되어 있는 제2단을 가지는 제2 트랜지스터, 상기 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제3 트랜지스터, 그리고 상기 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제4 트랜지스터를 더 포함하는 것이 바람직하다.
본 발명의 다른 측면은, 방전 셀을 형성하는 전극, 제2단이 상기 전극과 연결되는 제1 트랜지스터, 로우 레벨 전압 또는 하이 레벨 전압을 가지는 제어 신호가 제1단에 입력되는 제1 커패시터, 제1 전원 단자, 상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 전원 단자, 상기 제1 커패시터의 제2단에 연결되어 있는 입력단 및 상기 제1 트랜지스터의 게이트에 연결되어 있는 출력단을 가지며, 상기 제1 전원 단자 또는 상기 제2 전원 단자의 전압을 상기 출력단으로 출력하는 푸시풀 회로, 상기 제1 전원 단자에 연결되어 있는 양극과 상기 제2 전원 단자에 연결되어 있는 음극을 가지는 플로팅 전원, 상기 제1 트랜지스터의 제1단과 상기 제1 커패시터의 제2단 사이에 연결되는 제1 다이오드, 상기 제1 다이오드와 반대 방향으로 상기 제1 다이오드에 직렬로 연결되는 제2 제너 다이오드, 상기 전극과 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 인덕터, 상기 인덕터에 연결되어 있는 제1단과 상기 제2 커패시터에 연결되어 있는 제2단을 가지는 제2 트랜지스터, 그리고 제3 전압을 공급하는 제3 전원에 연결되어 있는 제1단과 상기 제2 트랜지스터의 제1단에 연결되어 있는 제2단을 가지는 제3 커패시터를 포함하는 플라즈마 표시장치를 제공한다.
상기 플로팅 전원이, 상기 제2 전원 단자에 연결되어 있는 제1단과 상기 제1 전원 단자와 상기 제3 커패시터의 제1단에 연결되어 있는 제2단을 가지는 제4 커패시터를 포함하는 것이 바람직하다.
상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 커패시터, 상기 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제3 트랜지스터, 그리고 상기 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제4 트랜지스터를 더 포함하는 것이 바람직하다.
상기 제3 커패시터의 제1단과 상기 제4 커패시터의 제2단 사이에 연결되어 있는 제2 다이오드, 그리고 상기 제3 전원과 상기 제3 커패시터의 제1단 사이에 연결되어 있는 제3 다이오드를 더 포함하는 것이 바람직하다.
상기 인덕터에 연결되어 있는 애노드와 상기 제1 트랜지스터의 제2단에 연결되어 있는 캐소드를 가지는 제4 다이오드, 그리고 상기 제2 트랜지스터의 제1단에 연결되어 있는 애노드와 상기 인덕터에 연결되어 있는 캐소드를 가지는 제5 다이오드를 더 포함하는 것이 바람직하다.
본 발명에 따르면, 플라즈마 표시장치의 에너지 회수 회로에서 오동작을 방지할 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설 명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시예에 따른 플라즈마 표시장치 및 그 구동장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 플라즈마 표시장치의 개략적인 개념도이며, 도 2는 본 발명의 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하 "A 전극"이라 함)(A1-Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있 는 방전 공간이 방전 셀(110)을 형성한다.
제어부(200)는 외부로부터 영상 신호를 수신하여 구동 제어 신호를 출력하며, 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하여 구동한다. 그리고 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 제어부(200)로부터의 구동 제어 신호에 따라 각각 A 전극(A1-Am), X 전극(X1-Xn) 및 Y 전극(Y1-Yn)에 구동 전압을 인가한다.
구체적으로, 각 서브필드의 어드레스 기간 동안 A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 복수의 방전 셀(110) 중에서 해당 서브필드에서 발광 셀과 비발광 셀을 구분한다. 각 서브필드의 유지 기간 동안, 도 2에 도시한 바와 같이 X 전극 구동부(400)는 복수의 X 전극(X1-Xn)에 하이 레벨 전압(Vs) 및 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고 Y 전극 구동부(500)는 복수의 Y 전극(Y1-Yn)에 유지 방전 펄스를 X 전극(X1-Xn)에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다.
도 2와는 달리, 복수의 X 전극(X1-Xn)에 0V 전압을 인가한 상태에서 Y 전극 구동부(500)가 복수의 Y 전극(Y1-Yn)에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스를 인가할 수도 있다. 이 경우에는 X 전극 구동부(400)를 제거할 수도 있다.
다음, 도 2의 유지 방전 펄스를 공급하는 유지 방전 회로에 대해서 도 3 및 도 4를 참조하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 유지 방전 회로(510)의 개략적인 회로도이다. 도 3에서는 설명의 편의상 복수의 Y 전극(Y1-Yn)에 연결되어 있는 유지 방전 회로(510)만을 도시하였으며, 이러한 유지 방전 회로(510)는 도 1의 Y 전극 구동부(500)에 형성될 수 있다. 그리고 X 전극 구동부(400)에도 도 3의 유지 방전 회로(510)와 동일한 구조를 가진 유지 방전 회로가 형성될 수 있다.
이러한 유지 방전 회로(510)는 복수의 Y 전극(Y1-Yn)에 공통으로 연결될 수도 있으며, 또는 복수의 Y 전극(Y1-Yn) 중 일부 Y 전극에만 연결될 수도 있다. 그리고 유지 방전 회로(510)에서는 설명의 편의상 하나의 X 전극(X)과 하나의 Y 전극(Y)만을 도시하였으며, X 전극(X)과 Y 전극(Y)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 유지 방전 회로(510)는 인덕터(L), 트랜지스터(Ys, Yg, Yr, Yf) 및 다이오드(Dr, Df)를 포함하며, 트랜지스터(Ys, Yg)에는 이미터에서 컬렉터 방향으로 바디 다이오드가 형성될 수 있다. 도 3에서는 트랜지스터(Ys, Yg, Yr, Yf)를 각각 컬렉터와 이미터를 2단자로 가지고 게이트를 제어 단자로 가지는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor, IGBT)로 도시하였으며, 드레인과 소스를 2단자로 가지고 게이트를 제어 단자로 가지는 전계 효과 트랜지스터 등의 다른 트랜지스터가 사용될 수도 있다. 그리고 도 3에서는 트랜지스터(Ys, Yg, Yr, Yf)를 각각 하나의 트랜지스 터로 도시하였지만, 트랜지스터(Ys, Yg, Yr, Yf)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수도 있다.
구체적으로, 트랜지스터(Ys)의 컬렉터는 하이 레벨 전압(Vs)을 공급하는 전원(Vs)에 연결되고 트랜지스터(Ys)의 이미터는 Y 전극에 연결되어 있다. 트랜지스터(Yg)의 이미터는 로우 레벨 전압(0V)을 공급하는 전원(즉, 접지단)에 연결되고 트랜지스터(Yg)의 컬렉터는 Y 전극에 연결되어 있다. 인덕터(L)의 제1단은 Y 전극에 연결되어 있으며, 인덕터(L)의 제2단에 다이오드(Dr)의 캐소드와 다이오드(Df)의 애노드가 연결되어 있다. 트랜지스터(Yr)의 이미터가 다이오드(Dr)의 애노드에 연결되고 트랜지스터(Yf)의 컬렉터가 다이오드(Df)의 캐소드에 연결되어 있다. 그리고 트랜지스터(Yr)의 컬렉터와 트랜지스터(Yf)의 이미터가 에너지 회수용 전원인 커패시터(Cerc)에 연결되어 있다. 이때, 커패시터(Cerc)는 하이 레벨 전압(Vs)과 로우 레벨 전압(0V) 사이의 전압(VERC)을 공급하며, 특히 두 전압(Vs, 0V)의 중간 전압(Vs/2)을 공급한다. 그리고 다이오드(Dr)는 Y 전극의 전압을 증가시키기 위한 전류 경로를 설정하며, 다이오드(Df)는 Y 전극의 전압을 감소시키기 위한 전류 경로를 설정한다.
다음, 도 3의 유지 방전 회로(510)의 동작에 대해서 도 4를 참조하여 설명한다. 도 4는 도 3의 유지 방전 회로(510)의 신호 타이밍도이다. 도 4의 모드 1(M1) 직전(M4)에 스위치(Yg)가 턴온되어 Y 전극에 0V 전압이 인가되어 있는 것으로 가정한다.
도 4를 보면, 모드 1(M1)에서는 트랜지스터(Yr)가 턴온되고 트랜지스터(Yg)가 턴오프된다. 그러면 커패시터(Cerc), 트랜지스터(Yr), 다이오드(Dr), 인덕터(L) 및 패널 커패시터(Cp)의 경로로 공진이 발생하여 Y 전극의 전압이 증가한다. 이어서, 모드 2(M2)에서 트랜지스터(Ys)가 턴온되고 트랜지스터(Yr)가 턴오프되어 Y 전극에 Vs 전압이 인가된다.
다음, 모드 3(M3)에서 트랜지스터(Yf)가 턴온되고 트랜지스터(Ys)가 턴오프된다. 그러면 패널 커패시터(Cp), 인덕터(L), 다이오드(Df), 트랜지스터(Yf) 및 커패시터(Cerc)의 경로로 공진이 발생하여 Y 전극의 전압이 감소한다. 이어서, 모드 4(M4)에서 트랜지스터(Yg)가 턴온되고 트랜지스터(Yf)가 턴오프되어 Y 전극에 0V 전압이 인가된다.
유지 방전 회로(510)는 유지 기간 동안 모드 1 내지 4(M1-M4)의 동작을 해당 서브필드의 가중치에 대응하는 횟수만큼 반복함으로써 Y 전극에 0V 전압과 Vs 전압을 교대로 가지는 유지 방전 펄스를 인가할 수 있다.
이때, 유지 방전 회로(510)에서 커패시터(Cerc)와 트랜지스터(Yr, Yf) 사이에 기생 인덕턴스가 존재하는 경우에 유지 방전 회로(510)가 오동작할 수 있다. 먼저, 기생 인덕턴스로 인해 유지 방전 회로(510)가 오동작하는 이유에 대해서 도 5 내지 도 9를 참조하여 설명한다.
도 5는 유지 방전 회로에 형성되는 기생 인덕턴스를 나타내는 도면이며, 도 6은 일반적인 게이트 구동 회로의 회로도이다.
유지 방전 회로(510)에서 공진 경로를 형성하는 트랜지스터(Yr, Yf) 등에 형 성되는 방열판(heatsink) 등으로 인해 커패시터(Cerc)와 트랜지스터(Yr, Yf)를 연결하는 도전성 패턴의 길이가 길어질 수 있다. 그러면 도 5와 같이 길어진 도전성 패턴으로 인해 트랜지스터(Yr, Yf)와 커패시터(Cerc) 사이에 기생 인덕턴스(Lp)가 형성될 수 있다. 그리고 트랜지스터(Yr, Yf)에는 게이트 구동 회로(511, 512)가 각각 연결되어 있다. 이때, Y 전극의 전압을 하강시키는 트랜지스터(Yf)와 이에 연결된 게이트 구동 회로(512)를 도시하면 도 6과 같다.
도 6을 보면, 게이트 구동 회로(512)는 푸시풀 회로(512a), 커패시터(Cb), 저항(R1, R2, R3) 및 다이오드(Dz)를 포함하며, 푸시풀 회로(512a)는 npn형 트랜지스터(Q1)와 pnp형 트랜지스터(Q2)로 이루어진다. 두 트랜지스터(Q1, Q2)는 각각 컬렉터와 이미터를 2단자로 가지고 베이스를 제어 단자로 가지며, 커패시터(Cb)는 바이패스(bypass) 커패시터로 동작한다.
푸시풀 회로(512a)에서, 두 트랜지스터(Q1, Q2)의 베이스에 제어 신호(IN)가 입력된다. npn형 트랜지스터(Q1)의 컬렉터에 하이 레벨 전원(예를 들어 Vcc)이 연결되고, pnp형 트랜지스터(Q2)의 컬렉터에 로우 레벨 전원(예를 들어 0V)이 연결되어 있다. 두 트랜지스터(Q1, Q2)의 이미터는 푸시풀 회로(512a)의 출력단을 형성하며, 커패시터(Cb) 및 저항(R1)을 통하여 트랜지스터(Yf)의 게이트에 연결되어 있다. 즉, 커패시터(Cb)의 제1단이 두 트랜지스터(Q1, Q2)의 이미터에 연결되고, 저항(R1)이 커패시터(Cb)의 제2단과 트랜지스터(Yf)의 게이트에 연결되어 있다. 그리고 저항(R2)과 다이오드(Dz)는 커패시터(Cb)의 제2단과 트랜지스터(Yf)의 이미터 사이에 병렬로 연결되어 있으며, 저항(R3)은 커패시터(Cb)의 제1단과 로우 레벨 전 원(0V) 사이에 연결되어 있다. 이때, 트랜지스터(Yf)가 전계 효과 트랜지스터인 경우에 저항(R2)과 다이오드(Dz)는 커패시터(Cb)의 제2단과 트랜지스터(Yf)의 소스 사이에 병렬로 연결된다.
게이트 구동 회로(512)에서, 제어 신호(IN)가 로우 레벨 전압을 가지면, 트랜지스터(Q2)가 턴온되어 커패시터(Cb)의 제1단 전압이 0V 전압으로 된다. 그러면 트랜지스터(Yf)의 이미터, 다이오드(Dz) 및 커패시터(Cb)의 경로를 통하여 커패시터(Cb)에 트랜지스터(Yf)의 이미터 전압(VE)이 충전된다. 그리고 커패시터(Cb)의 제2단 전압, 즉 트랜지스터(Yf)의 게이트 전압이 VE 전압으로 되므로, 트랜지스터(Yf)의 게이트-이미터 전압(VGE)이 0V가 되어 트랜지스터(Yf)는 턴오프된다.
다음, 제어 신호(IN)가 하이 레벨 전압을 가지면 트랜지스터(Q1)가 턴온되어 커패시터(Cb)의 제1단 전압이 Vcc 전압으로 된다. 그러면 커패시터(Cb)의 제2단 전압이 Vcc 전압만큼 부스팅되어 Vcc 전압과 VE 전압의 합(Vcc+VE)으로 된다. 따라서, 트랜지스터(Yf)의 게이트-이미터 전압(VGE)이 Vcc 전압으로 되어 트랜지스터(Yf)가 턴온된다. 이러한 Vcc 전압으로 예를 들어 15V 전압이 사용될 수 있다.
이때, 커패시터(Cb)의 리플 등으로 인해 트랜지스터(Yf)의 게이트 전압이 일정 전압 이상으로 높아지는 것을 방지하기 위해, 다이오드(Dz)를 도 5에 도시한 바와 같이 제너 다이오드(Dz)로 형성할 수 있다. 즉, 제너 다이오드(Dz)로 트랜지스터(Yf)의 게이트-이미터 전압(VGE)을 제너 다이오드(Dz)의 항복 전압(Vz) 이하로 클 램핑할 수 있다. 그리고 저항(R1, R2, R3)은 커패시터(Cb)의 충전 또는 방전 경로를 형성하기 위한 것으로, 경우에 따라 제거될 수도 있다.
다음, 도 7 내지 도 9를 참조하여 기생 인덕턴스(Lp)에 의한 게이트 구동 회로의 오동작에 대해서 설명한다. 도 7은 공진 경로를 모델링한 도면이며, 도 8은 기생 인덕턴스로 인한 전압 변화를 나타내는 도면이며, 도 9는 트랜지스터(Yf)의 오동작 시에 발생하는 전류 경로를 나타내는 도면이다.
도 7에 도시한 바와 같이, Y 전극의 전압이 상승하는 기간(이하, "상승 기간"이라 함)(도 8의 M1)에서는 커패시터(Cerc), 기생 인덕턴스(Lp), 트랜지스터(Yr), 인덕터(L) 및 패널 커패시터(Cp)로 공진 경로가 형성된다. 이때, 기생 인덕턴스(Lp)와 트랜지스터(Yf)의 접점 전압이 트랜지스터(Yf)의 이미터 전압(V-E)으로 된다.
그리고 Y 전극 전압의 상승 기간(도 8의 M1)에서는 기생 인덕턴스(Lp)도 인덕터(L)와 패널 커패시터(Cp) 사이의 공진에 관여하므로, 기생 인덕턴스(Lp)의 양단에 걸리는 전압(ΔVE)은 수학식 1과 같이 된다. 즉, 도 8 에 도시한 바와 같이, 상승 기간 초기(M11)에 이미터 전압(VE)은 음의 전압에서 증가하여 Y 전극의 전압(VY)이 VERC 전압까지 증가하면 0V 전압으로 되고, 상승 기간 후기(M12)에 이미터 전압(VE)은 0V 전압에서 양의 전압으로 증가한다.
Figure 112006085407611-pat00001
이때, 상승 기간 후기(M12)에 이미터 전압(VE)이 VERC 전압보다 높은 전압으로 증가하면, 도 6에 도시한 바와 같이 다이오드(Dz)를 통하여 커패시터(Cb)가 VERC 전압보다 높은 전압으로 충전된다. 즉, 커패시터(Cb)는 이미터 전압(VE)의 최대 전압(도 8의 ΔVE,MAX)까지 충전될 수 있다.
다음, 모드 2(M2)에서는 트랜지스터(Yr)이 턴오프되어서 커패시터(Cerc)를 통해서 흐르는 전류가 없으므로, 기생 인덕턴스(Lp)에서의 전압 강하가 없어져서 트랜지스터(Yr)의 이미터 전압(VE)과 커패시터(CERC)의 전압(VERC)이 동일해진다. 그러나 ΔVE,MAX 전압만큼 추가적으로 충전된 커패시터(Cb)의 전압은 저항(R2)를 통하여 서서히 감소한다. 따라서 트랜지스터(Yf)의 게이트-이미터 전압(VGE)은 ΔVE,MAX 전압까지 증가할 수 있다. 예를 들어 커패시터(CERC)의 전압(VERC)이 Vs/2 전압이 경우에 ΔVE,MAX 전압은 수학식 2와 같이 된다.
Figure 112006085407611-pat00002
이때, Vs 전압은 200V 내외의 전압이 많이 사용되므로, 기생 인덕턴스(LP)의 크기가 인덕터(L)의 (1/10) 이하가 되더라도 ΔVE,MAX 전압은 수V 정도의 전압이 된다. 따라서 ΔVE,MAX 전압이 트랜지스터(Yf)의 문턱 전압과 비슷해져서 모드 2(M2)에서 트랜지스터(Yf)가 살짝 턴온될 수 있다. 그러면 모드 2(M2)에서 도 9에 도시한 바와 같이 전원(Vs), 트랜지스터(Ys), 인덕터(L), 다이오드(Df), 트랜지스터(Yf) 및 커패시터(CERC)의 경로로 전류(I_leak)가 흐를 수 있다. 즉, 모드 2(M2)에서 트랜지스터(Yf)를 통하여 흐르는 누설 전류(I_leak)로 인해서 트랜지스터(Yf)의 동작 온도가 높아진다. 트랜지스터(Yf)의 동작 온도가 높아지면 트랜지스터(Yf)의 문턱 전압이 낮아지므로, 트랜지스터(Yf)를 통해 흐르는 누설 전류(I_leak)의 양이 점점 증가한다. 그러면 트랜지스터(Yf)에 열 폭주 현상이 발생하여 트랜지스터(Yf)가 파괴될 수 있다.
다음, 이러한 트랜지스터(Yf)의 오동작을 방지할 수 있는 실시예에 대해서 도 10을 참조하여 상세하게 설명한다. 도 10은 본 발명의 실시예에 따른 게이트 구동 회로(512')를 나타내는 도면이다.
도 10에 도시한 바와 같이, 제1 실시예에 따른 게이트 구동 회로(512')는 바이패스 커패시터(Cb1)와 푸시풀 회로(512a')의 위치에 있어서 도 6의 게이트 구동 회로(512)와 차이가 있으며, 또한 도 6의 게이트 구동 회로(512')에 비해 플로팅 전원(Cf)과 제너 다이오드(Dz2)를 더 포함한다.
구체적으로, 커패시터(Cb1)의 제1단에 제어 신호(IN)가 인가되며, 커패시터(Cb1)의 제2단이 푸시풀 회로(512a')의 입력단인 두 트랜지스터(Q11, Q21)의 베 이스에 연결된다. 푸시풀 회로(512a')의 출력단인 두 트랜지스터(Q11, Q21)의 이미터는 트랜지스터(Yf)의 게이트에 연결되어 있으며, 트랜지스터(Q21)의 컬렉터가 트랜지스터(Yf)의 이미터에 연결된다.
제너 다이오드(Dz2)의 애노드가 커패시터(Cb1)의 제2단에 연결되고, 제너 다이오드(Dz2)의 캐소드가 다이오드(Dz1)의 캐소드에 연결되어 있다. 즉, 제너 다이오드(Dz2)와 다이오드(Dz1)는 커패시터(Cb1)의 제2단과 트랜지스터(Yf)의 이미터 사이에 직렬로 연결되어 있다. 그리고 트랜지스터(Yf)의 이미터 전압이 커패시터(Cb1)의 제2단 전압보다 높을 때, 다이오드(Dz1)는 순방향으로 연결되고 제너 다이오드(Dz2)는 역방향으로 연결된다. 이때, 제너 다이오드(Dz2)와 다이오드(Dz1)의 위치는 바뀔 수도 있다. 즉, 제너 다이오드(Dz2)의 애노드가 다이오드(Dz1)의 애노드에 연결되고, 제너 다이오드(Dz2)의 캐소드가 트랜지스터(Yf)의 이미터에 연결될 수도 있다.
본 실시예에서는 도 8의 M12에서 트랜지스터(Yf)의 이미터 전압(VE)이 VERC- 전압보다 높아지는 경우에, 이미터 전압(VE)은 다이오드(Dz1) 및 제너 다이오드(Dz2)를 통하여 커패시터(Cb1)에 충전된다. 따라서 이미터 전압(VE)에서 제너 다이오드(Dz2)의 항복 전압만큼 감소된 전압이 커패시터(Cb1)에 충전된다. 그 결과, 도 8의 M2에서 트랜지스터(Yf)의 게이트-이미터 전압(VGE)이 도 8보다 낮아져서 트랜지스터(Yf)가 턴오프되지 않으므로, 트랜지스터(Yf)의 오동작을 방지할 수 있다.
또한, 플로팅 전원(Cf)의 음극이 트랜지스터(Yf)의 이미터, 즉 트랜지스 터(Q21)의 컬렉터에 연결되어 있으며, 플로팅 전원(Cf)의 양극이 트랜지스터(Q11)의 컬렉터에 연결되어 있다. 즉, 플로팅 전원(Cf)의 양극이 푸시풀 회로(512a')의 하이 레벨 전원 단자에 연결되고, 플로팅 전원(Cf)의 음극이 푸시풀 회로(512a')의 로우 레벨 전원 단자에 연결되어 있다. 그리고 플로팅 전원(Cf)의 양극과 음극 사이의 전압은 Vcc 전압이다.
이때, 도 6의 게이트 구동 회로(512)와 마찬가지로 푸시풀 회로(512a')의 출력단과 트랜지스터(Yf)의 게이트 사이에 저항(R11)이 연결될 수 있으며, 커패시터(Cb1)의 제2단과 트랜지스터(Yf)의 이미터 사이에 저항(R21)이 연결될 수 있으며, 커패시터(Cb1)의 제1단과 로우 레벨 전원 사이에 저항(R31)이 연결될 수 있다. 그리고 다이오드(Dz1)는 제너 다이오드로 형성될 수 있다.
이러한 게이트 구동 회로(512')에서, 제어 신호(IN)가 로우 레벨 전압(0V)을 가지면, 트랜지스터(Yf)의 이미터, 제너 다이오드(Dz2), 다이오드(Dz1), 및 커패시터(Cb1)의 경로를 통하여 커패시터(Cb1)에 트랜지스터(Yf)의 이미터 전압(VE)인 VERC 전압이 충전된다. 그러면 푸시풀 회로(512a')의 입력단 전압이 푸시풀 회로(512a')의 로우 레벨 전원의 전압과 동일해져서 트랜지스터(Q21)가 턴온된다. 따라서 트랜지스터(Yf)의 게이트-이미터 전압(VGE)이 0V 전압이 되어 트랜지스터(Yf)가 턴오프된다.
또한, 제어 신호가 로우 레벨이면 커패시터(Cb1)의 제1단에 로우 레벨 전압이 인가되어 트랜지스터(Yf)가 턴오프된다. 이때, 트랜지스터(Yf)의 이미터 전압이 다이오드(Dz1) 및 제너 다이오드(Dz2)를 통하여 제너 다이오드(Dz2)의 항복 전압만큼 감소되어 커패시터(Cb1)의 제2단에 인가된다. 따라서 트랜지스터(Yf)의 이미터 전압이 원하는 전압 이상으로 증가하여도 트랜지스터(Yf)가 오동작하지 않을 수 있다.
제어 신호(IN)가 하이 레벨 전압(Vcc)을 가지면, 커패시터(Cb1)의 제2단 전압이 VERC 전압과 Vcc 전압의 합(VERC+Vcc)으로 되어 트랜지스터(Q21)가 턴온된다. 그리고 플로팅 전원(Cf)의 음극 전압이 VERC 전압이므로 플로팅 전원(Cf)의 양극 전압은 VERC 전압과 Vcc 전압의 합(VERC+Vcc)으로 된다. 그러면 트랜지스터(Q21)를 통하여 (VERC+Vcc) 전압이 트랜지스터(Yf)의 게이트에 인가되어 트랜지스터(Yf)가 턴온될 수 있다.
또한, 제어 신호가 하이 레벨로 되면, 커패시터(Cb1)의 제1단 전압이 하이 레벨 전압으로 되므로, 하이 레벨 전압만큼 부스트된 커패시터(Cb1)의 제2단 전압이 푸시풀 회로(512a')의 입력단인 두 트랜지스터(Q11, Q21)의 베이스에 입력된다.
이때, 앞서 설명한 것처럼 전압 강하 또는 커패시터(Cb1)의 기생 성분에 의해 커패시터(Cb1)의 제2단 전압이 (VERC+Vcc) 전압보다 낮은 전압으로 되어도, 트랜지스터(Q21)는 문턱 전압이 작은 바이폴라 접합 트랜지스터이므로 정상적으로 턴온될 수 있다.
이와 같이 본 발명이 제1 실시예에 의하면, 도전성 패턴에서의 전압 강하나 커패시터(Cb1)의 기생 성분에 의해 커패시터(Cb1)의 제2단 전압이 원하는 전압보다 낮은 전압으로 되어도 트랜지스터(Yf)를 정상적으로 턴온시킬 수 있다.
다음, 본 발명의 제1 실시예에서 설명한 플로팅 전원(Cf)을 구현할 수 있는 실시예에 대해서 도 11을 참조하여 설명한다. 도 11은 본 발명의 제2 실시예에 따른 게이트 구동 회로(512")를 나타내는 도면이다.
도 11을 보면, 본 발명의 제2 실시예에 따른 게이트 구동 회로(512")는 도 10의 게이트 구동회로(512')에서 플로팅 전원(Cf) 대신에 커패시터(Cf1, Cf2) 및 다이오드(Dp, Dc)를 더 포함한다.
구체적으로, 커패시터(Cf1)의 제1단이 트랜지스터(Q21)의 컬렉터에 연결되고 커패시터(Cf1)의 제2단이 트랜지스터(Q11)의 컬렉터에 연결되어 있다. 그리고 커패시터(Cf2)의 제1단이 Vcc 전압을 공급하는 전원(Vcc)과 커패시터(Cf1)의 제2단에 연결되어 있으며, 커패시터(Cf2)의 제2단이 도 3의 트랜지스터(Yr)의 이미터에 연결되어 있다. 이때, 커패시터(Cf1)의 제2단이 플로팅 전원의 양극으로 동작하고, 커패시터(Cf1)의 제1단이 플로팅 전원의 음극으로 동작한다.
제너 다이오드(Dz2)의 애노드가 커패시터(Cb1)의 제2단에 연결되고, 제너 다이오드(Dz2)의 캐소드가 다이오드(Dz1)의 캐소드에 연결되어 있다. 즉, 제너 다이오드(Dz2)와 다이오드(Dz1)는 커패시터(Cb1)의 제2단과 트랜지스터(Yf)의 이미터 사이에 직렬로 연결되어 있다. 그리고 트랜지스터(Yf)의 이미터 전압이 커패시터(Cb1)의 제2단 전압보다 높을 때, 다이오드(Dz1)는 순방향으로 연결되고 제너 다이오드(Dz2)는 역방향으로 연결된다. 이때, 제너 다이오드(Dz2)와 다이오드(Dz1)의 위치는 바뀔 수도 있다. 즉, 제너 다이오드(Dz2)의 애노드가 다이오드(Dz1)의 애노드에 연결되고, 제너 다이오드(Dz2)의 캐소드가 트랜지스터(Yf)의 이미터에 연결될 수도 있다.
본 실시예에서는 도 8의 M12에서 트랜지스터(Yf)의 이미터 전압(VE)이 VERC- 전압보다 높아지는 경우에, 이미터 전압(VE)은 다이오드(Dz1) 및 제너 다이오드(Dz2)를 통하여 커패시터(Cb1)에 충전된다. 따라서 이미터 전압(VE)에서 제너 다이오드(Dz2)의 항복 전압만큼 감소된 전압이 커패시터(Cb1)에 충전된다. 그 결과, 도 8의 M2에서 트랜지스터(Yf)의 게이트-이미터 전압(VGE)이 도 8보다 낮아져서 트랜지스터(Yf)가 턴오프되지 않으므로, 트랜지스터(Yf)의 오동작을 방지할 수 있다.
다시 도 3과 도 4를 보면, 모드 4(M4)에서 트랜지스터(Yg)가 턴온되는 경우에 Y 전극에 0V 전압이 인가되므로, 트랜지스터(Yr)의 이미터 전압도 0V 전압으로 된다. 따라서 커패시터(Cf2)의 제2단 전압이 0V 전압으로 되어 커패시터(Cf)에는 Vcc 전압이 충전된다.
다음, 모드 1(M1)에서 트랜지스터(Yr)가 턴온되는 경우에 트랜지스터(Yr)의 이미터 전압이 VERC 전압으로 되므로, 커패시터(Cf2)의 제2단 전압이 VERC 전압으로 된다. 그러면 커패시터(Cf2)의 제1단 전압이 VERC 전압만큼 부스팅되어 (Vcc+VERC) 전압으로 되고, 이 전압(Vcc+VERC)이 커패시터(Cf1)의 제2단에 인가된다. 이때, 커패시터(Cf1)의 제1단 전압이 VERC 전압이므로, 커패시터(Cf1)에는 Vcc 전압이 충전된 다.
그리고 모드 1, 2 및 4(M1, M2, M4)에서는 제어 신호(IN)가 로우 레벨 전압이므로, 앞서 설명한 것처럼 커패시터(Cb1)에는 VERC 전압이 충전된다. 또한, 제어 신호가 로우 레벨이므로, 커패시터(Cb1)의 제1단에 로우 레벨 전압이 인가되어 트랜지스터(Yf)가 턴오프된다.
이때, 트랜지스터(Yf)의 이미터 전압이 다이오드(Dz1) 및 제너 다이오드(Dz2)를 통하여 제너 다이오드(Dz2)의 항복 전압만큼 감소되어 커패시터(Cb1)의 제2단에 인가된다. 따라서 트랜지스터(Yf)의 이미터 전압이 원하는 전압 이상으로 증가하여도 트랜지스터(Yf)가 오동작하지 않을 수 있다.
다음, 모드 3(M3)에서는 제어 신호(IN)가 하이 레벨 전압(Vcc)으로 되므로, 앞서 설명한 것처럼 커패시터(Cb1)의 제2단 전압에 의해 트랜지스터(Q21)가 턴온된다. 따라서 커패시터(Cf1)의 제2단 전압, 즉 Vcc 전압과 VERC 전압의 합에 해당하는 전압(Vcc+VERC)이 트랜지스터(Yf)의 게이트에 인가되어 트랜지스터(Yf)가 턴온된다.
또한, 제어 신호가 하이 레벨로 되면, 커패시터(Cb1)의 제1단 전압이 하이 레벨 전압으로 되므로, 하이 레벨 전압만큼 부스트된 커패시터(Cb1)의 제2단 전압이 푸시풀 회로(512a')의 입력단인 두 트랜지스터(Q11, Q21)의 베이스에 입력된다.
이때, 도 11에 도시한 바와 같이, 커패시터(Cf1)의 제2단에서 커패시터(Cf2)의 제1단 방향으로의 전류 경로를 차단하기 위해 다이오드(Dp)가 형성될 수 있으며, 또한 커패시터(Cf2)의 제1단에서 전원(Vcc) 방향으로의 전류 경로를 차단하기 위해 다이오드(Dc)가 형성될 수 있다. 즉, 다이오드(Dp)의 애노드가 커패시터(Cf2)의 제1단에 연결되고 다이오드(Dp)의 캐소드가 커패시터(Cf1)의 제1단에 연결될 수 있다. 또한, 다이오드(Dc)의 애노드가 전원(Vcc)에 연결되고 다이오드(Dc)의 캐소드가 커패시터(Cf2)의 제1단에 연결될 수 있다.
이상, 본 발명의 실시예에서는 게이트 구동 회로(512')가 트랜지스터(Yf)의 게이트에 연결되는 경우에 대해서 설명하였지만, 본 발명의 실시예에 따른 게이트 구동 회로(512')는 다른 트랜지스터의 게이트에 연결될 수도 있으며, 또한 플라즈마 표시장치 이외에 다른 장치에 사용되는 트랜지스터의 게이트에 연결될 수도 있다. 그리고 본 발명의 실시예에서는 트랜지스터의 게이트에 전압을 인가하기 위해 푸시풀 회로를 사용하였지만, 푸시풀 회로와 유사한 기능을 하는 다른 증폭기를 사용할 수도 있다.
본 발명에 따른 플라즈마 표시장치에 의하면, 에너지 회수회로를 포함하는 유지방전 회로에서 전극의 전압을 감소시키는 트랜지스터의 오동작을 방지할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (19)

  1. 방전 셀을 형성하는 전극,
    제2단이 상기 전극과 연결되는 제1 트랜지스터,
    로우 레벨 전압 또는 하이 레벨 전압을 가지는 제어 신호가 제1단에 입력되는 제1 커패시터,
    제1 전원 단자, 상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 전원 단자, 상기 제1 커패시터의 제2단에 연결되어 있는 입력단 및 상기 제1 트랜지스터의 게이트에 연결되어 있는 출력단을 가지며, 상기 제1 전원 단자 또는 상기 제2 전원 단자의 전압을 상기 출력단으로 출력하는 푸시풀 회로,
    상기 제1 전원 단자에 연결되어 있는 양극과 상기 제2 전원 단자에 연결되어 있는 음극을 가지는 플로팅 전원,
    상기 제1 트랜지스터의 제1단과 상기 제1 커패시터의 제2단 사이에 연결되는 제1 다이오드, 그리고
    상기 제1 다이오드와 반대 방향으로 상기 제1 다이오드에 직렬로 연결되는 제2 제너 다이오드를 포함하는 플라즈마 표시장치.
  2. 제1항에 있어서,
    상기 제1 다이오드가 제너 다이오드인 플라즈마 표시장치.
  3. 제2항에 있어서,
    상기 제1 다이오드의 애노드가 상기 제1 트랜지스터의 제1단에 연결되고, 캐소드가 상기 제2 제너 다이오드의 캐소드와 연결되고, 상기 제2 제너 다이오드의 애노드가 상기 제1 커패시터의 제2단에 연결되는 플라즈마 표시장치.
  4. 제1항에 있어서,
    상기 푸시풀 회로의 출력단과 상기 제1 트랜지스터의 게이트 사이에 연결되어 있는 제1 저항,
    상기 제1 커패시터의 제2단과 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제2 저항, 그리고
    상기 제1 커패시터의 제1단과 접지단 사이에 연결되어 있는 제3 저항을 더 포함하는 플라즈마 표시장치.
  5. 제1항에 있어서,
    상기 푸시풀 회로가,
    상기 제1 전원 단자에 연결되어 있는 컬렉터, 상기 출력단에 연결되어 있는 이미터 및 상기 입력단에 연결되어 있는 베이스를 가지는 npn형 트랜지스터와,
    상기 제2 전원 단자에 연결되어 있는 컬렉터, 상기 출력단에 연결되어 있는 이미터 및 상기 입력단에 연결되어 있는 베이스를 가지는 pnp형 트랜지스터를 포함하는 플라즈마 표시장치.
  6. 제1항에 있어서,
    상기 제1 트랜지스터는 절연 게이트 바이폴라 트랜지스터를 포함하며, 상기 제1 트랜지스터의 제1단은 이미터인 플라즈마 표시장치.
  7. 제1항에 있어서,
    상기 제1 트랜지스터는 전계 효과 트랜지스터를 포함하며, 상기 제1 트랜지스터의 제1단은 소스인 플라즈마 표시장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 커패시터,
    상기 전극과 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 인덕터,
    상기 인덕터에 연결되어 있는 제1단과 상기 제2 커패시터에 연결되어 있는 제2단을 가지는 제2 트랜지스터,
    상기 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제3 트랜지스터, 그리고
    상기 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제4 트랜지스터를 더 포함하는 플라즈마 표시장치.
  9. 방전 셀을 형성하는 전극,
    제2단이 상기 전극과 연결되는 제1 트랜지스터,
    로우 레벨 전압 또는 하이 레벨 전압을 가지는 제어 신호가 제1단에 입력되는 제1 커패시터,
    제1 전원 단자, 상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 전원 단자, 상기 제1 커패시터의 제2단에 연결되어 있는 입력단 및 상기 제1 트랜지스터의 게이트에 연결되어 있는 출력단을 가지며, 상기 제1 전원 단자 또는 상기 제2 전원 단자의 전압을 상기 출력단으로 출력하는 푸시풀 회로,
    상기 제1 전원 단자에 연결되어 있는 양극과 상기 제2 전원 단자에 연결되어 있는 음극을 가지는 플로팅 전원,
    상기 제1 트랜지스터의 제1단과 상기 제1 커패시터의 제2단 사이에 연결되는 제1 다이오드,
    상기 제1 다이오드와 반대 방향으로 상기 제1 다이오드에 직렬로 연결되는 제2 제너 다이오드,
    상기 전극과 상기 제1 트랜지스터의 제2단 사이에 연결되어 있는 인덕터,
    상기 인덕터에 연결되어 있는 제1단과 상기 제2 커패시터에 연결되어 있는 제2단을 가지는 제2 트랜지스터, 그리고
    제3 전압을 공급하는 제3 전원에 연결되어 있는 제1단과 상기 제2 트랜지스터의 제1단에 연결되어 있는 제2단을 가지는 제3 커패시터를 포함하는 플라즈마 표시장치.
  10. 제9항에 있어서,
    상기 플로팅 전원이, 상기 제2 전원 단자에 연결되어 있는 제1단과 상기 제1 전원 단자와 상기 제3 커패시터의 제1단에 연결되어 있는 제2단을 가지는 제4 커패시터를 포함하는 플라즈마 표시장치.
  11. 제10항에 있어서,
    상기 제1 다이오드가 제너 다이오드인 플라즈마 표시장치.
  12. 제11항에 있어서,
    상기 제1 다이오드의 애노드가 상기 제1 트랜지스터의 제1단에 연결되고, 캐소드가 상기 제2 제너 다이오드의 캐소드와 연결되고, 상기 제2 제너 다이오드의 애노드가 상기 제1 커패시터의 제2단에 연결되는 플라즈마 표시장치.
  13. 제10항에 있어서,
    상기 푸시풀 회로의 출력단과 상기 제1 트랜지스터의 게이트 사이에 연결되어 있는 제1 저항,
    상기 제1 커패시터의 제2단과 상기 제1 트랜지스터의 제1단 사이에 연결되어 있는 제2 저항, 그리고
    상기 제1 커패시터의 제1단과 접지단 사이에 연결되어 있는 제3 저항을 더 포함하는 플라즈마 표시장치.
  14. 제10항에 있어서,
    상기 푸시풀 회로가,
    상기 제1 전원 단자에 연결되어 있는 컬렉터, 상기 출력단에 연결되어 있는 이미터 및 상기 입력단에 연결되어 있는 베이스를 가지는 npn형 트랜지스터와,
    상기 제2 전원 단자에 연결되어 있는 컬렉터, 상기 출력단에 연결되어 있는 이미터 및 상기 입력단에 연결되어 있는 베이스를 가지는 pnp형 트랜지스터를 포함하는 플라즈마 표시장치.
  15. 제10항에 있어서,
    상기 제1 트랜지스터는 절연 게이트 바이폴라 트랜지스터를 포함하며, 상기 제1 트랜지스터의 제1단은 이미터인 플라즈마 표시장치.
  16. 제10항에 있어서,
    상기 제1 트랜지스터는 전계 효과 트랜지스터를 포함하며, 상기 제1 트랜지스터의 제1단은 소스인 플라즈마 표시장치.
  17. 제9항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터의 제1단에 연결되어 있는 제2 커패시터,
    상기 전극과 제1 전압을 공급하는 제1 전원 사이에 연결되어 있는 제3 트랜 지스터, 그리고
    상기 전극과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제4 트랜지스터를 더 포함하는 플라즈마 표시장치.
  18. 제17항에 있어서,
    상기 제3 커패시터의 제1단과 상기 제4 커패시터의 제2단 사이에 연결되어 있는 제2 다이오드, 그리고
    상기 제3 전원과 상기 제3 커패시터의 제1단 사이에 연결되어 있는 제3 다이오드를 더 포함하는 플라즈마 표시장치.
  19. 제18항에 있어서,
    상기 인덕터에 연결되어 있는 애노드와 상기 제1 트랜지스터의 제2단에 연결되어 있는 캐소드를 가지는 제4 다이오드, 그리고
    상기 제2 트랜지스터의 제1단에 연결되어 있는 애노드와 상기 인덕터에 연결되어 있는 캐소드를 가지는 제5 다이오드를 더 포함하는 플라즈마 표시장치.
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