KR100658683B1 - 디지털/아날로그 변환기 및 이를 이용한 표시 장치 - Google Patents

디지털/아날로그 변환기 및 이를 이용한 표시 장치 Download PDF

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Abstract

본 발명의 디지털/아날로그 변환기는 입력되는 N 디지털 데이터 신호를 아날로그 데이터 전압으로 변환한다. 디지털/아날로그 변환기는 복수의 기준 전압을 각각 전달하는 복수의 기준 전압 배선, 디지털 데이터의 N 비트 중 상위 a 비트 데이터의 데이터 값에 응답하여 복수의 기준 전압 중 제1 및 제2 기준 전압을 선택하는 제1 디코더, 제1 기준 전압과 제2 기준 전압 사이에 직렬로 연결되어 있으며, 제1 기준 전압과 제2 기준 전압을 분압하는 복수의 제1 저항, 디지털 데이터 중 a 비트 다음의 b 비트 데이터의 데이터 값에 응답하여 복수의 제1 저항에 의해 분압된 복수의 전압 중 제1 및 제2 전압을 선택하는 제2 디코더, 제1 전압과 제2 전압 사이에 직렬로 연결되어 있으며, 제1 전압과 제2 전압을 분압하는 복수의 제2 저항, 및 디지털 데이터 중 b 비트 다음의 c 비트 데이터의 데이터 값에 응답하여 복수의 제2 저항에 의해 분압된 복수의 전압 중 제3 전압을 선택하는 제3 디코더를 포함한다.
디지털/아날로그 변환기, 데이터 구동부

Description

디지털/아날로그 변환기 및 이를 이용한 표시 장치 {DIGITAL TO ANALOG CONVERTER AND DISPLAY DEVICE USING THE SAME}
도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치의 구성을 보여주는 평면도이다.
도 2는 본 발명의 실시예에 따른 데이터 구동부의 구성을 보여주는 평면도이다.
도 3는 본 발명의 실시예에 따른 디지털/아날로그 변환기의 구성을 개략적으로 보여주는 도면이다.
도 4a는 도 3의 디지털/아날로그 변환기의 상위 디지털/아날로그 변환기의 상세 회로도이다.
도 4b는 도 3의 디지털/아날로그 변환기의 중위 디지털/아날로그 변환기의 상세 회로도이다.
도 4c는 도 3의 디지털/아날로그 변환기의 하위 디지털/아날로그 변환기의 상세 회로도이다.
본 발명은 디지털/아날로그 변환기 및 이를 이용한 표시 장치에 관한 것으로서, 구체적으로는 디지털/아날로그 변환기를 이용하는 유기 발광 표시 장치(organic light emitting diode display)에 관한 것이다.
유기 발광 표시 장치는 유기 발광 물질을 전기적으로 여기시켜 발광시킴으로서 화상을 표시하는 장치이다.
이러한 유기 발광 표시 장치의 데이터 구동부는 디지털 데이터를 아날로그 데이터 전압으로 변환하여 각 데이터선에 인가한다. 이를 위해 데이터 구동부에는 디지털 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기가 형성되어 있다.
종래의 디지털/아날로그 변환기는 6 비트 데이터를 상위 3 비트와 하위 3 비트로 분할하고, 상위 3 비트 디코더를 이용하여 9 개의 기준 전압 중 2 개의 기준 전압을 선택하고, 하위 3 비트 디코더 및 저항열를 이용하여 선택된 2개의 기준 전압을 전압 분배하여 목적하는 계조를 갖는 아날로그 데이터 전압을 출력하였다.
그러나 종래의 디지털/아날로그 변환기는 64 계조의 표현을 위해 9 개의 기준 전압을 사용하므로, 이에 대응하는 수의 기준 전압 배선이 필요한 바, 디지털/아날로그 변환기를 위해 넓은 공간이 필요한 단점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 종래의 디지털/아날로그 변환기 보다 적은 기준 전압 및 기준 전압 배선을 이용하는 디지털/아날로그 변환기 및 이를 이용하는 표시 장치를 제공하는데 있다.
이러한 과제를 해결하기 위해, 본 발명의 한 특징에 따른 디지털/아날로그 변환기는 입력되는 N 디지털 데이터 신호를 아날로그 데이터 전압으로 변환한다. 디지털/아날로그 변환기는 복수의 기준 전압을 각각 전달하는 복수의 기준 전압 배선, 디지털 데이터의 N 비트 중 상위 a 비트 데이터의 데이터 값에 응답하여 복수의 기준 전압 중 제1 및 제2 기준 전압을 선택하는 제1 디코더, 제1 기준 전압과 제2 기준 전압 사이에 직렬로 연결되어 있으며, 제1 기준 전압과 제2 기준 전압을 분압하는 복수의 제1 저항, 디지털 데이터 중 a 비트 다음의 b 비트 데이터의 데이터 값에 응답하여 복수의 제1 저항에 의해 분압된 복수의 전압 중 제1 및 제2 전압을 선택하는 제2 디코더, 제1 전압과 제2 전압 사이에 직렬로 연결되어 있으며, 제1 전압과 제2 전압을 분압하는 복수의 제2 저항, 및 디지털 데이터 중 b 비트 다음의 c 비트 데이터의 데이터 값에 응답하여 복수의 제2 저항에 의해 분압된 복수의 전압 중 제3 전압을 선택하는 제3 디코더를 포함한다.
본 발명의 또 다른 특징에 따른 디지털/아날로그 변환기는 입력되는 N 디지털 데이터를 아날로그 데이터 전압으로 변환한다. 디지털/아날로그 변환기는 디지털 데이터를 상위 디지털 데이터로부터 하위 디지털 데이터까지 2비트 단위로 분할하고, 상위 2 비트 디지털 데이터의 데이터 값에 응답하여 5 개의 복수의 기준 전압으로부터 2개의 기준 전압을 선택하여 출력하는 상위 디지털/아날로그 변환부, 중위 2 비트 디지털 데이터의 데이터 값에 응답하여, 입력되는 상위 디지털/아날로그 변환부로부터 출력되는 2 개의 기준 전압을 전압 분배하여 2개의 분배 전압을 생성하여 출력하는 중위 디지털/아날로그 변환부, 및 하위 2 비트 디지털 데이터의 데이터 값에 응답하여, 중위 디지털/아날로그 변환부로부터 출력되는입력되는 2 개의 분배 전압을 전압 분배하여, 상기 아날로그 데이터 전압에 대응하는 전압을 생성하여 출력하는 하위 디지털/아날로그 변환부를 포함한다.
본 발명의 또 다른 특징에 따른 표시 장치는 복수의 데이터선을 포함하는 표시부, 디지털/아날로그 변환기를 통해 입력되는 N 디지털 데이터를 데이터 전압으로 변환하여 상기 데이터선에 인가하는 데이터 구동부를 포함한다. 디지털/아날로그 변환기는 복수의 기준 전압을 각각 전달하는 복수의 기준 전압 배선, 디지털 데이터의 N 비트 중 상위 a 비트 데이터의 데이터 값에 응답하여 복수의 기준 전압 중 제1 및 제2 기준 전압을 선택하는 제1 디코더, 제1 기준 전압과 제2 기준 전압 사이에 직렬로 연결되어 있으며, 제1 기준 전압과 제2 기준 전압을 분압하는 복수의 제1 저항, 디지털 데이터 중 a 비트 다음의 b 비트 데이터의 데이터 값에 응답하여 복수의 제1 저항에 의해 분압된 복수의 전압 중 제1 및 제2 전압을 선택하는 제2 디코더, 제1 전압과 제2 전압 사이에 직렬로 연결되어 있으며, 제1 전압과 제2 전압을 분압하는 복수의 제2 저항, 및 디지털 데이터 중 b 비트 다음의 c 비트 데이터의 데이터 값에 응답하여 복수의 제2 저항에 의해 분압된 복수의 전압 중 제3 전압을 선택하는 제3 디코더를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 도면 상에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 간접적으로 연결되어 있는 경우도 포함한다.
이제 본 발명의 표시 장치에 대한 한 실시예인 유기 발광 표시 장치와 디지털/아날로그 변환기에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 유기 발광 표시 장치는 표시부(100), 데이터 구동부(200), 주사 구동부(300) 및 신호 제어부(400)를 포함한다.
표시부(100)는 복수의 주사선(S1-Sn), 복수의 데이터선(D1-Dm) 및 복수의 부화소(도시 하지 않음)를 포함한다. 복수의 주사선(S1-Sn)은 행 방향으로 뻗어 있으며 각각 선택 신호를 전달하고, 복수의 데이터선(D1-Dm)은 열 방향으로 뻗어 있으며 각각 데이터 전압을 전달한다. 그리고 각 화소(110)는 복수의 주사선(S1-Sn) 중 해당하는 주사선과 복수의 데이터선(D1-Dm) 중 해당하는 데이터선에 의해 정의되는 화소 영역에 형성되어 있다.
한편, 색 표시를 구현하기 위해서는 각 화소(110)가 원색 중 하나의 색상을 고유하게 표시하거나 각 화소(110)가 시간에 따라 번갈아 원색을 표시하게 하여, 이들 원색의 공간적 또는 시간적 합으로 원하는 색상이 인식되도록 한다. 원색의 예로는 적색(R), 녹색(G) 및 청색(B)을 들 수 있다. 이때, 시간적 합으로 색상을 표시하는 경우에는 한 화소에서 시간적으로 R, G 및 B 색상이 번갈아 표시되어서 한 색상이 구현된다. 그리고 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소의 세 화소에 의해 한 색상이 구현되므로, 각 화소를 부화소라 부르고 세 개의 부화소를 하나의 화소라 부르기도 한다. 또한, 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소가 행 방향 또는 열 방향으로 번갈아 가면서 배열될 수 있으며, 또는 세 화소가 삼각형의 세 꼭지점에 해당하는 위치에 배열될 수도 있다. 본 발명의 실시예에서는 각 화소 영역에 R 부화소, G 부화소, B 부화소 등의 부화소(110)가 각 데이터선(D1-Dm)에 연결되도록 행방향으로 반복되어 형성되어 있는 것으로 가정한다.
각 부화소(110)는 박막 트랜지스터 등으로 이루어지는 화소 구동 회로와 해당하는 색상을 발광하는 유기 발광 소자(Organic Light Emitting Diode)를 포함한다. 그리고 각 부화소(110)의 화소 구동 회로는 대응하는 주사선로부터 인가되는 선택 신호에 응답하여 대응하는 데이터선으로부터 인가되는 데이터 전압을 기입하고, 기입된 데이터 전압에 대응하는 밝기로 유기 발광 소자를 발광시킨다.
한편, 부화소(110)가 공간적 합으로 색상을 표시하는 경우에는 해당하는 원색을 발광하는 하나의 유기 발광 소자(OLED)가 형성되고, 시간적 합으로 색상을 표시하는 경우에는 복수의 원색을 각각 발광하는 복수의 유기 발광 소자(OLED)가 형 성될 수도 있다.
데이터 구동부(200)는 표시부(100)의 데이터선(D1-Dm)에 연결되어 계조를 나타내는 데이터 전압을 데이터선(D1-Dm)에 인가한다. 데이터 구동부(200)는 신호 제어부(400)로부터 각 화소(110)에 대응하는 입력되는 계조를 가지는 입력 디지털 데이터(data[1]-data[m])를 순차적으로 수신한 후, 디지털 데이터(data[1]-data[m])를 대응하는 데이터 전압으로 변환하여 데이터선(D1-Dm)에 인가한다. 본 발명의 실시예에서는 디지털 데이터(data[1]-data[m])는 6 비트 디지털 신호로 가정한다.
본 발명의 실시예에서, 입력 디지털 데이터(data[1]-data[m])는 R 부화소, G 부화소, B 부화소에 각각 대응하는 R 입력 디지털 데이터(DR), G 입력 디지털 데이터(DG), B 입력 디지털 데이터(DB)로 분리될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에서는 R 부화소, G 부화소, B 부화소가 R, G, B 별로 차례로 배열되어 있으므로, R 입력 디지털 데이터(DR)는 (3k-2)번째 데이터(data[3k-2])에 대응하고, G 입력 디지털 데이터(DG)는 (3k-1)번째 데이터(data[3k-1])에 대응하고, B 입력 디지털 데이터(DB)는 (3k) 번째 데이터(data[3k])에 대응한다. (여기서, k는 1과 (m/3) 사이의 정수). 따라서, 본 발명의 실시예에서는 디지털 데이터(data[1]-data[m])는 디지털 데이터(DRi, DGi, DBi)로 표기될 수 있다(여기서, i는 1과 k 사이의 정수).
주사 구동부(300)는 표시부(100)의 주사선(S1-Sn)에 연결되어 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 선택 신호를 주사선(S1-Sn)에 인가한 다. 이때, 주사 구동부(300)는 복수의 주사선(S1-Sn)에 각각 인가되는 복수의 선택 신호가 차례로 게이트 온 전압을 가지도록 선택 신호를 인가할 수 있다. 도 1에서는 주사 구동부(300)가 표시부(100)의 일측에만 배치되어 있는 것으로 도시하였으나, 주사 구동부(300)는 표시부(100)의 양측에 각각 배치되어 각각 홀수 행의 주사선과 짝수 행의 주사선에 선택 신호를 인가할 수 있다.
신호 제어부(400)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 디지털 데이터(data[1]-data[m]) 및 이의 표시를 제어하는 입력 제어 신호를 제공받는다. 입력 제어 신호에는 예를 들어 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클록(MCLK)이 있다. 신호 제어부(400)는 입력 디지털 데이터(data[1]-data[m])를 데이터 구동부(200)로 전달하고, 주사 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성하여 각각 주사 구동부(300) 및 데이터 구동부(300)로 전달한다. 그리고 주사 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호와 클록 신호를 포함하며, 데이터 제어 신호(CONT2)는 한 행의 화소에 대한 입력 디지털 데이터 전달을 지시하는 수평 동기 시작 신호(STH)와 클록 신호를 포함한다.
한편, 신호 제어부(400)는 한 행분에 해당하는 입력 디지털 데이터를 데이터 구동부(200)로 전달하는 경우에, 입력 디지털 데이터(DRi, DGi, DBi)를 세 개의 채널을 통해서 색상 별로 전달할 수도 있으며, 입력 디지털 데이터(DRi, DGi, DBi)를 하나의 채널을 통하여 차례로 전달할 수도 있다.
데이터 구동부(200), 주사 구동부(300) 및/또는 신호 제어부(400)는 하나의 기판 상에서 표시부(100)의 데이터선(D1-Dm), 주사선(S1-Sn) 및 화소 구동 회로와 함께 형성되어, 시스템 온 패널(System On Panel) 형의 표시 장치를 구성할 수 있다. 이때, 데이터 구동부(200), 주사 구동부(300) 및/또는 신호 제어부(400)를 위한 반도체층은 표시부(100)의 데이터선(D1-Dm), 주사선(S1-Sn) 및 화소 구동 회로의 배선 또는 반도체층과 동시에 또는 순차적으로 형성된다. 또는, 데이터 구동부(200), 주사 구동부(300) 및/또는 신호 제어부(400)는 집적 회로 형태로 제작되어 표시부(100)가 형성된 기판 위에 직접 장착될 수 있으며, 또는 표시부(100)가 형성된 기판에 접착되어 전기적으로 연결된 TCP(Tape Carrier Package) 또는 FPC(Flexible Printed Circuit)에 칩 등의 형태로 장착할 수도 있다. 또는 데이터 구동부(200), 주사 구동부(300) 및/또는 신호 제어부(400)는 PCB(Printed Circuit Board)에 형성되어 표시부(100)가 형성된 기판에 전기적으로 연결될 수도 있다.
이하, 도 2를 참조하여 도 1의 데이터 구동부(200)에 대해서 구체적으로 설명한다.
도 2는 도 1의 데이터 구동부(200)의 상세 블록도이다. 도 2에서는 신호 제어부(400)에서 입력 디지털 데이터(data[1]-data[m])가 하나의 채널을 통하여 차례로 전달되는 것으로 가정하여 설명한다.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 데이터 구동부(200)는 시프트 레지스터(210), 래치(220), 레벨 시프터(230), 디지털/아날로그 변환기(digital to analog converter; 이하 'DAC'라 함)(240) 및 출력 버퍼(250)를 포함한다.
시프트 레지스터(210)는 수평 동기 시작 신호(STH)와 클록 신호(CLK)에 기초하여 샘플링 신호(SS[1]-SS[m])를 차례로 생성하여 출력한다.
래치(220)는 샘플링 신호(SS[1]-SS[m])에 차례로 응답하여 한행분의 입력 디지털 데이터(data[1]-data[m])를 차례로 샘플링하면서 기억(홀딩)한다. 한 행분의 입력 디지털 데이터(data[1]-data[m])가 래치(220)에 기억되면, 래치(220)는 한 행분의 입력 디지털 데이터(data[1]-data[m])를 DAC(240)로 출력한다.
레벨 시프터(230)는 입력 전압(LVDD)에 따라 래치(220)에서 출력되는 데이터의 전압 레벨을 DAC(240)에서 사용할 수 있는 레벨로 변경한다. 이때, DAC(240)에서 사용하는 전압 레벨이 디지털 데이터의 전압 레벨과 동일하면, 레벨 시프터(230)는 포함되지 않을 수 있다.
DAC(240)는 레벨 시프터(230)에서 출력되는 디지털 데이터(data[1]-data[m])를 기준 전압(VR1-VR5, VG1-VG5 및 VB1-VB5)을 이용하여 아날로그 데이터 전압으로 변환한다. 본 발명의 실시예에서는 DAC(240)에 인가되는 기준 전압이 R, G 및 B 별로 존재하는 것으로 도시되어 있으나, R, G 및 B 에 대해서 동일한 기준 전압을 적용할 수도 있다. 본 발명의 실시예와 같이 각 색상별로 기준 전압을 달리 하여 인가하는 경우, 각 색상별 유기 발광 물질의 특성별로 기준 전압을 인가하는 것이 가능한 장점이 있다.
출력 버퍼(250)는 DAC(240)에서 변환된 아날로그 데이터 전압을 버퍼링하여, 표시부(100)의 대응하는 데이터선(D1-Dm)으로 전달한다.
이하, 도 3, 도 4a 내지 도 4c를 참조하여 도 2의 DAC(240)에 대해서 상세하 게 설명한다.
도 3은 도 2의 DAC(240)를 좀더 구체적으로 나타내는 도면이다. 도 3에서는 DAC(240) 중에서 3개의 데이터선(D1, D2, D3)에 각각 전달되는 R, G 및 B 데이터 전압을 생성하는 부분만을 도시하였다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 DAC(240)는 상위 디코더(241), 기준 전압 배선부(242), 제1 저항 래더부(243), 중위 디코더(244), 제2 저항 래더부(245) 및 하위 디코더(246)를 포함한다. 도 3에서는 각 기준 전압(VR1-VR5, VG1-VG5, VB1-VB5)을 전달하는 기준 전압 배선을 기준 전압과 동일한 도면 부호로 표시하였다. 본 실시예에서는 R, G, B 별 6 비트 디지털 데이터(DR[i,j], DG[i,j], DB[i,j])가 인가되는 것으로 가정한다(j는 각 디지털 데이터의 비트 자리를 의미하며 1 내지 6 의 정수이다).
기준 전압 배선부(242)는 R 기준 전압(VR1-VR5)을 각각 전달하는 5개의 기준 전압 배선, 선택된 기준 전압을 제1 저항 레더부(244)로 전달하는 두개의 세로 배선(RH1, RL1), G 기준 전압(VG1-VG5)을 각각 전달하는 5개의 기준 전압 배선, 선택된 기준 전압을 제1 저항 레더부(243)로 전달하는 두개의 세로 배선(GH1, GL1), B 기준 전압(VB1-VB5)을 각각 전달하는 5개의 기준 전압 배선, 및 선택된 기준 전압을 제1 저항 레더부(243)로 전달하는 두개의 세로 배선(BH1, BL1)을 포함한다.
상위 디코더(241)는 R, G, B 별로 입력되는 6 비트 디지털 데이터 중 상위 2 비트 디지털 데이터(DR[i,1], DR[i,2], DG[i,1], DG[i,2], DB[i,1], DB[i,2])에 응답하여 기준 전압 배선부(242)으로부터 인가되는 기준 전압(VR1 -VR5, VG1 -VG5, VB1 -VB5) 중에서 R, G, B 별로 각각 두개의 기준 전압(RH1, RL1, GH1, GL1, BH1, BL1)을 선택하여, 제1 저항 래더부(243)에 출력한다. 구체적으로 입력되는 디지털 데이터가 R 디지털 데이터(DR[i,1], DR[i,2])인 경우, 상위 디코더(241)는 기준 전압(VR1-VR5) 중 두개의 기준 전압을 선택하고, 선택된 두개의 기준 전압 중 높은 전압을 하이 레벨 기준 전압(RH1)으로, 낮은 전압을 로우 레벨 기준 전압(RL1)으로 하여 각각 제1 저항 래더부(243)로 출력한다.
여기서, 상위 디코더(241)와 기준 전압 배선부(242)는 디지털 데이터의 상위 2 비트 데이터를 아날로그 전압으로 변환하는 상위 DAC로서 동작한다.
제1 저항 래더부(243)는 세로 배선(RH1, RL1)을 통해 인가되는 두 기준 전압을 복수의 저항(도시 하지 않음)을 이용하여 분압하며, 세로 배선(GH1, GL1)을 통해 인가되는 두개의 기준 전압을 복수의 저항(도시 하지 않음)을 이용하여 분압하며, 또한 세로 배선(BH1, BL1)을 통해 인가되는 두개의 기준 전압 복수의 저항(도시 하지 않음)을 이용하여 분압한다.
중위 디코더(244)는 입력되는 6 비트 디지털 데이터 중 중위 2 비트 디지털 데이터(DR[i,3], DR[i,4], DG[i,3], DG[i,4], DB[i,3], DB[i,4])에 응답하여, R, G, B 별로 제1 저항 래더부(243)에서 분압되는 복수의 전압 중에서 두 개의 분배 전압(RH2, RL2, GH2, GL2, BH2, BL2)를 선택하여 출력한다.
여기서, 중위 디코더(244)와 제1 저항 래더부(243)는 디지털 데이터의 중위 2 비트 데이터를 아날로그 전압으로 변환하는 중위 DAC로서 동작한다.
제2 저항 래더부(245)는 세로 배선(RH2, RL2)을 통해 인가되는 두 분배 전압 을 복수의 저항(도시 하지 않음)을 이용하여 분압하며, 세로 배선(GH2, GL2)을 통해 인가되는 두 분배 전압을 복수의 저항(도시 하지 않음)을 이용하여 분압하며, 또한 세로 배선(BH2, BL2)을 통해 인가되는 두 분배 전압을 복수의 저항(도시 하지 않음)을 이용하여 분압한다.
하위 디코더(246)는 입력되는 6 비트 디지털 데이터 중 하위 2 비트 디지털 데이터(DR[i,5], DR[i,6], DG[i,5], DG[i,6], DB[i,5], DB[i,6])에 응답하여, R, G, B 별로 제2 저항 래더부(245)에서 분압되는 복수의 전압 중에서 하나의 분배 전압(D1, D2, D3)를 선택하여 출력한다.
여기서, 하위 디코더(246)와 제2 저항 래더부(245)는 디지털 데이터의 하위 2 비트 데이터를 아날로그 전압으로 변환하는 하위 DAC로서 동작한다.
다음, 도 4a 내지 도 4c를 참조하여 도 3에 도시된 DAC(240)의 세부 구조인 상위 DAC, 중위 DAC, 및 하위 DAC에 대해서 설명한다. 도 4a 내지 도 4c에서는 DAC(240) 중에서 첫 번째 데이터선(D1)에 인가되는 R 데이터 전압을 생성하는 부분에 대해서만 도시하였다.
도 4a는 도 3의 DAC(240)의 상위 DAC의 상세 회로도이다. 도 4b는 도 3의 DAC(240)의 중위 DAC의 상세 회로도이다. 도 4c는 도 3의 DAC(240)의 DAC의 상세 회로도이다.
도 4a에서 도시된 바와 같이, 상위 디코더(241)는 4개의 NAND 게이트(NG1, NG2, NG3, NG4), 및 8 개의 트랜지스터(SW1 - SW8)를 포함한다. NAND 게이트(NG1)는 첫 번째 비트 데이터(DR[i,1])를 전달하는 제1 신호선(D0)과 두번째 비트 데이 터(DR[i,2])를 전달하는 제3 신호선(D1)에 입력단이 연결되고, 출력단이 트랜지스터(SW1, SW2)의 게이트에 연결되어 있다. NAND 게이트(NG2)는 제1 신호선(D0)과 두번째 비트 데이터(DR[i,2])의 반전 신호를 전달하는 제4 신호선(D1B)에 입력단이 연결되고, 출력단이 트랜지스터(SW3, SW4)의 게이트에 연결되어 있다. NAND 게이트(NG3)는 첫 번째 비트 데이터(DR[i,1])의 반전 신호를 전달하는 제2 신호선(D0B)과 제3 신호선(D1)에 입력단이 연결되고, 출력단이 트랜지스터(SW5, SW6)의 게이트에 연결되어 있다. NAND 게이트(NG4)는 제2 신호선(D0B)과 제4 신호선(D1B)에 입력단이 연결되고, 출력단이 트랜지스터(SW7, SW8)의 게이트에 연결되어 있다.
그리고, 트랜지스터(SW1)의 제1 전극은 기준 전압 배선(VR5)에 연결되고, 트랜지스터(SW2, SW3)의 제1 전극은 기준 전압 배선(VR4)에 연결되고, 트랜지스터(SW4, SW5)의 제1 전극은 기준 전압 배선(VR3)에 연결되고, 트랜지스터(SW6, SW7)의 제1 전극은 기준 전압 배선(VR2)에 연결되고, 트랜지스터(SW8)의 제1 전극은 기준 전압 배선(VR1)에 연결되어 있다. 도 4a에서 트랜지스터(SW1 ~ SW8)는 모두 P 채널 트랜지스터로 도시되어 있으나, 이에 한정되는 것은 아니다. 여기서 기준 전압(VR1-VR5)으로서 기준 전압(VR1)으로부터 기준 전압(VR5)까지 점차적으로 높은 전압이 사용된다.
동작을 살펴보면, 상위 디코더(241)는 상위 2 비트 데이터(DR[i,1], DR[i,2])의 데이터 값에 응답하여, 4 개의 NAND 게이트(NG1, NG2, NG3, NG4) 중 하나의 NAND 게이트를 선택한다. 그러면, 선택된 NAND 게이트에서는 로우 레벨 전압이 출력되고, 나머지 게이트에서는 하이 레벨 전압이 출력된다. 그리고 8 개의 트 랜지스터(SW1-SW8) 중에서 로우 레벨 전압이 출력되는 NAND 게이트의 출력단에 게이트가 연결된 두 트랜지스터가 턴온되고, 턴온된 두 트랜지스터에 연결된 두 기준 전압 배선에서 각각 하이 레벨 및 로우 레벨 기준 전압(RH1, RL1)이 출력된다. 구체적으로 상위 2 비트 데이터(DR[i,1], DR[i,2])의 데이터 값이 '10'인 경우, D0 및 D1B 이 하이 레벨이 되며, 그에 따라 NAND 게이트(NG2)가 선택되어 로우 레벨 전압을 출력한다. 스위치(SW3 및 SW4)는 NAND 게이트(NG2)의 로우 레벨 전압에 턴온되고, 그에 따라 기준 전압(VR4)이 스위치(SW3)를 통해 제1 저항 래더부(244)의 일단에 기준 전압(RH1)으로 인가되고, 기준 전압(VR3)이 스위치(SW4)를 통해 제1 저항 래더부(243)의 타단에 기준 전압(RL1)으로 인가된다.
도 4b에서 도시된 바와 같이, 중위 디코더(244)는 4 개의 NAND 게이트(NG5, NG6, NG7, NG8) 및 8 개의 트랜지스터(SW9-SW16)를 포함한다. NAND 게이트(NG5)는 첫 번째 비트 데이터(DR[i,3])를 전달하는 제1 신호선(D2)과 두번째 비트 데이터(DR[i,4])를 전달하는 제3 신호선(D3)에 입력단이 연결되고, 출력단이 트랜지스터(SW9, SW10)의 게이트에 연결되어 있다. NAND 게이트(NG6)는 제1 신호선(D2)과 두번째 비트 데이터(DR[i,4])의 반전 신호를 전달하는 제4 신호선(D3B)에 입력단이 연결되고, 출력단이 트랜지스터(SW11, SW12)의 게이트에 연결되어 있다. NAND 게이트(NG7)는 첫 번째 비트 데이터(DR[i,3])의 반전 신호를 전달하는 제2 신호선(D2B)과 제3 신호선(D1)에 입력단이 연결되고, 출력단이 트랜지스터(SW13, SW14)의 게이트에 연결되어 있다. NAND 게이트(NG8)는 제2 신호선(D2B)과 제4 신호선(D3B)에 입력단이 연결되고, 출력단이 트랜지스터(SW15, SW16)의 게이트에 연결되어 있 다.
그리고, 트랜지스터(SW9, SW10)의 제1 전극은 각각 저항(R1)의 양단에 연결되고, 트랜지스터(SW11, SW12)의 제1 전극은 각각 저항(R2)의 양단에 연결되고, 트랜지스터(SW13, SW14)의 제1 전극은 각각 저항(R3)의 양단에 연결되고, 트랜지스터(SW15, SW16)의 제1 전극은 각각 저항(R4)의 양단에 연결되어 있다. 도 4b에서 스위치 (SW9-SW16)는 모두 P 채널 트랜지스터로 형성되어 있으나 이에 한정되는 것은 아니다.
동작을 살펴보면, 중위 디코더(244)는 중위 2 비트 데이터(DR[i,3], DR[i,4])의 데이터 값에 응답하여, 4 개의 NAND 게이트(NG5, NG6, NG7, NG8) 중 하나의 NAND 게이트를 게이트를 선택한다. 그러면 선택된 NAND 게이트에서는 로우 레벨 전압이 출력되고 나머지 게이트에서는 하이 레벨 전압이 출력된다. 그리고 8개의 트랜지스터(SW9-SW16) 중에서 로우 레벨 전압이 출력되는 NAND 게이트의 출력단에 게이트가 연결된 두 트랜지스터가 턴온되고, 턴온된 두 트랜지스터를 통해 전압 분배된 두 분배 전압(RH2, RL2)이 출력된다. 구체적으로 중위 2 비트 데이터(DR[i,3], DR[i,4])의 데이터 값이'10'인 경우, D2 및 D3B이 하이 레벨이 되며, 그에 따라 NAND 게이트(NG6)가 선택되어 로우 레벨 전압을 출력한다. 스위치(SW11, SW12)는 NAND 게이트(NG6)의 로우 레벨 전압에 턴온되고, 그에 따라 분배 전압(RH2)이 스위치(SW11)를 통해 제2 저항 래더부(245)의 일단에 출력되고, 분배 전압(RL2)이 스위치(SW12)를 통해 제2 저항 래더부(245)의 타단에 출력된다.
도 4c에서 도시된 바와 같이, 하위 디코더(245)는 4개의 NAND 게이트(NG9, NG10, NG11, NG12) 및 4 개의 트랜지스터(SW17-SW20)를 포함한다. 여기서, NAND 게이트(NG9)는 첫 번째 비트 데이터(DR[i,5])를 전달하는 제1 신호선(D4)과 두번째 비트 데이터(DR[i,6])를 전달하는 제3 신호선(D5)에 입력단이 연결되고, 출력단이 트랜지스터(SW17)의 게이트에 연결되어 있다. NAND 게이트(NG10)는 제1 신호선(D4)과 두번째 비트 데이터(DR[i,6])의 반전 신호를 전달하는 제4 신호선(D5B)에 입력단이 연결되고, 출력단이 트랜지스터(SW18)의 게이트에 연결되어 있다. NAND 게이트(NG11)는 첫 번째 비트 데이터(DR[i,5])의 반전 신호를 전달하는 제2 신호선(D4B)과 제3 신호선(D5)에 입력단이 연결되고, 출력단이 트랜지스터(SW19)의 게이트에 연결되어 있다. NAND 게이트(NG12)는 제2 신호선(D4B)과 제4 신호선(D5B)에 입력단이 연결되고, 출력단이 트랜지스터(SW20)의 게이트에 연결되어 있다.
그리고, 트랜지스터(SW17)의 제1 전극은 저항(R5)의 일단에 연결되고, 트랜지스터(SW18)의 제1 전극은 저항(R5)의 타단 및 저항(R6)의 일단에 연결되고, 트랜지스터(SW19)의 제1 전극은 저항(R6)의 타단 및 저항(R7)의 일단에 연결되고, 트랜지스터(SW20)의 제1 전극은 저항(R7)의 타단에 연결되어 있다. 도4c에서 스위치(SW17-SW20)는 모두 P 채널 트랜지스터로 형성되나, 이에 한정되는 것은 아니다. 동작을 살펴보면, 하위 디코더(245)는 하위 2 비트 데이터(DR[i,5], DR[i,6])의 데이터 값에 응답하여, 4 개의 NAND 게이트(NG9, NG10, NG11, NG12) 중 하나의 NAND 게이트를 선택한다. 그러면 선택된 NAND 게이트에서는 로우 레벨 전압이 출력되고 나머지 게이트에서는 하이 레벨 전압이 출력된다. 그리고 4 개의 트랜지스터(SW17-20) 중에서 로우 레벨 전압이 출력되는 NAND 게이트의 출력단에 게이트가 연 결된 트랜지스터가 턴온되고, 턴온된 트랜지스터를 통해 전압 분배된 분배 전압(D1)이 출력된다. 구체적으로 하위 2 비트 데이터(DR[i,5], DR[i,6])가 '10'인 경우, D4 및 D5B 이 하이 레벨이 되며, 그에 따라 NAND 게이트(NG10)가 선택되어 로우 레벨 전압을 출력한다. 스위치(SW18)는 NAND 게이트(NG10)의 로우 레벨 전압에 턴온되고, 그에 따라 분배 전압(D1)이 스위치(SW18)를 통해 출력된다.
도 4a 내지 4c에서 상위 DAC, 중위 DAC 및 하위 DAC에서 모두 NAND 게이트를 사용하였으나, 본 발명의 실시예는 이에 한정되는 것은 아니다. 2 비트 디지털 데이터의 4 가지 신호 조합에 대하여 각각 하나의 출력 결과를 나타낼 수 있는 것이면 다른 논리 회로를 사용할 수 있다. 구체적으로, NAND 게이트 외에도 AND 게이트를 사용할 수 있다. 이때, 스위치(SW1-SW20)로서 N 채널 트랜지스터를 사용하면, 도 4a 내지 4c에 도시된 각 DAC와 동일하게 동작한다.
도 4a 내지 4c에 도시된 각 DAC에서는 2 비트 디지털 데이터에 응답하는 디코더를 사용하므로, 하나의 디코더당 4 개의 NAND 게이트가 사용된다. 그런데, 3 비트 디지털 데이터에 응답하는 디코더의 경우, 8 개의 NAND 게이트가 필요하므로, 본 발명의 실시예에 따른 DAC(240)는 종래의 DAC에 비해 디코더의 폭이 반절로 감소하여 DAC(240)의 폭이 감소한다. 이렇게 DAC(240)의 폭이 감소하는 경우, 본 발명의 실시예에 따른 DAC(240)는 유기 발광 표시 장치의 표시부(100) 옆에 좁은 폭으로 배치하여 형성되도록 설계될 수 있다.
또한, 도 4a 내지 4c에서 도시된 바와 같이, 본 발명의 실시예에 따른 DAC(240)에서는 6 비트 디지털 데이터를 변환하기 위해 3 개의 디코더를 사용하고, 각 디코더는 4 개의 NAND 게이트를 사용하므로, 총 12 개의 NAND 게이트가 사용된다. 그런데, 종래의 3 비트 디지털 데이터에 응답하는 디코더를 사용하는 경우 6 비트 디지털 데이터를 변환하기 위해 2개의 디코더가 필요하고, 각 디코더는 8 개의 NAND 게이트를 사용하므로, 총 16 개의 NAND 게이트가 사용된다. 따라서 본 발명의 실시예에 따른 DAC(240)는 디코더의 전체 넓이가 크게 감소한다.
본 발명의 실시예에 따른 DAC(240)는 디지털 데이터를 2 비트 단위로 분할하고, 분할된 2 비트 디지털 데이터 중 상위 2 비트 디지털 데이터를 이용하여 인가되는 기준 전압 중 2개의 기준 전압을 선택하고, 나머지 디지털 데이터를 이용하여 선택된 2개의 기준 전압을 이회 이상 순차적으로 전압 분배하여 목적하는 아날로그 데이터 전압을 생성한다. 구체적으로, 본 발명의 실시예에 따른 DAC(240)는 상위 2 비트 디지털 데이터를 이용하여 인가되는 5 개의 기준 전압 중 인접한 2개의 기준 전압을 선택하고, 중위 2 비트 디지털 데이터를 이용하여 선택된 2개의 기준 전압을 전압 분배하여 2개의 분배 전압을 출력하고, 하위 2 비트 디지털 데이터를 이용하여 분배된 2개의 분배 전압을 다시 전압 분배하여 아날로그 64 계조 데이터 전압으로 출력한다. 즉, 본 발명의 실시예에 따른 DAC(240)는 5 개의 기준 전압 만을 사용하더라도 전압 분배 과정을 두번 반복함으로써, 6 비트 디지털 데이터로부터 아날로그 64 계조 데이터 전압을 출력한다.
본 발명의 실시예에 따른 DAC(240)는 입력되는 디지털 데이터를 2 비트 단위로 분할하고, 분할된 2 비트 단위 마다 하나의 디코더를 사용하여 디지털 데이터를 아날로그 데이터 전압으로 변환할 수 있다. 본 발명에서 사용가능한 디코더의 개 수는 제한이 없으며, 바람직하게는 3개 이상의 디코더를 사용한다. 도 3 및 도 4 에서 도시된 본 발명의 실시예에서는 6 비트 디지털 데이터에 대하여 3 개의 디코더를 이용하여 64 계조 데이터를 출력한 예를 개시하고 있으나, 본 발명은 이에 한정되지 않는다. 즉, 8 비트 디지털 데이터에 대하여 4 개의 디코더를 사용하는 경우 256 계조 데이터를 출력할 수 있다.
또한, 본 발명의 실시예에 따른 DAC(240)는 2 비트 디지털 데이터에 응답하는 디코더를 사용하여, 5 개의 기준 전압으로부터 2개의 기준 전압을 선택한다. 그런데, 종래의 DAC는 3 비트 디지털 데이터에 응답하는 디코더를 사용하여 9 개의 기준 전압으로부터 2개의 기준 전압을 선택하므로, 본 발명의 실시예에 따른 DAC 는 종래의 DAC에 비해 사용되는 기준 전압 및 이에 대응하는 기준 전압의 배선이 크게 감소한다.
따라서, 본 발명의 실시예에 따른 DAC(240)를 사용하는 경우, DAC의 폭을 포함하여 DAC의 면적을 크게 감소 시킬 수 있을 뿐만 아니라, 기준 전압의 배선을 크게 감소시킬 수 있어, DAC의 형성을 위한 공간을 크게 감소시킬 수 있다.
이러한 DAC의 형성을 위한 공간의 감소는 데이터 구동부(200)가 표시부(100)와 동일한 기판상에 형성되는 패널상 시스템(system on panel, 이하 'SOP'라 함)의 경우 더욱 유리하다. 본 발명의 실시예에 따른 DAC는 기판 상의 보다 좁은 영역에 데이터 구동부를 형성시킬 수 있어 표시부(100)를 더욱 넓게 배치하도록 기판 공간을 활용할 수 있게 한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명의 디지털/아날로그 변환기는 2 비트 디지털 데이터에 응답하는 디코더를 사용하므로, 3 비트 이상의 디지털 데이터에 대응하는 디코더를 사용하는 종래의 디지털/아날로그 변환기에 비해 디지털/아날로그 변환기를 좁은 공간(특히 좁은 폭을 갖는)에서 형성할 수 있다.
또한, 본 발명의 디지털/아날로그 변환기는 5 개의 기준 전압만을 사용하므로, 9 개 이상의 기준 전압이 필요한 종래의 디지털/아날로그 변환기에 비해 기준 전압의 개수 및 기준 전압을 위한 배선을 감소시킬 수 있다.
따라서, 본 발명의 실시예에 따른 디지털/아날로그 변환기는 보다 좁은 공간, 특히 폭이 좁은 공간에 디지털/아날로그 변환기를 형성할 수 있으므로, 유기 발광 표시 장치, 특히 SOP 형 유기 발광 표시 장치를 위한 공간 활용이 우수하다.

Claims (16)

  1. 입력되는 N 비트 디지털 데이터를 아날로그 전압으로 변환하는 디지털/아날로그 변환기에 있어서,
    복수의 기준 전압을 각각 전달하는 복수의 기준 전압 배선,
    상기 디지털 데이터의 상기 N 비트 중 상위 a 비트 데이터의 데이터 값에 응답하여 상기 복수의 기준 전압 중 제1 및 제2 기준 전압을 선택하는 제1 디코더,
    상기 제1 기준 전압과 상기 제2 기준 전압 사이에 직렬로 연결되어 있으며, 상기 제1 기준 전압과 상기 제2 기준 전압을 분압하는 복수의 제1 저항,
    상기 디지털 데이터 중 상기 a 비트 다음의 b 비트 데이터의 데이터 값에 응답하여 상기 복수의 제1 저항에 의해 분압된 복수의 전압 중 제1 및 제2 전압을 선택하는 제2 디코더,
    상기 제1 전압과 상기 제2 전압 사이에 직렬로 연결되어 있으며, 상기 제1 전압과 상기 제2 전압을 분압하는 복수의 제2 저항, 및
    상기 디지털 데이터 중 상기 b 비트 다음의 c 비트 데이터의 데이터 값에 응답하여 상기 복수의 제2 저항에 의해 분압된 복수의 전압 중 제3 전압을 선택하는 제3 디코더;
    를 포함하는 디지털/아날로그 변환기.
  2. 제1항에 있어서,
    상기 제1 디코더는
    상기 a 비트 데이터의 복수의 데이터 값에 각각 대응하며, 각각 두개의 기준 전압 배선에 대응하는 2a 개의 논리 소자를 포함하며, 입력되는 상기 a 비트 데이터의 데이터 값에 응답하여 상기 2a 개의 논리 소자 중에서 하나의 논리 소자를 선택하는 논리 소자부, 및
    상기 선택된 논리 소자에 대응하는 상기 두 개의 기준 전압 배선의 기준 전압을 각각 상기 제1 및 제2 기준 전압으로 선택하는 스위치부
    를 포함하는 디지털/아날로그 변환기.
  3. 제1항에 있어서,
    상기 제2 디코더는
    상기 b 비트 데이터의 복수의 데이터 값에 각각 대응하며, 각각 두개의 전압에 대응하는 2b 개의 논리 소자를 포함하며, 상기 2b 개의 논리 소자 중 입력되는 상기 b 비트 데이터에 대응하는 하나의 논리 소자를 선택하는 논리 소자부, 및
    상기 선택된 논리 소자에 대응하는 상기 두개의 분압된 전압을 각각 상기 제1 전압 및 제2 전압으로 선택하는 스위치부
    를 포함하는 디지털/아날로그 변환기.
  4. 제1항에 있어서,
    상기 제3 디코더는
    상기 c 비트 데이터의 복수의 데이터 값에 각각 대응하며, 각각 하나의 전압에 대응하는 2c 개의 논리 소자를 포함하며, 상기 2c 개의 논리 소자 중 입력되는 상기 c 비트 데이터에 대응하는 하나의 논리 소자를 선택하는 제3 논리 소자부, 및
    상기 선택된 논리 소자에 대응하는 상기 하나의 전압을 상기 제3 전압으로 선택하는 스위치부
    를 포함하는 디지털/아날로그 변환기.
  5. 제1항에 있어서,
    상기 제3 전압이 상기 아날로그 전압에 대응하는 디지털/아날로그 변환기.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기, a, b, c 가 각각 2인 디지털/아날로그 변환기.
  7. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 논리 소자부는 상기 복수의 레벨 시프터의 입력단에 출력단이 각각 연결되는 복수의 NAND 게이트를 포함하며,
    상기 스위치부는 상기 복수의 레벨 시프터의 출력단에 제어 전극이 각각 연결되어 있는 복수의 P 채널 트랜지스터를 포함하며,
    상기 각 NAND 게이트는 상기 입력되는 비트 데이터 중에서 대응하는 하나의 비트 데이터와 대응하는 하나의 반전 비트 데이터를 입력으로 수신하는 디지털/아날로그 변환기.
  8. 입력되는 N 비트 디지털 데이터를 아날로그 전압으로 변환하는 디지털/아날로그 변환기에 있어서,
    복수의 기준 전압을 각각 전달하는 복수의 기준 전압 배선,
    상기 디지털 데이터의 상기 N 비트 중 상위 2 비트 데이터의 데이터 값을 각각 입력으로 수신하는 복수의 제1 NAND 게이트;
    상기 복수의 제1 NAND 게이트의 출력단에 제어 전극이 각각 연결되며, 소스가 상기 복수의 기준 전압 배선 중 하나의 기준 전압 배선에 각각 연결되어 있는 제1 트랜지스터를 포함하는 복수의 제1 스위치;
    일단에 입력되는 제1 전압 및 타단에 입력되는 제2 전압을 분압하는 복수의 제1 저항,
    상기 디지털 데이터의 상기 N 비트 중 중위 2 비트 데이터의 데이터 값을 각각 입력으로 수신하는 복수의 제2 NAND 게이트;
    상기 복수의 제2 NAND 게이트의 출력단에 제어 전극이 각각 연결되며, 소스가 상기 복수의 제1 저항에 각각 연결되어 있는 제2 트랜지스터를 포함하는 복수의 제2 스위치;
    일단에 입력되는 제3 전압 및 타단에 입력되는 제4 전압을 분압하는 복수의 제2 저항,
    상기 디지털 데이터의 상기 N 비트 중 하위 2 비트 데이터의 데이터 값을 각각 입력으로 수신하는 복수의 제3 NAND 게이트;
    상기 복수의 제3 NAND 게이트의 출력단에 제어 전극이 각각 연결되며, 소스가 상기 복수의 제2 저항에 각각 연결되어 있는 제3 트랜지스터를 포함하는 복수의 제3 스위치;
    를 포함하는 디지털/아날로그 변환기.
  9. 제8항에 있어서,
    상기 제1 전압 및 제2 전압은 상기 복수의 기준 전압 중에서 상기 복수의 제1 스위치에 의해 각각 선택되어진 제1 기준 전압 및 제2 기준 전압인 디지털/아날로그 변환기.
  10. 제8항에 있어서,
    상기 제3 전압 및 제4 전압은 상기 복수의 제1 저항에 의해 분압된 복수의 전압에서 상기 복수의 제2 스위치에 의해 각각 선택되어진 제1 분배 전압 및 제2 분배 전압인 디지털/아날로그 변환기.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터 중 하나 이상이 P 채널 트랜지스터인 디지털/아날로그 변환기.
  12. 복수의 데이터선을 포함하는 표시부, 입력되는 복수의 N 비트 디지털 데이터를 복수의 디지털/아날로그 변환기를 통해 데이터 전압으로 변환하여 상기 복수의 데이터선에 각각 인가하는 데이터 구동부를 포함하는 표시 장치에 있어서,
    상기 각 디지털/아날로그 변환기는
    복수의 기준 전압을 각각 전달하는 복수의 기준 전압 배선,
    상기 디지털 데이터의 상기 N 비트 중 상위 a 비트 데이터의 데이터 값에 응답하여 상기 복수의 기준 전압 중 제1 및 제2 기준 전압을 선택하는 제1 디코더,
    상기 제1 기준 전압과 상기 제2 기준 전압 사이에 직렬로 연결되어 있으며, 상기 제1 기준 전압과 상기 제2 기준 전압을 분압하는 복수의 제1 저항,
    상기 디지털 데이터 중 상기 a 비트 다음의 b 비트 데이터의 데이터 값에 응답하여 상기 복수의 제1 저항에 의해 분압된 복수의 전압 중 제1 및 제2 전압을 선택하는 제2 디코더,
    상기 제1 전압과 상기 제2 전압 사이에 직렬로 연결되어 있으며, 상기 제1 전압과 상기 제2 전압을 분압하는 복수의 제2 저항, 및
    상기 디지털 데이터 중 상기 b 비트 다음의 c 비트 데이터의 데이터 값에 응답하여 상기 복수의 제2 저항에 의해 분압된 복수의 전압 중 제3 전압을 선택하는 제3 디코더;
    를 포함하는 표시 장치.
  13. 제12항에 있어서,
    상기 제3 전압이 상기 데이터 전압에 대응하는 표시장치.
  14. 제13항에 있어서,
    상기 a, b, c 가 각각 2 인 표시장치.
  15. 제13항에 있어서,
    상기 표시부는 복수의 화소를 포함하며, 상기 각 화소는 제1 색상의 부화소, 제2 색상의 부화소 및 제3 색상의 부화소를 포함하며, 상기 제1 내지 제3 색상의 부화소는 각각 상기 복수의 데이터선 중 대응하는 데이터선에 연결되어 있으며,
    상기 각 기준 전압 배선은 상기 제1 색상에 대응하는 기준 전압 배선, 상기 제2 색상에 대응하는 기준 전압 배선 및 상기 제3 색상에 대응하는 기준 전압 배선을 포함하는 표시장치.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 표시부가 형성된 기판에 상기 디지털/아날로그 변환기가 형성되어 있는 표시 장치.
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