KR100649237B1

KR100649237B1 - 디지털/아날로그 변환기 및 이를 이용하는 표시 장치

Info

Publication number: KR100649237B1
Application number: KR1020050079318A
Authority: KR
Inventors: 박용성
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-08-29
Filing date: 2005-08-29
Publication date: 2006-11-24

Abstract

디지털/아날로그 변환기에서, 제1 디코더는 복수의 제1 출력단 중에서 상위 비트 데이터의 데이터값에 대응하는 제1 출력단으로 제1 전압을 출력한다. 제1 보상 회로부는 복수의 제1 출력단과 연결되어 있으며, 제1 전압이 출력되는 제1 출력단을 제외한 나머지 복수의 제1 출력단으로 제2 전압을 출력한다. 기준 전압 선택부는 복수의 기준 전압을 수신하며, 복수의 기준 전압 중에서 제1 전압이 출력되는 제1 출력단에 대응하는 제1 기준 전압 및 제2 기준 전압을 출력한다. 그리고 하위 비트 변환기는 하위 비트 데이터의 데이터값으로부터 제1 및 제2 기준 전압 사이의 전압을 선택하여 상기 아날로그 전압으로 출력한다.

디지털/아날로그 변환기, 상위 비트, 하위 비트, 기준 전압, 플로팅, 저항열

Description

디지털/아날로그 변환기 및 이를 이용하는 표시 장치{ DIGITAL/ANALOG CONVERTER, DISPLAY DEVICE USING THE SAME }

도 1은 본 발명의 실시예에 따른 표시 장치를 개략적으로 도면이다.

도 2는 본 발명의 실시예에 따른 화소 회로의 회로도이다.

도 3은 도 1의 데이터 구동부의 상세 블록도이다.

도 4는 본 발명의 제1 실시예에 따른 디지털/아날로그 변환기의 개략적인 도면이다.

도 5는 본 발명의 제2 실시예에 따른 상위 비트 변환기의 회로도이다.

도 6은 본 발명의 제3 실시예에 따른 하위 비트 변환기의 회로도이다.

본 발명은 디지털/아날로그 변환기 및 이를 이용한 표시 장치에 관한 것이다.

디지털/아날로그 변환기는 디지털 데이터를 아날로그 데이터로 변환하는 것으로, 표시 장치의 데이터 구동부에서 입력 데이터를 아날로그 전압으로 변환하는 경우 등에 사용될 수 있다.

이러한 디지털/아날로그 변환기는 복수의 저항이 직렬로 연결되는 저항열을 가지며, 저항열의 각 저항에 의해 분압되는 전압을 디지털 데이터에 따라 선택한다. 이를 위해 저항열의 각 저항에는 해당 저항에 의해 분압된 전압을 출력하기 위한 트랜지스터가 연결되어 있으며, 입력되는 디지털 데이터에 따라 이들 트랜지스터 중에서 하나의 트랜지스터가 턴온되어 원하는 아날로그 전압이 출력된다. 그런데 디지털 데이터에 대응하지 않는 트랜지스터의 게이트는 플로팅 상태로 되어, 트랜지스터가 완전히 턴오프되지 않을 수 있다. 이와 같이 턴오프되지 않은 트랜지스터에 의해 원하는 아날로그 전압이 정상적으로 출력되지 않을 수 있다.

본 발명이 이루고자 하는 기술적 과제는 트랜지스터를 완전히 턴온 및 턴오프시킬 수 있는 디지털/아날로그 변환기 및 표시 장치를 제공하기 위한 것이다.

상기 과제를 달성하기 위하여 본 발명의 하나의 특징에 따른 디지털/아날로그 변환기는 제1 데이터 및 제2 데이터를 포함하는 디지털 데이터를 입력받으며, 상기 디지털 데이터를 아날로그 전압으로 변환한다. 제1 디코더는 복수의 제1 출력단 중에서 상기 입력되는 제1 데이터의 데이터값에 대응하는 상기 제1 출력단으로 제1 전압을 출력한다. 제1 보상 회로부는 상기 복수의 제1 출력단과 연결되어 있으며, 상기 제1 전압이 출력되는 상기 제1 출력단을 제외한 나머지 복수의 상기 제1 출력단으로 제2 전압을 출력한다. 기준 전압 선택부는 복수의 기준 전압을 수신하며, 상기 복수의 기준 전압 중에서 상기 제1 전압이 출력되는 상기 제1 출력단에 대응하는 제1 기준 전압 및 제2 기준 전압을 출력한다. 그리고 하위 비트 변환기는 상기 입력되는 제2 데이터의 데이터값으로부터 상기 제1 및 제2 기준 전압 사이의 전압을 선택하여 상기 아날로그 전압으로 출력한다.

본 발명의 다른 특징에 따른 표시 장치는 복수의 데이터선과, 영상 데이터를 출력하는 신호 제어부, 그리고 데이터 구동부를 포함한다. 데이터 구동부는 상기 신호 제어부로부터 상기 복수의 영상 데이터를 수신하여, 상기 복수의 영상 데이터를 복수의 아날로그 전압으로 변환한 후 상기 복수의 데이터선으로 전달한다. 데이터 구동부는 영상 데이터를 아날로그 전압으로 변환하는 복수 개의 디지털/아날로그 변환기를 포함한다. 그리고 디지털/아날로그 변환기는 제1 데이터 및 제2 데이터를 포함하는 디지털 데이터를 입력받으며, 상기 디지털 데이터를 아날로그 전압으로 변환한다. 제1 디코더는 복수의 제1 출력단 중에서 상기 입력되는 제1 데이터의 데이터값에 대응하는 상기 제1 출력단으로 제1 전압을 출력한다. 제1 보상 회로부는 상기 복수의 제1 출력단과 연결되어 있으며, 상기 제1 전압이 출력되는 상기 제1 출력단을 제외한 나머지 복수의 상기 제1 출력단으로 제2 전압을 출력한다. 기준 전압 선택부는 복수의 기준 전압을 수신하며, 상기 복수의 기준 전압 중에서 상기 제1 전압이 출력되는 상기 제1 출력단에 대응하는 제1 기준 전압 및 제2 기준 전압을 출력한다. 그리고 하위 비트 변환기는 상기 입력되는 제2 데이터의 데이터값으로부터 상기 제1 및 제2 기준 전압 사이의 전압을 선택하여 상기 아날로그 전압으로 출력한다.

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

이제 본 발명의 표시 장치에 대한 한 실시예인 유기 발광 표시 장치와 아날로그/데이터 변환기에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치의 블록도이며, 도 2는 도 1의 표시 장치의 한 부화소에 대한 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 유기 발광 표시 장치는 표시부(100), 주사 구동부(200), 데이터 구동부(300) 및 신호 제어부(400)를 포함한다.

표시부(100)는 복수의 주사선(S1-Sn), 복수의 데이터선(D1-Dm) 및 복수의 화소(110)를 포함한다. 복수의 주사선(S1-Sn)은 행 방향으로 뻗어 있으며 각각 선택 신호를 전달하고, 복수의 데이터선(D1-Dm)은 열 방향으로 뻗어 있으며 각각 데이터 전압을 전달한다. 그리고 각 화소(110)는 복수의 주사선(S1-Sn) 중 해당하는 주사선과 복수의 데이터선(D1-Dm) 중 해당하는 데이터선에 의해 정의되는 화소 영역에 형성되어 있다.

한편, 색 표시를 구현하기 위해서는 각 화소가 원색 중 하나의 색상을 고유 하게 표시하거나 각 화소가 시간에 따라 번갈아 원색을 표시하게 하여, 이들 원색의 공간적 또는 시간적 합으로 원하는 색상이 인식되도록 한다. 원색의 예로는 적색(R), 녹색(G) 및 청색(B)을 들 수 있다. 이때, 시간적 합으로 색상을 표시하는 경우에는 한 화소에서 시간적으로 R, G 및 B 색상이 번갈아 표시되어서 한 색상이 구현된다. 그리고 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소의 세 화소에 의해 한 색상이 구현되므로, 각 화소를 부화소라 부르고 세 개의 부화소를 하나의 화소라 부르기도 한다. 또한, 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소가 행 방향 또는 열 방향으로 번갈아 가면서 배열될 수 있으며, 또는 세 화소가 삼각형의 세 꼭지점에 해당하는 위치에 배열될 수도 있다.

도 2에 도시한 바와 같이, 각 화소(110)는 스위칭 트랜지스터(M1), 구동 트랜지스터(M2), 커패시터(Cst) 및 적어도 하나의 유기 발광 소자(OLED)를 포함한다. 스위칭 트랜지스터(M1)는 해당하는 주사선(Si)에 연결되어 있는 게이트 전극과 해당하는 데이터선(Dj)에 연결되어 있는 소스 전극을 가진다. 스위칭 트랜지스터(M1)의 드레인 전극은 구동 트랜지스터(M2)의 게이트 전극에 연결되고, 구동 트랜지스터(M2)의 게이트 전극과 소스 전극 사이에는 커패시터(Cst)가 연결되어 있다. 그리고 구동 트랜지스터(M2)의 소스 전극에는 전원 전압(VDD)을 전달하는 신호선이 연결되고, 구동 트랜지스터(M2)의 드레인 전극에 유기 발광 소자(OLED)의 애노드 전극이 연결되어 있다. 유기 발광 소자(OLED)의 캐소드 전극에는 전원 전압(VDD)보다 낮은 전압(VSS)을 공급하는 신호선이 연결되어 있다.

이때, 스위칭 트랜지스터(M1)는 해당 주사선(Si)으로부터의 선택 신호에 응답하여 해당 데이터선(Dj)으로부터의 데이터 전압을 커패시터(Cst)로 전달하고, 구동 트랜지스터(M2)는 커패시터(Cst)에 충전된 전압에 대응하는 전류를 드레인 전극으로 출력한다. 그러면 유기 발광 소자(OLED)는 구동 트랜지스터(M2)로부터 전달되는 전류에 대응하는 밝기로 해당 원색을 표시한다.

한편, 각 화소(110)가 공간적 합으로 색상을 표시하는 경우에는 해당하는 원색을 발광하는 하나의 유기 발광 소자(OLED)가 형성되고, 시간적 합으로 색상을 표시하는 경우에는 복수의 원색을 각각 발광하는 복수의 유기 발광 소자(OLED)가 형성될 수도 있다. 그리고 도 2에 도시한 화소는 하나의 일 예에 불과하며, 유기 발광 소자(OLED)를 발광시킬 수 있는 다른 형태의 화소도 도 1의 화소(110)로 사용될 수 있다.

다시 도 1을 보면, 주사 구동부(200)는 표시부(100)의 주사선(S1-Sn)에 연결되어 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 선택 신호를 주사선(S1-Sn)에 인가한다. 이때, 주사 구동부(200)는 복수의 주사선(S1-Sn)에 각각 인가되는 복수의 선택 신호가 차례로 게이트 온 전압을 가지도록 선택 신호를 인가할 수 있다. 그리고 선택 신호가 게이트 온 전압을 가지는 경우에, 해당 주사선(도 2의 Si)에 연결되는 스위칭 트랜지스터(도 2의 M1)가 턴온된다.

데이터 구동부(300)는 표시부(100)의 데이터선(D1-Dm)에 연결되어 계조를 나타내는 데이터 전압을 데이터선(D1-Dm)에 인가한다. 이러한 데이터 구동부(300)는 신호 제어부(400)로부터 입력되는 계조를 가지는 입력 영상 데이터(DR, DG, DB)를 데이터 전압으로 변환한다.

신호 제어부(400)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 데이터(DR, DG, DB) 및 이의 표시를 제어하는 입력 제어 신호를 제공받는다. 입력 제어 신호에는 예를 들어 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클록(MCLK)이 있다. 신호 제어부(400)는 입력 영상 데이터(DR, DG, DB)를 데이터 구동부(300)로 전달하고, 주사 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성하여 각각 주사 구동부(200) 및 데이터 구동부(300)로 전달한다. 그리고 주사 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호와 클록 신호를 포함하며, 데이터 제어 신호(CONT2)는 한 행의 화소(110)에 대한 입력 영상 데이터 전달을 지시하는 수평 동기 시작 신호(STH)와 클록 신호를 포함한다.

한편, 신호 제어부(400)는 한 행분에 해당하는 입력 영상 데이터를 데이터 구동부(300)로 전달하는 경우에, 입력 영상 데이터(DR, DG, DB)를 세 개의 채널을 통해서 색상 별로 전달할 수도 있으며, 입력 영상 데이터(DR, DG, DB)를 하나의 채널을 통하여 차례로 전달할 수도 있다.

다음, 도 3을 참조하여 도 1의 데이터 구동부(300)에 대해서 설명한다.

도 3은 도 1의 데이터 구동부(300)의 상세 블록도이다. 도 3에서는 신호 제어부(300)에서 입력 영상 데이터(DR, DG, DB)가 하나의 채널을 통하여 차례로 전달되고, 한 행에서 R 화소, G 화소 및 B 화소가 차례로 배열되는 것으로 가정하여 설명한다. 즉, (3k-2)번째 데이터선(D3k-2)으로 R 입력 영상 데이터(DR)에 대응하는 데이터 전압이 전달되고, (3k-1)번째 데이터선(D3k-1)으로 G 입력 영상 데이터(DG) 에 대응하는 데이터 전압이 전달되고, (3k)번째 데이터선(D3k)으로 B 입력 영상 데이터(DB)에 대응하는 데이터 전압이 전달된다(여기서,k는 1과 (m/3) 사이의 정수).

도 3에 도시한 바와 같이, 데이터 구동부(300)는 시프트 레지스터(310), 래치(320), 데이터 전압 생성부(330) 및 출력 버퍼부(340)를 포함한다.

시프트 레지스터(310)는 수평 동기 시작 신호(STH)와 클록 신호(CLK)에 기초하여 샘플링 신호(SS1-SSm)를 차례로 생성하여 출력한다. 래치(320)는 샘플링 신호(SS1-SSm)에 차례로 응답하여 한 행분의 입력 영상 데이터(DR, DG, DB)를 차례로 샘플링하면서 기억(홀딩)한다. 한 행분의 입력 영상 데이터(DR, DG, DB)가 래치(320)에 기억되면, 래치(320)는 한 행분의 입력 영상 데이터(DR, DG, DB)를 데이터 전압 생성부(330)로 출력한다.

데이터 전압 생성부(330)는 복수의 데이터선(D1-Dm)에 각각 대응하는 복수의 디지털/아날로그 변환기(이하, 'D/A 변환기'라함)(도시하지 않음)를 포함하며, 각 D/A 변환기는 입력 영상 데이터(DR, DG, DB)를 복수의 기준 전압(VREF1-VREF9)에 기초하여 데이터 전압(VR, VG, VB)으로 변환한다. 그리고 출력 버퍼부(340)는 데이터 전압 생성부(330)에서 변환된 데이터 전압(VR, VG, VB)을 데이터선(D1-Dm)으로 전달한다.

한편, 데이터 구동부(300)는 수평 동기 신호(Hsync)의 1 주기인 1 수평 주기를 단위로 하여 위에서 설명한 동작을 반복한다. 이러한 방식으로, 데이터 구동부(300)는 한 프레임(모든 행)에 해당하는 입력 영상 데이터를 행 별로 데이터 전압으로 변경한 후, 데이터선(D1-Dm)에 전달할 수 있다.

본 발명의 실시예에 따른 디지털/아날로그 변환기에서 설명의 편의상 영상 신호는 6비트의 디지털 신호로 가정하며, 이는 아래에서 설명하는 다른 실시예에도 모두 적용된다.

다음, 본 발명의 실시예에 따른 D/A 변환기에 대해서 도 4 내지 도 6을 참조하여 상세하게 설명한다.

도 4는 본 발명의 제1 실시예에 따른 D/A 변환기의 개략적인 블록도이다. 도 4에서는 도 3의 데이터 전압 생성부(330)의 복수의 D/A 변환기 중에서 하나의 D/A 변환기만을 도시하였으며, 도 4의 D/A 변환기는 R 색상의 입력 영상 데이터(DR)를 데이터 전압으로 변환한다. 그리고 도 4에서는 설명의 편의상 입력 영상 데이터(DR)를 6비트의 디지털 신호(DR[0:5])로 가정하였다.

도 4에 도시한 바와 같이, D/A 변환기는 상위 비트 변환기(330a)와 하위 비트 변환기(330b)를 포함한다. 상위 비트 변환기(330a)는 영상 데이터(DR[0:5])의 상위 3비트 데이터(DR[0:2])와 9개의 기준 전압(VREF1-VREF9)을 수신하며, 상위 3비트 데이터(DR[0:2])로부터 9개의 기준 전압(VREF1-VREF9) 중 2개의 출력 기준 전압(VREFH, VREFL)을 선택한다. 상위 비트 변환기(330a)는 제1 및 제2 출력단(out1, out2)으로 각각 하이 레벨의 기준 전압(VREFH) 및 로우 레벨의 기준 전압(VREFL)을 출력한다. 하위 비트 변환기(330b)는 영상 데이터(DR[0:5])의 하위 3비트 데이터(DR[3:5])와 상위 비트 변환기(330a)로부터 출력 기준 전압(VREFH, VREFL)을 수신하여, 하위 3비트 데이터(DR[3:5])로 2개의 출력 기준 전압(VREFH, VREFL)을 분압하여 데이터 전압(VR)을 출력한다.

다음, 도 5를 참조하여 도 4의 상위 비트 변환기(330a)의 실시예에 대해서 상세하게 설명한다. 도 5는 본 발명의 제2 실시예에 따른 D/A 변환기에서 상위 비트 변환기(330a)를 나타내는 회로도이다.

도 5를 보면, 상위 비트 변환기(330a)는 상위 디코더(331), 기준 전압 선택부(332) 및 3개의 보상 회로부(333)를 포함한다.

상위 디코더(331)는 최상위 비트의 데이터(DR[0])가 게이트에 인가되는 트랜지스터(N1, P1), 다음 비트의 데이터(DR[1])가 게이트에 인가되는 트랜지스터(N2, N3, P2, P3) 및 그 다음 비트의 데이터(DR[2])가 게이트에 인가되는 트랜지스터(N4-N7, P4-P7)를 포함한다. 여기서, 트랜지스터(N1-N7)는 N 채널 트랜지스터이며, 각각 해당하는 비트(DR[0], DR[1], DR[2])의 하이 레벨 데이터('1')에 응답하여 턴온된다.

트랜지스터(N1, P1)의 제1 전극은 로우 레벨 전압을 공급하는 전원(VSS)과 연결되어 있다. 트랜지스터(N2, P2)의 제1 전극은 트랜지스터(N1)의 제2 전극에 연결되고, 트랜지스터(N3, P3)의 제1 전극은 트랜지스터(P1)의 제2 전극에 연결되어 있다. 트랜지스터(N4, P4)의 제1 전극은 트랜지스터(N2)의 제2 전극에 연결되고, 트랜지스터(N5, P5)의 제1 전극은 트랜지스터(P2)의 제2 전극에 연결되어 있다. 트랜지스터(N6, P6)의 제1 전극은 트랜지스터(N3)의 제2 전극에 연결되어 있고, 트랜지스터(N7, P8)의 제1 전극은 트랜지스터(P3)의 제2 전극에 연결되어 있다. 트랜지스터(N4, P4, N5, P5, N6, P6, N7, P7)의 제2 전극은 각각 상위 디코더의 출력단(O1-O8)과 연결되어 있다.

이와 같이, 상위 디코더(331)는 전원(VSS)과 8개의 출력단(O1-O8)사이에 각각 연결되는 8개의 트랜스터열을 포함한다. 그리고 각 트랜지스터열은 첫 번째 비트 데이터(DR[0])에 대응하는 트랜지스터(N1 또는 P1), 두 번째 비트 데이터(DR[1])에 대응하는 트랜지스터(N2, P2, N3 또는 P3), 세 번째 비트 데이터(DR[2])에 대응하는 트랜지스터(N4, P4, N5, P5, N6, P6, N7 또는 P7)으로 이루어진다.

도 5에 도시한 바와 같이, 보상 회로부(333)는 트랜지스터(M1-M14)를 포함한다. 트랜지스터(M1, M2)의 제1 전극은 하이 레벨 전압을 공급하는 전원(VDD)과 연결되어 있고, 게이트에는 데이터(DR[0])가 인가된다. 트랜지스터(M1, M2)의 제2 전극은 각각 상위 디코더(331)의 출력단(O1-O4) 및 출력단(O5-O8)과 연결되어 있다. 트랜지스터(M3-M6)의 제1 전극은 전원(VDD)과 연결되어 있고, 게이트에는 데이터(DR[1])가 인가된다. 트랜지스터(M3)의 제2 전극은 출력단(O1, O2), 트랜지스터(M4)의 제2 전극은 출력단(O3, O4), 트랜지스터(M5)의 제2 전극은 출력단(O5, O6) 및 트랜지스터(M6)의 제2 전극은 출력단(O7, O8)과 연결되어 있다. 트랜지스터(M7-M14)의 제1 전극은 전원(VDD)과 연결되어 있고, 게이트에는 데이터(DR[2])가 인가된다. 트랜지스터(M7-M14)의 제2 전극은 각각 출력단(O1-O8)에 연결되어 있다. 여기서, 트랜지스터(M1, M3, M5, M7, M9, M11, M13)는 P 채널 트랜지스터이고, 트랜지스터(M2, M4, M6, M8, M10, M12, M14)는 N 채널 트랜지스터이다.

이와 같이, 보상 회로부(333)는 전원(VDD)과 8개의 출력단(O1-O8)사이에 각각 연결되는 복수의 트랜지스터를 포함하며, 복수의 트랜지스터는 일정한 패턴으로 복수의 트랜지스터군을 형성한다. 구체적으로, 전원(VDD)과 출력단(O1) 사이에 트 랜지스터(M1, M3, M7)가 각각 연결되어 제1 트랜지스터군을 형성하고, 트랜지스터(M1)의 게이트에는 첫 번째 비트 데이터(DR[0]), 트랜지스터(M3)의 게이트에는 두 번째 비트 데이터(DR[1]) 및 트랜지스터(M7)의 게이트에는 세 번째 비트 데이터(DR[2])가 각각 입력된다. 이와 같은 방식으로, 트랜지스터(M1, M3, M8)가 제2 트랜지스터군, 트랜지스터(M1, M4, M9)가 제3 트랜지스터군, 트랜지스터(M1, M4, M10)가 제4 트랜지스터군, 트랜지스터(M2, M5, M11)가 제5 트랜지스터군, 트랜지스터(M2, M5, M12)가 제6 트랜지스터군, 트랜지스터(M2, M6, M13)가 제7 트랜지스터군 및 트랜지스터(M2, M6, M14)가 제8 트랜지스터군을 형성하고, 각 트랜지스터군을 형성하는 복수의 트랜지스터의 제어 전극에는 상위 3비트(DR[0:2])가 각각 입력된다.

기준 전압 선택부(332)는 복수의 기준 전압(VREF1-VREF9)을 제공하는 복수의 배선(도시하지 않음) 및 복수의 P 채널 트랜지스터(P8-P23)를 포함한다. 기준 전압(VREF1)은 트랜지스터(P8)의 제1 전극, 기준 전압(VREF2)은 트랜지스터(P9, P10)의 제1 전극, 기준 전압(VREF3)은 트랜지스터(P11, P12)의 제1 전극, 기준 전압(VREF4)은 트랜지스터(P13, P14)의 제1 전극, 기준 전압(VREF5)은 트랜지스터(P15, P16)의 제1 전극, 기준 전압(VREF6)은 트랜지스터(P17, P18)의 제1 전극, 기준 전압(VREF7)은 트랜지스터(P19, P20)의 제1 전극, 기준 전압(VREF8)은 트랜지스터(P21, P22)의 제1 전극 그리고 기준 전압(VREF9)은 트랜지스터(P23)의 제1 전극에 연결되어 있다. 복수의 배선을 통해 각각 제공되는 기준 전압(VREF1-VREF9)의 크기는 감마 특성에 따라 정해질 수 있으며, 감마 특성은 입력되는 영상 데이터에 대응 하여 출력되는 데이터 전압 크기를 나타낸다. 본 발명의 제2 실시예에 따른 D/A 변환기의 감마 특성에 따른 기준 전압(VREF1-VREF9)간의 간격은 상위 계조 영역으로 갈수록 기준 전압(VREF1-VREF9)간의 간격이 증가하는 특징을 갖을 수 있다.

트랜지스터(P8, P9)의 제어 전극은 상위 디코더(331)의 출력단(O1), 트랜지스터(P10, P11)의 제어 전극은 상위 디코더(331)의 출력단(O2), 트랜지스터(P12, P13)의 제어 전극은 상위 디코더(331)의 출력단(O3), 트랜지스터(P14, P15)의 제어 전극은 상위 디코더(331)의 출력단(O4), 트랜지스터(P16, P17)의 제어 전극은 상위 디코더(331)의 출력단(O5), 트랜지스터(P18, P19)의 제어 전극은 상위 디코더(331)의 출력단(O6), 트랜지스터(P20, P21)의 제어 전극은 상위 디코더(331)의 출력단(O7) 및 트랜지스터(P22, P23)의 제어 전극은 상위 디코더(331)의 출력단(O8)과 연결되어 있다. 트랜지스터(P8, P10, P12, P14, P16, P18, P20, P22)의 제2 전극은 상위 비트 변환기(330a)의 제1 출력단(out1)과 연결되어 있고, 트랜지스터(P9, P11, P13, P15, P17, P19, P23)의 제2 전극은 상위 비트 변환기(330b)의 제2 출력단(out2)과 연결되어 있다.

이하, 본 발명의 제2 실시예에 따른 D/A 변환기의 동작을 구체적으로 설명한다. 아래에서는 예를 들어 D/A 변환기가 '101011'의 영상 데이터(DR[0:5]) 에서 상위 3비트 '101'에 의해 기준 전압이 출력되는 경우에 대해서 설명한다.

먼저,'101011'의 영상 데이터(DR[0:5])가 D/A 변환기에 입력된다. 상위 비트 변환기(330a)에서 데이터(DR[0]) 및 데이터(DR[2])는 하이 레벨 신호('1')이고, 데이터(DR[1])는 로우 레벨 신호('0')이므로, 트랜지스터(N1, P2, P3, N4, N5, N6, N7)가 턴온되고, 트랜지스터(P1, N2, N3, P4, P5, P6, P7)는 턴오프된다. 상위 디코더를 구성하는 8개의 트랜지스터열 중에서 턴온된 트랜지스터(N1, P2, N5)로 구성된 트랜지스터열을 제외한 나머지 트랜지스터열들은 턴오프된 적어도 하나의 트랜지스터(P1, N2, N3, P4, P5, P6, P7)를 포함하고 있다.

보상 회로부(333)의 트랜지스터(M1, M4, M6, M7, M9, M11, M13)는 턴오프되고, 트랜지스터(M2, M3, M5, M8, M10, M12, M14)는 턴온된다. 따라서, 전압(VSS)은 턴온된 트랜지스터(N1, P2, N5)를 통해 출력단(O3)으로 출력된다. 전압(VDD)은 턴온된 트랜지스터(M2, M3, M5, M8, M10, M12, M14)를 통해 출력단(O1, O2, O4-O8)으로 출력된다.

그리고 출력단(O3)로부터 출력된 로우 레벨 전압(VSS)에 의해 트랜지스터(P12, P13)가 턴온되고, 나머지 트랜지스터(P8-P11, P14-P23)는 출력단(O1, O2, O4-O8)으로부터 출력된 하이 레벨 전압(VDD)에 의해 턴오프된다. 턴온된 트랜지스터(P12, P13)를 통해 기준 전압(VREF3) 및 기준 전압(VREF4)이 각각 제1 및 제2 출력단(out1, out2)에 인가되어, 두 기준 전압(VREF3, VREF4)은 상위 비트 변환기(330a)의 2개의 출력 기준 전압(VREFH, VREFL)으로 된다.

다음, 도 6을 참조하여 도 4의 하위 비트 변환기(330b)의 실시예에 대해서 상세하게 설명한다. 도 6은 본 발명의 제3 실시예에 따른 D/A 변환기에서 하위 비트 변환기(330b)를 나타내는 회로도이다.

도 6에 도시된 바와 같이, 하위 비트 변환기(330b)는 하위 디코더(334), 저항열(335), 데이터 전압 선택부(336) 및 3개의 보상 회로부(337)를 포함한다.

하위 디코더(334)는 N 채널 트랜지스터(N1'-N7') 및 P 채널 트랜지스터(P1'-P7')를 포함하며, 상위 디코더(331)와 유사한 구조를 가진다. 그러나 트랜지스터(N1', P1')의 게이트에는 데이터(DR[3])가 인가되고, 트랜지스터(N2', N3', P2', P3')의 게이트에는 데이터(DR[4])가 인가되며, 트랜지스터(N4'-N7', P4'-P7')의 게이트에는 데이터(DR[5])가 인가된다.

그리고 상위 비트 변환기(330a)와 마찬가지로 하위 디코더(334)의 트랜지스터(N4'-N7', P4'-P7')의 제2 전극은 하위 디코더(334)의 출력단(O1'-O8')에 각각 연결되어 있다. 그리고 하위 디코더(334)의 출력단(O1'-O8')은 데이터 전압 선택부(336)와 연결되어 있다.

하위 디코더(334)의 보상 회로부(337)는 출력단(O1'-O8')에 각각 연결될 수 있다. 이러한 보상 회로부(337)는 상위 비트 변환기(330a)에서 설명한 보상 회로부(333)와 유사한 구조를 가질 수 있다. 그러나 상위 변환기(330a)의 보상 회로부(333)와 달리 하위 변환기(330b)의 보상 회로부(337)는 하위 3비트 데이터(DR[3:5])를 입력받는다.

저항열(335)은 복수의 저항(R1-R8)을 포함하며, 저항(R1-R8)은 두 출력 기준 전압(VREFH, VREFL) 사이에 직렬로 연결되어 있다. 이때, 하위 비트 변환부(330b)는 3비트의 데이터를 처리하므로, 두 출력 기준 전압(VREFH, VREFL) 사이의 전압 범위를 8개로 구분하기 위해 저항열(335)은 8개의 저항(R1-R8)을 갖는 것으로 한다. 편의상 8개의 저항(R1-R8)의 모든 저항값은 동일한 것으로 한다.

데이터 전압 선택부(336)는 P 채널 트랜지스터(P31-P38)를 포함한다. 트랜지 스터(P31-P38)의 각 제어 전극은 하위 디코더(334)의 출력단(O1'-O8')과 연결되어 있다. 트랜지스터(P31)의 제1 전극은 출력 기준 전압(VREFH)과 저항(R1)의 접점(S1), 트랜지스터(P32)의 제1 전극은 두 저항(R1, R2)의 접점(S2), 트랜지스터(P33)의 제1 전극은 두 저항(R2, R3)의 접점(S3), 트랜지스터(P34)의 제1 전극은 두 저항(R3, R4)의 접점(S4), 트랜지스터(P35)의 제1 전극은 두 저항(R4, R5)의 접점(S5), 트랜지스터(P36)의 제1 전극은 두 저항(R5, R6)의 접점(S6), 트랜지스터(P37)의 제1 전극은 두 저항(R6, R7)의 접점(S7) 및 트랜지스터(P38)의 제1 전극은 두 저항(R7, R8)의 접점(S8)과 연결되어 있다. 트랜지스터(P31-P38)의 제2 전극은 하위 비트 변환기(330b)의 출력단(out3)과 연결되어 있다.

이하, 본 발명의 제3 실시예에 따른 D/A 변환기의 동작을 구체적으로 설명한다. 아래에서는 본 발명의 제2 실시예에 따른 D/A 변환기의 상위 비트 변환기(330a)에서 영상 데이터(DR[0:5])의 상위 3비트 '101'에 의해 기준 전압(VREFH, VREFL)을 결정한 것으로 가정하여 설명한다.

기준 전압(VREFH) 및 기준 전압(VREFL)은 각각 전압(VREF3) 및 전압(VREF4)과 실질적으로 동일한 전압을 갖는다. 기준 전압(VREFH, VREFL)은 각각 저항열(335)의 양단에 인가되고, 각 접점(S1-S8)에는 저항(R1-R8)에 의해 분배된 전압이 인가된다.

하위 비트 변환기(330b)로 입력된 데이터(DR[4]) 및 데이터(DR[5])는 하이 레벨 신호('1')이고, 데이터(DR[3])는 로우 레벨 신호('0')이므로, 트랜지스터(N1', P2', P3', P4', P5', P6', P7')는 턴오프되고, 트랜지스터(P1', N2', N3', N4', N5', N6', N7')은 턴온된다. 하위 디코더를 구성하는 8개의 트랜지스터열 중에서 턴온된 트랜지스터(P1', N3', N6')로 구성된 트랜지스터열을 제외한 나머지 트랜지스터열들은 턴오프된 적어도 하나의 트랜지스터(N1', P2', P3', P4', P5', P6', P7')를 포함하고 있다.

보상 회로부(337)의 트랜지스터(M2', M3', M5', M7', M9', M11', M13')는 턴오프되고, 트랜지스터(M1', M4', M6', M8', M10', M12', M14')는 턴온된다. 따라서, 전압(VSS)은 턴온된 트랜지스터(P1', N3', N6')를 통해 출력단(O5')으로 출력된다. 전압(VDD)은 턴온된 트랜지스터(M1', M4', M6', M8', M10', M12', M14')를 통해 출력단(O1'-O4', O6'-O8')으로 출력된다.

그리고 출력단(O5')으로부터 출력된 로우 레벨 전압(VSS)에 의해 트랜지스터(P35)가 턴온되고, 나머지 트랜지스터(P31-P34, P36-P38)는 출력단(O1'-O4', O6'-O8')으로부터 출력된 하이 레벨 전압(VDD)에 의해 턴오프된다. 턴온된 트랜지스터(P35)를 통해 접점(S5)의 전압이 하위 비트 변환기(330b)의 출력단(out3)에 인가된다. 따라서 D/A 변환기(330)의 출력 데이터 전압(VR)은 접점(S5)의 전압과 실질적으로 동일한 전압이 된다.

이와 같이, 본 발명의 제2 또는 제3 실시예에 따르면 영상 데이터에 응답하지 않는 트랜지스터의 게이트로 하이 레벨 전압을 인가함으로써, 기준 전압 선택부 및 데이터 전압 선택부에 플로팅된 트랜지스터는 존재하지 않게되고, 플로팅된 트랜지스터에 의해 발생하던 영상 데이터와 데이터 전압간의 오차를 제거할 수 있다. 따라서 감마 특성에 따라 영상 데이터에 대응하는 정확한 데이터 전압을 생성할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

본 발명에 따르면, 디지털/아날로그 변환기 및 이를 이용한 표시 장치에서 디지털/아날로그 변환기의 트랜지스터를 완전히 턴온 및 턴오프시킬 수 있다.

Claims

제1 데이터 및 제2 데이터를 포함하는 디지털 데이터를 입력받으며, 상기 디지털 데이터를 아날로그 전압으로 변환하는 디지털/아날로그 변환기에 있어서,

복수의 제1 출력단 중에서 상기 입력되는 제1 데이터의 데이터값에 대응하는 상기 제1 출력단으로 제1 전압을 출력하는 제1 디코더,

상기 복수의 제1 출력단과 연결되어 있으며, 상기 제1 전압이 출력되는 상기 제1 출력단을 제외한 나머지 복수의 상기 제1 출력단으로 제2 전압을 출력하는 제1 보상회로부,

복수의 기준 전압을 수신하며, 상기 복수의 기준 전압 중에서 상기 제1 전압이 출력되는 상기 제1 출력단에 대응하는 제1 기준 전압 및 제2 기준 전압을 각각 제2 및 제3 출력단으로 출력하는 기준 전압 선택부,

그리고

상기 입력되는 제2 데이터의 데이터값으로부터 상기 제1 및 제2 기준 전압 사이의 전압을 선택하여 상기 아날로그 전압으로 출력하는 하위 비트 변환기

를 포함하는 디지털/아날로그 변환기.
제1항에 있어서,

상기 제1 데이터는 상기 디지털 데이터의 상위 n개의 비트에 해당하며(상기 n은 자연수),

상기 제1 디코더는 상기 제1 전압에 대응하는 전압을 공급하는 제1 전원과 상기 복수의 제1 출력단 사이에 각각 연결되어 있는 복수의 제1 트랜지스터열을 포함하며,

상기 각 제1 트랜지스터열은 직렬로 연결되어 있는 복수의 제1 트랜지스터를 포함하며,

상기 각 제1 트랜지스터열의 상기 복수의 제1 트랜지스터의 제어 전극에 각각 상기 n개의 비트가 인가되며,

상기 입력되는 제1 데이터의 데이터값에 대응하는 상기 제1 트랜지스터열에서는 상기 복수의 제1 트랜지스터가 턴온되며,

상기 입력되는 제1 데이터의 데이터값에 대응하지 않는 상기 제1 트랜지스터열에서는 상기 복수의 제1 트랜지스터 중 적어도 하나의 제1 트랜지스터가 턴오프되는 디지털/아날로그 변환기.
제2항에 있어서,

상기 제1 보상 회로부는,

상기 제2 전압에 대응하는 전압을 공급하는 제2 전원과 상기 복수의 제1 출력단 사이에 각각 연결되는 복수의 제2 트랜지스터군을 포함하며,

각 제2 트랜지스터군은 제1 전극이 상기 제1 전원에 연결되고 제2 전극이 상기 각 제1 출력단에 연결되어 있는 복수의 제2 트랜지스터를 포함하며,

상기 각 제2 트랜지스터군의 상기 복수의 제2 트랜지스터의 제어 전극은 상 기 제1 데이터의 상기 n개의 비트에 각각 대응하는 디지털/아날로그 변환기.
제1항에 있어서,

상기 기준 전압 선택부는,

상기 복수의 기준 전압 중 적어도 일부의 기준 전압을 각각 제1단으로 수신하고, 제2단이 각각 상기 제2 출력단에 연결되어 있으며, 상기 복수의 제1 출력단에 각각 대응하는 복수의 제1 스위치, 그리고

상기 복수의 기준 전압 중 적어도 일부의 기준 전압을 각각 제1단으로 수신하고, 제2단이 각각 상기 제3 출력단에 연결되어 있으며, 상기 복수의 제1 출력단에 각각 대응하는 복수의 제2 스위치를 포함하며,

상기 각 제1 및 제2 스위치는 대응하는 상기 제1 출력단으로부터 상기 제1 전압에 응답하여 턴온되어, 상기 제2 및 제3 출력단으로 각각 상기 제1 및 제2 기준 전압을 출력하는 디지털/아날로그 변환기.
제1항에 있어서,

상기 하위 비트 디코더는,

복수의 제4 출력단 중에서 상기 입력되는 제2 데이터의 데이터값에 대응하는 상기 제4 출력단으로 제3 전압을 출력하는 제2 디코더, 그리고

상기 제1 및 제2 기준 전압으로부터 상기 제4 출력단에 각각 대응되는 복수의 분압을 생성하고, 상기 복수의 분압 중 상기 제3 전압이 출력되는 상기 제4 출 력단에 대응하는 상기 분압을 상기 아날로그 전압으로 출력하는 데이터 전압 선택부

를 포함하는 디지털/아날로그 변환기.
제5항에 있어서,

상기 제2 데이터는 상기 디지털 데이터의 하위 m개의 비트에 해당하며(상기 m은 자연수),

상기 복수의 제4 출력단은
개의 제4 출력단을 포함하고, 상기
개의 제4 출력단은 상기 m개의 비트의 조합에 의해 결정되는
개의 데이터값에 각각 대응하며,

상기 입력되는 제2 데이터의 데이터값에 대응하는 상기 제4 출력단은 상기 제3 전압을 출력하고, 상기 입력되는 제2 데이터의 데이터값에 대응하지 않는 상기 제4 출력단은 플로팅되는 디지털/아날로그 변환기.
제6항에 있어서,

상기 제2 디코더는 상기 제3 전압을 공급하는 제1 전원과 상기 복수의 제4 출력단 사이에 각각 연결되어 있는 복수의 제1 트랜지스터열을 포함하며,

상기 각 제1 트랜지스터열은 직렬로 연결되어 있는 복수의 제1 트랜지스터를 포함하며,

상기 각 제1 트랜지스터열의 상기 복수의 제1 트랜지스터의 제어 전극에 각각 상기 m개의 비트가 인가되며,

상기 입력되는 제2 데이터의 데이터값에 대응하는 상기 제1 트랜지스터열에서는 상기 복수의 제1 트랜지스터가 턴온되며,

상기 입력되는 제2 데이터의 데이터값에 대응하지 않는 상기 제1 트랜지스터열에서는 상기 복수의 제1 트랜지스터 중 적어도 하나의 제1 트랜지스터가 턴오프되는 디지털/아날로그 변환기.
제7항에 있어서,

제4 전압에 대응하는 전압을 공급하는 제2 전원과 상기 복수의 제4 출력단 사이에 각각 연결되는 복수의 제2 트랜지스터군을 포함하며,

각 제2 트랜지스터군은 제1 전극이 상기 제2 전원에 연결되고 제2 전극이 상기 각 제4 출력단에 연결되어 있는 복수의 제2 트랜지스터를 포함하며,

상기 각 제2 트랜지스터군의 상기 복수의 제2 트랜지스터의 제어 전극은 상기 제2 데이터의 상기 m개의 비트에 각각 대응하는 디지털/아날로그 변환기.
제8항에 있어서,

상기 데이터 전압 선택부는,

상기 제1 및 제2 기준 전압이 각각 양단에 인가되고 양단 사이에 복수의 저항이 직렬로 연결되어 있는 저항열,

상기 복수의 저항의 일단에 제1 전극이 각각 연결되고, 상기 복수의 제4 출력단과 제어 전극이 각각 연결되고, 상기 데이터 전압 선택부의 출력단에 제2 전극이 연결되어 있는 복수의 트랜지스터를 포함하며,

상기 각 트랜지스터는 대응하는 상기 제4 출력단으로부터의 상기 제3 전압에 응답하여 턴온되어, 상기 제3 전압이 출력되는 상기 제4 출력단에 대응하는 분압을 상기 아날로그 전압으로 출력하고, 상기 제4 전압에 응답하여 턴오프되는 디지털/아날로그 변환기.
복수의 비트를 가지는 제1 데이터 및 제2 데이터를 포함하는 디지털 데이터를 입력받고, 상기 디지털 데이터를 아날로그 전압으로 변환하는 디지털/아날로그 변환기에 있어서,

제1 입력단이 제1 전압을 공급하는 제1 전원에 연결되어 있으며, 각각 직렬로 연결되어 있는 복수의 제1 트랜지스터를 포함하는 복수의 제1 트랜지스터열,

제2 입력단이 제2 전압을 공급하는 제2 전원에 연결되어 있으며, 복수의 제1 출력단이 상기 복수의 제1 트랜지스터열의 출력단과 각각 연결되어 있고, 상기 제1 전압에 대응하는 상기 제1 출력단을 제외한 나머지 복수의 상기 제1 출력단에 제2 전압을 출력하는 제1 보상 회로부,

복수의 기준 전압을 각각 전달하는 복수의 기준 전압 배선,

상기 복수의 기준 전압 배선에 각각 제1 전극이 연결되고, 상기 제1 출력단에 제어 전극이 각각 연결되며, 제2 출력단에 각각 제2 전극이 연결되어 있는 복수 의 제2 트랜지스터,

상기 복수의 기준 전압 배선에 각각 제1 전극이 연결되고, 상기 제1 출력단에 제어 전극이 각각 연결되며, 제3 출력단에 제2 전극이 연결되어 있는 복수의 제3 트랜지스터, 그리고

상기 제2 및 제3 출력단으로부터 전압을 입력받아, 상기 제2 데이터에 대응하는 아날로그 전압을 출력하는 하위 비트 변환기를 포함하며,

상기 각 제1 트랜지스터열의 상기 복수의 제1 트랜지스터의 제어 전극은 상기 제1 데이터의 상기 복수의 비트에 각각 대응하는 디지털/아날로그 변환기.
제10항에 있어서,

상기 제1 보상 회로부는,

상기 복수의 제1 트랜지스터열의 상기 복수의 제1 트랜지스터의 제어 전극에 제어 전극이 각각 연결되어 있는 복수의 제4 트랜지스터를 포함하며,

상기 각 제4 트랜지스터는 상기 제2 전원에 연결되어 있는 제1 전극과 상기 복수의 제1 출력단 중 적어도 하나의 제1 출력단에 연결되어 있는 제2 전극을 가지며,

상기 각 제4 트랜지스터의 제2 전극이 연결되어 있는 상기 제1 출력단에, 상기 각 제4 트랜지스터와 제어 전극이 서로 연결되어 있는 상기 제1 트랜지스터를 포함하는 상기 제1 트랜지스터열이 연결되어 있으며,

상기 제4 트랜지스터는 상기 제1 트랜지스터와 채널 타입이 다른 디지털/아 날로그 변환기.
제10항에 있어서,

상기 하위 비트 변환기는,

제3 입력단이 제3 전압을 제공하는 제3 전원에 연결되어 있으며, 각각 직렬로 연결되어 있는 복수의 제4 트랜지스터를 포함하는 복수의 제2 트랜지스터열,

제4 입력단이 제4 전압을 공급하는 제4 전원에 연결되어 있으며, 복수의 제4 출력단이 상기 복수의 제2 트랜지스터열의 출력단과 각각 연결되어 있고, 상기 제3 전압에 대응하는 상기 제4 출력단을 제외한 나머지 복수의 상기 제4 출력단으로부터 제4 전압을 출력하는 제2 보상 회로부,

상기 제2 및 제3 출력단 사이에 직렬로 연결되어 있는 복수의 저항을 포함하는 저항열,

상기 복수의 저항의 일단에 각각 제1 전극이 연결되고, 상기 제4 출력단에 제어 전극이 각각 연결되며, 상기 아날로그 전압이 출력되는 제5 출력단에 제2 전극이 연결되어 있는 복수의 제5 트랜지스터

를 포함하며,

상기 각 제2 트랜지스터열의 상기 복수의 제4 트랜지스터의 제어 전극은 상기 제2 데이터의 상기 복수의 비트에 각각 대응하는 디지털/아날로그 변환기.
제12항에 있어서,

상기 제2 보상 회로부는,

상기 복수의 제2 트랜지스터열의 상기 복수의 제4 트랜지스터의 제어 전극에 제어 전극이 각각 연결되어 있는 복수의 제6 트랜지스터를 포함하며,

상기 각 제6 트랜지스터는 상기 제2 전원에 연결되어 있는 제1 전극과 상기 복수의 제4 출력단 중 적어도 하나의 제4 출력단에 연결되어 있는 제2 전극을 가지며,

상기 각 제6 트랜지스터의 제2 전극이 연결되어 있는 상기 제4 출력단에, 상기 각 제6 트랜지스터와 제어 전극이 서로 연결되어 있는 상기 제4 트랜지스터를 포함하는 상기 제2 트랜지스터열이 연결되어 있으며,

상기 제6 트랜지스터는 상기 제4 트랜지스터와 채널 타입이 다른 디지털/아날로그 변환기.
복수의 데이터선과,

영상 데이터를 출력하는 신호 제어부, 그리고

상기 신호 제어부로부터 상기 복수의 영상 데이터를 수신하여, 상기 복수의 영상 데이터를 복수의 아날로그 전압으로 변환한 후 상기 복수의 데이터선으로 전달하는 데이터 구동부를 포함하며,

상기 데이터 구동부는 제1항 내지 제13항 중 어느 한 항에 기재된 디지털/아날로그 변환기를 복수 개 포함하며,

상기 각 디지털/아날로그 변환기는 상기 영상 데이터를 상기 아날로그 전압 으로 변환하는 표시 장치.