KR100836437B1 - 데이터구동부 및 그를 이용한 유기전계발광표시장치 - Google Patents

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Abstract

본 발명의 목적은 하나의 D/A 컨버터에 입력되는 배선의 수를 줄여 높은 비트수를 갖는 데이터신호를 처리하는 D/A 컨버터를 구비하는 데이터구동부 및 그를 이용한 유기전계발광표시장치를 제공하는 것이다.
본 발명은 데이터신호와 주사신호에 대응하여 화상을 표현하는 화소부, 디지털 데이터신호를 이용하여 아날로그 데이터신호를 생성하여 상기 화소부에 전달하는 데이터구동부 및 상기 주사신호를 생성하여 상기 화소부에 전달하는 주사구동부를 포함하되, 상기 데이터구동부는, 쉬프트레지스터와 상기 쉬프트레지스터에 의해 상기 디지털데이터신호의 상위비트를 이용하여 제 1 전압을 출력하는 제 1 데이터처리부와 상기 디지털 데이터신호의 하위비트를 이용하여 제 2 전압을 출력하는 제 2 데이터처리부를 포함하며, 상기 제 1 전압과 상기 제 2 전압에 대응하여 상기 아날로그 데이터신호를 생성하는 데이터구동부 및 그를 이용한 유기전계발광표시장치를 제공하는 것이다.

Description

데이터구동부 및 그를 이용한 유기전계발광표시장치{DATA DRIVER AND ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE THEREOF}
도 1은 일반적인 유기전계발광표시장치에 채용된 화소의 일례를 나타내는 회로도이다.
도 2는 도 1에 도시된 화소에 데이터신호를 전달하는 데이터구동부를 나타내는 구조도이다.
도 3은 본 발명에 따른 유기전계발광표시장치의 제 1 실시예의 구조를 나타내는 구조도이다.
도 4는 본 발명에 따른 유기전계발광표시장치에서 채용된 데이터구동부의 제 1 실시예를 나타내는 구조도이다.
도 5는 본 발명에 따른 유기전계발광표시장치에서 채용된 데이터구동부의 제 2 실시예를 나타내는 구조도이다.
도 6은 도 4와 도 5에 도시된 D/A 컨버터의 구조를 나타내는 회로도이다.
도 7은 본 발명에 따른 D/A 컨버터에서 스위치부와 데이터전압생성부의 연결을 나타내는 회로도이다.
도 8은 계조전압을 생성하는 저항열의 등가회로도이다.
본 발명은 데이터구동부 및 그를 이용한 유기전계발광표시장치에 관한 것으로, 더욱 상세히 설명하면, 쉬프트 레지스터를 두개의 부로 구성하여 면적이 작은 D/A 컨버터를 형성하여 D/A 컨버터의 크기가 작은 데이터구동부 및 그를 이용한 유기전계발광표시장치에 관한 것이다.
평판 표시장치는 기판 상에 매트릭스 형태로 복수의 화소를 배치하여 표시영역으로 하고, 각 화소에 주사선과 데이터선을 연결하여 화소에 데이터신호를 선택적으로 인가하여 디스플레이를 한다.
평판 표시장치는 화소의 구동방식에 따라 패시브(Passive) 매트릭스형 발광 표시장치와 액티브(Active)매트릭스형 발광 표시장치로 구분되며, 해상도, 콘트라스트, 동작속도의 관점에서 단위 화소 마다 선택하여 점등하는 액티브 매트릭스형이 주류가 되고 있다.
이러한 평판 표시장치는 퍼스널 컴퓨터, 휴대전화기, PDA 등의 휴대 정보단말기 등의 표시장치나 각종 정보기기의 모니터로서 사용되고 있으며, 액정 패널을 이용한 LCD, 유기전계발광소자를 이용항 유기전계발광표시장치, 플라즈마 패널을 이용한 PDP 등이 알려져 있다.
최근에 음극선관과 비교하여 무게와 부피가 작은 각종 발광 표시장치들이 개발되고 있으며 특히 발광효율, 휘도 및 시야각이 뛰어나며 응답속도가 빠른 유기 전계발광 표시장치가 주목받고 있다.
도 1은 일반적인 유기전계발광표시장치에 채용된 화소의 일례를 나타내는 회로도이다. 도 1을 참조하여 설명하면, 화소는 데이터선(Dm), 주사선(Sn) 및 화소전원선(ELVdd)에 연결되며 제 1 트랜지스터(T1), 제 2 트랜지스터(T2), 캐패시터(Cst) 및 유기전계발광소자(OELD)를 포함한다.
제 1 트랜지스터(T1)는 소스는 화소전원선(ELVdd)에 연결되고 드레인은 제 3 트랜지스터(M3)의 소스에 연결되며 게이트는 제 1 노드(N)에 연결된다. 제 2 트랜지스터(T2)는 소스는 데이터선(Dm)에 연결되고 드레인은 제 1 노드(N1)에 연결되며 게이트는 주사선(Sn)에 연결된다. 캐패시터(Cst)는 제 1 노드(N1)와 화소전원선(ELVdd) 사이에 연결되어 소정 시간동안 제 1 노드(N1)와 화소전원선(ELVdd) 사이의 전압을 유지하도록 한다. 유기발광소자(OELD)는 애노드 전극과 캐소드전극 및 발광층을 포함하며 애노드 전극이 제 1 트랜지스터(T1)의 드레인에 연결되고 캐소드 전극이 저전위의 전원(ELVSS)에 연결되어 제 1 트랜지스터(T1)의 게이트에 인가되는 전압에 대응하여 유기전계발광소자(OELD)애노드 전극에서 캐소드 전극으로 전류가 흐르면 발광층에서 빛을 발광하며 전류의 양에 대응하여 밝기가 조절된다.
도 2는 도 1에 도시된 화소에 데이터신호를 전달하는 데이터구동부를 나타내는 구조도이다. 도 2를 참조하여 설명하면, 데이터구동부(20)는 쉬프트레지스터(21), 샘플링 래치(22), 홀딩래치(23), 레벨쉬프터(24), D/A 컨버터(25) 및 버퍼 부(26)를 포함한다.
쉬프트레지스터(21)는 복수의 플리 플롭으로 구성되며, 클럭신호(CLK)와 동기신호(Hsync)에 대응하여 샘플링 래치(22)를 제어한다. 샘플링 래치(22)는 쉬프트레지스터(21)의 제어 신호에 따라 한 행분의 데이터 신호를 순차적으로 입력받아 병렬적으로 출력한다. 순차적으로 입력받아 병렬적으로 출력하는 방식을 SIPO(Serial In Parallel Out)이라고 한다. 그리고, 홀딩 래치(23)는 신호를 병렬적으로 입력받고 다시 병렬적으로 출력한다. 병렬로 입력받아 병렬로 출력하는 방식을 PIPO(Parallel In Parallel Out)이라고 한다. 레벨쉬프터(24)는 홀딩래치(23)에서 출력된 신호를 시스템의 동작전압으로 레벨을 변경하여 D/A 컨버터(25)로 전달한다. D/A 컨버터(25)는 디지털 신호로 전달되는 신호를 아날로그 신호로 전달하여 해당의 계조 전압을 선택하여 버퍼부(26)로 전달하고 버퍼부(26)는 계조전압을 증폭하여 데이터선에 전달한다.
상기와 같이 구성된 데이터구동부에서 6비트의 디지털 데이터신호를 전달받아 동작하는 경우, D/A 컨버터(25)는 총 6개의 배선을 통해 하나의 아날로그 데이터신호를 생성한다. 이때, 화상을 표현하는 화소는 소정의 크기를 갖게 되며 그 크기는 약 한변의 길이가 42㎛ 정도의 길이를 갖게 된다. 이때, D/A 컨버터(25)의 입력단에서 전달되는 배선의 두께는 6㎛ 정도의 두께로 형성되어 6비트의 디지털 데이터신호를 전달받기 위해서는 배선이 차지하는 두께는 최소한 36㎛가 필요하게 된다. 따라서, 배선이 차지하는 두께가 많아 D/A 컨버터의 크기가 커지게 되는 문제점이 있으며, 6비트 이상의 디지털 데이터신호를 이용하는 것은 배선의 수가 더 필요하여 배선의 두께가 화소의 크기보다 더 크게 형성될 수 있어 6 비트 이상의 디지털 데이터신호를 이용하지 못하게 되는 문제점이 있다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 창출된 것으로, 본 발명의 목적은 하나의 D/A 컨버터에 입력되는 배선의 수를 줄여 높은 비트수를 갖는 데이터신호를 처리하는 D/A 컨버터를 구비하는 데이터구동부 및 그를 이용한 유기전계발광표시장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제 1 측면은, 데이터신호와 주사신호에 대응하여 화상을 표현하는 화소부, 디지털 데이터신호를 이용하여 아날로그 데이터신호를 생성하여 상기 화소부에 전달하는 데이터구동부 및 상기 주사신호를 생성하여 상기 화소부에 전달하는 주사구동부를 포함하되, 상기 데이터구동부는, 쉬프트레지스터와 상기 쉬프트레지스터에 의해 상기 디지털데이터신호의 상위비트를 이용하여 제 1 전압을 출력하는 제 1 데이터처리부와 상기 디지털 데이터신호의 하위비트를 이용하여 제 2 전압을 출력하는 제 2 데이터처리부를 포함하며, 상기 제 1 전압과 상기 제 2 전압에 대응하여 상기 아날로그 데이터신호를 생성하는 유기전계발광표시장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 2 측면은, 디지털데이터신호를 전달받아 아날로그 데이터신호를 생성하는 데이터구동부에 있어서, 제어신호를 생성하는 쉬프트레지스터, 상기 쉬프트레지스터에서 생성된 제어신호에 의해 상기 디지털데이터신호의 상위비트를 이용하여 제 1 전압을 출력하는 제 1 데이터처리부 및 상기 디지털 데이터신호의 하위비트를 이용하여 제 2 전압을 출력하는 제 2 데이터처리부를 포함하며, 상기 제 1 전압과 상기 제 2 전압에 대응하여 상기 아날로그 데이터신호를 생성하는 데이터구동부를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 3 측면은, 유기전계발광표시장치의 구동방법에 있어서, 직렬로 입력되는 데이터신호를 상위비트와 하위비트로 구분하는 단계, 상기 상위비트를 전달받아 제 1 데이터처리부에서 병렬로 출력하는 단계, 상기 하위비트를 전달받아 제 2 데이터처리부에서 병렬로 출력하는 단계 및 상기 병렬로 출력되는 상위비트를 이용하여 복수의 전압 중에서 제 1 및 제 2 기준전압을 선택하고, 상기 병렬로 출력되는 하위비트를 이용하여 상기 선택된 제 1 및 제 2 기준전압을 분배하여 아날로그 데이터신호를 생성하는 단계를 포함하는 유기전계발광표시장치의 구동방법을 제공하는 것이다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 유기전계발광표시장치의 제 1 실시예의 구조를 나타내는 구조도이다. 도 3을 참조하여 설명하면, 유기전계발광표시장치는 화소부(100), 데이터구동부(200), 주사구동부(300)를 포함한다.
화소부(100)는 복수의 데이터선(D1,D2...Dm-1,Dm)과 복수의 주사 선(S1,S2...Sn-1,Sn)을 포함하며, 복수의 데이터선(D1,D2...Dm-1,Dm)과 복수의 주사선(S1,S2...Sn-1,Sn)에 의해 정의되는 영역에 형성되는 복수의 화소를 포함한다. 화소(101)는 화소회로와 유기전계발광소자를 포함하며, 화소회로에서 복수의 데이터선(D1,D2...Dm-1,Dm)을 통해 전달되는 데이터신호와 복수의 주사선(S1,S2...Sn-1,Sn)을 통해 전달되는 주사신호에 의해 화소에 흐르는 화소전류를 생성하여 유기전계발광소자로 흐르도록 한다.
데이터구동부(200)는 복수의 데이터선(D1,D2...Dm-1,Dm)과 연결되며 데이터신호를 생성하여 한 행 분의 데이터신호를 순차적으로 복수의 데이터선(D1,D2...Dm-1,Dm)에 전달한다. 그리고, 데이터구동부(200)는 D/A 컨버터를 구비하여 디지털신호를 아날로그 신호로 전환한 계조전압을 생성하여 데이터선(D1,D2...Dm-1,Dm)에 전달한다.
주사구동부(300)는 복수의 주사선(S1,S2...Sn-1,Sn)과 연결되며 주사신호를 생성하여 복수의 주사선(S1,S2...Sn-1,Sn)에 전달한다. 주사신호에 의해 특정한 행이 선택되며 선택된 행에 위치하는 화소(101)에 데이터신호가 전달되어 화소는 데이터신호에 대응하는 전류가 생성된다.
도 4는 본 발명에 따른 유기전계발광표시장치에서 채용된 데이터구동부의 제 1 실시예를 나타내는 구조도이다. 도 4를 참조하여 설명하면, 데이터구동부(200a)는 쉬프트레지스터(210a)와 상위비트 샘플링 래치(211a), 상위비트 홀딩래치(212a), 상위비트 레벨쉬프터(213a), 상위비트 D/A 컨버터(214a)를 포함하는 제 1 데이터처리부, 하위비트 샘플링 래치(215a), 하위비트 홀딩래치(216a), 하위비트 레벨쉬프터(217a) 및 하위비트 D/A 컨버터(218a)를 포함하는 제 2 데이터처리부를 구비한다.
쉬프트레지스터(211a)는 복수의 플리 플롭으로 구성되며, 클럭신호(CLK)와 동기신호(Hsync)에 대응하여 제어신호를 생성하여 제 1 데이터처리부와 제 2 데이터처리부에 전달한다.
먼저, 제 1 데이터처리부의 동작을 설명하면, 상위비트 샘플링 래치(211a)는 쉬프트레지스터(210a)의 제어 신호에 따라 한 행분의 데이터신호 중 상위 비트의 데이터 신호를 순차적으로 입력받아 병렬적으로 출력한다. 순차적으로 입력받아 병렬적으로 출력하는 방식을 SIPO(Serial In Parallel Out)이라고 한다. 그리고, 상위비트 홀딩 래치(212a)는 상위비트 샘플링래치(211a)로부터 전달받은 상위 비트의 데이터신호를 병렬적으로 입력받고 다시 병렬적으로 출력한다. 병렬로 입력받아 병렬로 출력하는 방식을 PIPO(Parallel In Parallel Out)이라고 한다. 상위비트 레벨쉬프터(213a)는 상위비트 홀딩래치(212a)에서 출력된 신호를 시스템의 동작전압으로 레벨을 변경하여 상위비트 D/A 컨버터(214a)로 전달한다.
그리고, 제 2 데이터처리부의 동작을 설명하면, 하위비트 샘플링 래치(215a)는 쉬프트레지스터(210a)의 제어 신호에 따라 한 행분의 데이터신호 중 하위 비트의 데이터 신호를 순차적으로 입력받아 병렬적으로 출력한다. 그리고, 하위 레벨쉬프터(217a)는 하위비트 홀딩래치(216a)에서 출력된 신호를 시스템의 동작전압으로 레벨을 변경하여 하위비트 D/A 컨버터(218a)로 전달한다.
이때, 디지털 데이터신호가 6 비트 신호인 경우 상위 3비트와 하위 3비트로 구분되어 상위 비트 샘플링 래치와 하위비트 샘플링 래치로 전달되어 데이터신호가 처리되며 이때, D/A 컨버터에 신호가 입력되는 배선은 상위 비트 D/A 컨버터와 하위비트 D/A 컨버터로 구분되어 전달되기 때문에 쉬프트레지스터를 기준으로 하여 신호가 전달되는 배선이 위로 3개 아래로 3개가 형성된다. 따라서, 디지털 데이터신호가 형성되는 과정에서 데이터구동부의 세로방향으로 형성되는 배선이 차지하는 면적이 도 2에 도시된 것과 비교하면 절반으로 줄어들게 된다. 또한, 8비트의 데이터신호인 경우에도 신호가 전달되는 배선이 위로 4개 아래로 4개가 형성되어 배선이 차지하는 면적이 도 2에서 6비트를 표현하는 것과 비교하여도 더 작게 된다. 따라서, 8비트 데이터신호를 표현하는 경우에도 많은 면적을 차지하지 않게 되기 때문에 데이터구동부의 크기를 줄일 수 있게 된다.
도 5는 본 발명에 따른 유기전계발광표시장치에서 채용된 데이터구동부의 제 2 실시예를 나타내는 구조도이다. 도 5를 참조하여 설명하면, 데이터구동부(200b)는 쉬프트레지스터(210b)와 상위비트 샘플링 래치(211b), 상위비트 홀딩래치(212b), 상위비트 레벨쉬프터(213b), 상위비트 D/A 컨버터(214b)를 포함하는 제 1 데이터처리부, 하위비트 샘플링 래치(215b), 하위비트 홀딩래치(216b), 하위비트 레벨쉬프터(217b) 및 하위비트 D/A 컨버터(218b)를 포함하는 제 2 데이터처리부 및 1:3 디먹스(219b)를 구비한다.
도 4와 차이점은 데이터구동부에 1:3 디먹스(219b)를 더 구비하는 것으로, 데이터구동부의 하나의 출력단에 3 개의 화소가 연결되어 있어 데이터구동부의 크기를 더 줄일 수 있다.
도 6은 도 4와 도 5에 도시된 D/A 컨버터의 구조를 나타내는 회로도이다. 도 6을 참조하여 설명하면, D/A 컨버터는 제 1 디코더(251), 스위치부(252), 제 2 디코더(253) 및 데이터전압생성부(254)를 포함한다. D/A 컨버터(250)는 256 계조를 표현하기 위해 데이터신호는 8 비트 신호로 구성된다. 여기서, 제 1 디코더(251), 스위치부(252)는 도 4와 도 5에서 상위비트 디먹스이고, 제 2 디코더(253)과 데이터전압 생성부(254)는 하위비트 디먹스이다. 또한, D/A 컨버터(250)는 등가적으로 나타난 것으로, 제 1 디코더(251), 스위치부(252)와 제 2 디코더(253)과 데이터전압 생성부(254)가 회로적으로 인접하게 표현되어 있지만 물리적으로는 공간적으로 떨어져 있게 구성된다.
제 1 디코더(251)는 데이터신호의 상위 4 비트를 이용하여 16 개의 제 1 디코딩신호를 생성한다. 제 1 디코더(251)는 16 개의 NAND 게이트를 포함하며, 데이터신호의 상위 4 비트의 신호와 그의 부신호를 이용하여 16 개의 제 1 디코딩신호를 생성하여 16 개의 NAND 게이트 중 하나의 NAND 게이트를 선택하여 제 1 디코딩 신호를 출력한다. 편의상 가장 왼쪽에 있는 NAND게이트를 제 1 NAND 게이트로 칭하고 그 옆에 위치하는 NAND 게이트를 제 2 NAND 게이트라고 칭한다.
스위치부(252)는 총 9개의 기준전압선(V0,V1....V8) 중에서 두 개의 기준전압선을 선택하여 복수의 기준전압 중에서 제 1 기준전압과 제 1 기준전압보다 낮은 제 2 기준전압을 선택한다. 스위치부(252)는 총 32개의 트랜지스터로 구성되며 32개의 트랜지스터는 각각 두 개의 트랜지스터가 쌍을 이뤄 16 개의 쌍을 형성한다. 가장 왼쪽에 위치하는 하나의 쌍을 형성하는 트랜지스터를 제 1 트랜지스터와 제 2 트랜지스터로 칭하고 그 옆에 있는 쌍을 형성하는 트랜지스터를 제 3 트랜지스터와 제 4 트랜지스터로 칭한다. 그리고 쌍을 이룬 두 개의 트랜지스터는 각각 소스단에 9개의 기준전압선 중 하나의 기준전압선에 연결되고 게이트는 각각 제 1 NAND 게이트와 제 2 NAND 게이트가 연결된다. 따라서, 제 1 NAND 게이트를 통해 제 1 디코딩신호가 출력되면 제 1 트랜지스터와 제 3 트랜지스터가 온 상태가 되어 제 1 기준전압과 제 2 기준전압을 선택하여 데이터전압생성부에 전달한다.
제 2 디코더(253)는 데이터신호의 하위 4 비트를 이용하여 16 개의 제 2 디코딩신호를 생성한다. 제 2 디코더(253)는 16 개의 NAND 게이트를 포함하며, 데이터신호의 하위 4 비트의 신호와 그의 부신호를 이용하여 16 개의 제 2 디코딩신호를 생성하여 16 개의 NAND 게이트 중 하나의 NAND 게이트를 선택하여 제 2 디코딩 신호를 출력한다. 편의상 가장 왼쪽에 있는 NAND게이트를 제 17 NAND 게이트로 칭한다.
데이터전압생성부(254)은 8 개의 전압분배부를 포함하며, 각 전압분배부는 4 개의 트랜지스터와 3 개의 저항으로 이루어진 저항열로 구성된다. 4 개의 트랜지스터 중 두 개의 트랜지스터는 소스를 통해 제 1 기준전압을 전달받고 드레인은 저항열의 한쪽 단에 연결되며 게이트는 각각 제 17 NAND 게이트와 제 18 NAND 게이트에 연결된다. 그리고, 나머지 두 개의 트랜지스터는 소스는 3 개의 저항열 중 중 앙에 위치한 저항의 양단에 각각 연결되고 드레인은 출력단에 연결되며 게이트는 제 17 NAND 게이트와 제 18 NAND 게이트에 각각 연결된다.
그리고, 출력선에는 프리셋 신호(PRE)와 프릿셋바신호(PREB)에 의해 동작하는 트랜지스터가 각각 연결되어 동작한다.
그리고, 제 1 기준전압(Ref1)과 제 2 기준전압(Ref2)의 선택은 제 1 디코더(251)에 의해 16가지로 표현될 수 있으며, 데이터전압 역시 제 2 디코더(254)에 의해 16가지가 선택될 수 있어 256 계조를 표현할 수 있게 된다.
따라서, 상위비트 디먹스는 데이터신호의 상위비트를 이용하여 기준전압을 선택하고, 하위비트 디먹스는 데이터신호의 하위비트와 기준전압을 이용하여 데이터전압을 생성한다.
도 7은 본 발명에 따른 D/A 컨버터에서 스위치부와 데이터전압생성부의 연결을 나타내는 회로도이다. 도 7을 참조하여 설명하면, 스위치부는 제 1 기준전압(Ref1)을 스위칭하는 제 1 트랜지스터(M1)와 제 2 트랜지스터(M2), 제 2 기준전압(Ref2)을 스위칭하는 제 3 트랜지스터(M3)와 제 4 트랜지스터(M4)를 포함하고, 데이터전압생성부는 제 1 기준전압(Ref1)을 스위칭하는 제 5 트랜지스터(M5)와 제 6 트랜지스터(M6), 제 1 , 제 2 및 제 3 저항(r1,r2,r3)이 직렬로 연결된 저항열, 제 1 저항(r1)과 제 2 저항(r2) 사이에 연결되어 출력단으로 신호를 전달하는 제 7 트랜지스터(M7) 및 제 2 저항(r2)과 제 3 저항(r3) 사이에 연결되어 출력단으로 신호를 전달하는 제 8 트랜지스터(M8)를 포함한다. 그리고, 제 1 트랜지스터(M1)의 저항을 Ra, 제 2 트랜지스터(M2)의 저항을 Rc, 제 3 트랜지스터(M3)의 저항을 Rb, 제 4 트랜지스터(M4)의 저항을 Rd, 제 5 트랜지스터(M5)의 저항을 Re, 제 6 트랜지스터(M6)의 저항을 Rf라고 칭한다.
그리고, 제 1 트랜지스터(M1)와 제 3 트랜지스터(M3)가 동일하게 제어되고 제 2 트랜지스터(M2)와 제 4 트랜지스터(M4)가 동일하게 제어되며, 제 5 트랜지스터(M5)와 제 7 트랜지스터(M7)가 동일하게 제어되며 제 6 트랜지스터(M6)와 제 8 트랜지스터(M8)가 동일하게 제어된다. 그리고, 각 트랜지스터들의 스위칭 동작에 따라 데이터전압생성부는 도 8에 도시되어 있는 것과 같이 각각의 4 개의 저항열로 표현될 수 있다. 즉, 하나의 제 1 기준전압(Ref1)과 제 2 기준전압(Ref2)에 의해 4 개의 계조전압이 출력될 수 있게 된다.
따라서, 하나의 데이터전압생성부에서 4 개의 계조전압을 생성할 수 있어 8 개의 전압분배부는 총 32계조의 계조전압을 생성할 수 있다.
본 발명에 따른 데이터구동부 및 그를 이용한 유기전계발광표시장치에 있어서, 데이터구동부에서 상위비트와 하위비트를 별도로 처리하여 D/A 컨버터에서 처리되는 비트 수를 줄여 D/A 컨버터에 신호가 전달되는 배선의 수를 줄일 수 있어 데이터구동부의 크기를 작게 구현할 수 있다.
본 발명의 바람직한 실시예가 특정 용어들을 사용하여 기술되어 왔지만, 그 러한 기술은 단지 설명을 하기 위한 것이며, 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고 여러 가지 변경 및 변화가 가해질 수 있는 것으로 이해되어져야 한다.

Claims (14)

  1. 데이터신호와 주사신호에 대응하여 화상을 표현하는 화소부;
    디지털 데이터신호를 이용하여 아날로그 데이터신호를 생성하여 상기 화소부에 전달하는 데이터구동부; 및
    상기 주사신호를 생성하여 상기 화소부에 전달하는 주사구동부를 포함하되,
    상기 데이터구동부는,
    쉬프트레지스터와 상기 쉬프트레지스터에 의해 상기 디지털데이터신호의 상위비트를 이용하여 제 1 전압을 출력하는 제 1 데이터처리부와 상기 디지털 데이터신호의 하위비트를 이용하여 제 2 전압을 출력하는 제 2 데이터처리부를 포함하며, 상기 제 1 전압과 상기 제 2 전압에 대응하여 상기 아날로그 데이터신호를 생성하는 유기전계발광표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 데이터처리부는
    상기 디지털 데이터신호의 상위비트를 직렬로 전달받아 상기 쉬프트레지스터의 제어신호에 의해 상기 디지털 데이터신호의 상위비트를 저장하는 상위비트 샘플링 래치;
    상기 상위비트 샘플링래치로부터 상기 디지털 데이터신호의 상위비트를 전달받아 병렬로 출력하는 상위비트 홀딩래치;
    상기 디지털 데이터신호의 상위비트에 대응되는 신호를 시스템의 동작전압으로 형성하는 상위비트 레벨쉬프터; 및
    상기 상위비트 레벨쉬프터에서 출력되는 상기 디지털 데이터신호를 이용하여 상기 제 1 전압을 생성하는 상위비트 D/A 컨버터를 포함하는 유기전계발광표시장치.
  3. 제 2 항에 있어서,
    상기 상위비트 D/A 컨버터는 제 1 기준전압과 제 2 기준전압을 상기 디지털 데이터신호를 이용해 분배하여 상기 제 1 전압을 출력하는 유기전계발광표시장치.
  4. 제 1 항에 있어서,
    상기 제 2 데이터처리부는
    상기 디지털 데이터신호의 하위비트를 직렬로 전달받아 상기 쉬프트레지스터의 제어신호에 의해 상기 디지털 데이터신호의 하위비트를 저장하는 하위비트 샘플링 래치;
    상기 하위비트 샘플링래치로부터 상기 디지털 데이터신호의 하위비트를 전달받아 병렬로 출력하는 하위비트 홀딩래치;
    상기 디지털 데이터신호의 하위비트에 대응되는 신호를 시스템의 동작전압으로 형성하는 하위비트 레벨쉬프터; 및
    상기 하위비트 레벨쉬프터에서 출력되는 상기 디지털 데이터신호를 이용하여 상기 제 2 전압을 생성하는 하위비트 D/A 컨버터를 포함하는 유기전계발광표시장치.
  5. 제 4 항에 있어서,
    상기 하위비트 D/A 컨버터는 상기 제 2 전압에 대응하는 신호를 출력하는 유기전계발광표시장치.
  6. 제 1 항에 있어서,
    상기 제 1 데이터 처리부와 상기 제 2 데이터처리부의 출력단에 디먹스가 연결되는 유기전계발광표시장치.
  7. 디지털데이터신호를 전달받아 아날로그 데이터신호를 생성하는 데이터구동부에 있어서,
    제어신호를 생성하는 쉬프트레지스터;
    상기 쉬프트레지스터에서 생성된 상기 제어신호에 의해 상기 디지털데이터신호의 상위비트를 이용하여 제 1 전압을 출력하는 제 1 데이터처리부; 및
    상기 쉬프트레지스터에서 생성된 상기 제어신호에 의해 상기 디지털 데이터신호의 하위비트를 이용하여 제 2 전압을 출력하는 제 2 데이터처리부를 포함하며, 상기 제 1 전압과 상기 제 2 전압에 대응하여 상기 아날로그 데이터신호를 생성하는 데이터구동부.
  8. 제 7 항에 있어서,
    상기 제 1 데이터처리부는
    상기 디지털 데이터신호의 상위비트를 직렬로 전달받아 상기 쉬프트레지스터의 제어신호에 의해 상기 디지털 데이터신호의 상위비트를 저장하는 제 1 샘플링 래치;
    상기 제 1 샘플링래치로부터 상기 디지털 데이터신호의 상위비트를 전달받아 병렬로 출력하는 제 1 홀딩래치;
    상기 디지털 데이터신호의 상위비트에 대응되는 신호를 시스템의 동작전압으로 형성하는 제 1 레벨쉬프터; 및
    상기 제 1 레벨쉬프터에서 출력되는 상기 디지털 데이터신호를 이용하여 상기 제 1 전압을 생성하는 제 1 D/A 컨버터를 포함하는 데이터구동부.
  9. 제 8 항에 있어서,
    상기 제 1 D/A 컨버터는 제 1 기준전압과 제 2 기준전압을 상기 디지털 데이터신호를 이용해 분배하여 상기 제 1 전압을 출력하는 데이터구동부.
  10. 제 7 항에 있어서,
    상기 제 2 데이터처리부는
    상기 디지털 데이터신호의 하위비트를 직렬로 전달받아 상기 쉬프트레지스터의 제어신호에 의해 상기 디지털 데이터신호의 하위비트를 저장하는 제 2 샘플링 래치;
    상기 제 2 샘플링래치로부터 상기 디지털 데이터신호의 하위비트를 전달받아 병렬로 출력하는 제 2 홀딩래치;
    상기 디지털 데이터신호의 하위비트에 대응되는 신호를 시스템의 동작전압으로 형성하는 제 2 레벨쉬프터; 및
    상기 제 2 레벨쉬프터에서 출력되는 상기 디지털 데이터신호를 이용하여 상기 제 2 전압을 생성하는 제 2 D/A 컨버터를 포함하는 데이터구동부.
  11. 제 10 항에 있어서,
    상기 제 2 D/A 컨버터는 상기 제 2 전압에 대응하는 신호를 출력하는 데이터구동부.
  12. 제 7 항에 있어서,
    상기 제 1 데이터처리부와 상기 제 2 데이터처리부의 출력단에 디먹스에 연결되는 데이터구동부.
  13. 유기전계발광표시장치의 구동방법에 있어서,
    직렬로 입력되는 데이터신호를 상위비트와 하위비트로 구분하는 단계;
    상기 상위비트를 전달받아 제 1 데이터처리부에서 병렬로 출력하는 단계;
    상기 하위비트를 전달받아 제 2 데이터처리부에서 병렬로 출력하는 단계; 및
    상기 병렬로 출력되는 상위비트를 이용하여 복수의 전압 중에서 제 1 및 제 2 기준전압을 선택하고, 상기 병렬로 출력되는 하위비트를 이용하여 상기 선택된 제 1 및 제 2 기준전압을 분배하여 아날로그 데이터신호를 생성하는 단계를 포함하는 유기전계발광표시장치의 구동방법.
  14. 제 13 항에 있어서,
    상기 생성된 아날로그 데이터신호는 디먹스를 통해 복수의 데이터선 중 하나의 데이터선에 전달되는 유기전계발광표시장치의 구동방법.
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