KR20060056862A - 화상 표시 장치 및 그 구동 회로 - Google Patents

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Abstract

화상 표시 장치의 비표시 영역 면적을 작게 할 수 있는 데이터 구동 회로를 제공한다. 구동 회로는 디지털 신호의 상위 비트에 따라서 아날로그 전압으로 변환하는 2개의 DA 변환 회로와, 상기 신호의 하위 비트에 따라서 2개의 DA 변환 회로의 출력 전압을 분압하는 분압 회로와, 디지털 신호에 동기하여 트리거 신호를 발생하는 시프트 레지스터 회로를 갖는다. 분압 회로는 2개의 DA 변환 회로의 간극에 배치되고, 2차원의 매트릭스 형상으로 배열된 메모리 소자와, 복수의 저항 배선에 의해서 구성된다. 메모리 소자는 트리거 신호에 동기하여 디코더가 발생하는 디코드 신호를 기억하고, 또한 메모리 소자가 기억한 디코드 신호에 따라서, 저항 배선 상에 발생하는 2개의 DA 변환 회로의 분압을 선택하여 출력한다.
디코더, DA 컨버터, 시프트 레지스터 회로, 메모리 소자, 자발광 소자

Description

화상 표시 장치 및 그 구동 회로{IMAGE DISPLAY APPARATUS AND DRIVE CIRCUIT THEREOF}
도 1은 본 발명의 데이터 드라이버 회로의 실시예를 도시하는 도면.
도 2는 도 1의 데이터 드라이버 회로의 동작 파형을 도시하는 도면.
도 3은 디코더(1)의 진리값표를 도시하는 도면.
도 4는 디코더 DEC2의 진리값표를 도시하는 도면.
도 5는 디코더 DEC3의 진리값표를 도시하는 도면.
도 6a는 디지털 입력 신호 DSIG에 대한 디코더 DEC1∼3의 출력과 Y1∼Yn의 출력 전압의 관계의 전반을 나타내는 분도.
도 6b는 도 6a의 관계의 후반을 나타내는 분도.
도 7은 메모리 소자의 레이아웃예를 도시하는 도면.
도 8은 스위치 매트릭스(7)를 스위치 매트릭스(4)와 매트릭스(5) 사이 이외의 장소에 배치한 경우를 도시하는 도면.
도 9는 도 1의 데이터 드라이버 회로를 이용한 자발광형 화상 표시 장치의 실시예를 도시하는 도면.
도 10은 도 1의 데이터 드라이버 회로를 이용한 액정 화상 표시 장치의 실시예를 도시하는 도면.
도 11은 종래의 데이터 드라이버 회로의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
DEC1∼3, 81 : 디코더
4, 5, 7, 83 : 스위치 매트릭스
6, 82 : 시프트 레지스터(SREG)
8∼10, 84 : 메모리 소자
11, 15, 18, 88 : 디코드 신호선
12, 89 : 트리거선
13, 16, 90 : 기준 전압선
14, 17, 20, 91 : 출력선
19 : 저항 배선
21, 22, 24, 25, 27, 28, 51, 53, 71, 85, 86 : N 채널 TFT
23, 26, 29, 52, 72, 87 : 캐패시터
30 : 그라운드선
41, 61 : 글래스 기판
42, 62, 63 : 데이터 드라이버 회로
43, 64 : 게이트 드라이버 회로
44, 65 : 표시 영역
45, 68 : 화소 회로
46, 66 : 게이트선
47, 67 : 데이터선
54 : 발광 다이오드 소자
55 : 애노드 전원
56 : 캐소드 전원
69, 70 : 디멀티플렉서 회로
73 : 액정 소자
74 : 대향 전극
특허 문헌 1 : 일본 특개 2003-005716호 공보
특허 문헌 2 : 일본 특개 2004-085666호 공보
본 발명은, 화상 표시 장치 및 그 구동 회로에 관한 것으로, 특히 화상 표시 장치의 비표시 영역에 배치되는 데이터 구동 회로의 회로폭을 작게 하여 비표시 영역의 면적을 저감한 화상 표시 장치 및 그 구동 회로에 관한 것이다.
액티브 매트릭스형 액정 디스플레이를 대표로 하는 액티브 매트릭스형 디스플레이는, 화소마다 박막 트랜지스터(이하, TFT라고 함)를 형성하고, 표시 정보를 화소마다 기억하여 영상을 표시하고 있다. 아몰퍼스 실리콘막에 레이저 어닐링을 행함으로써 다결정화하고, 이동도를 100㎠/V·s 정도로 높인 다결정 실리콘막을 이 용하여 형성된 TFT는, 다결정 실리콘 TFT라고 불린다. 이 다결정 실리콘 TFT로 구성한 회로는, 수 ㎒ 내지 수십 ㎒의 신호로 동작하기 때문에, 화소뿐만 아니라, 영상 신호를 발생하는 데이터 드라이버 회로나, 주사를 하는 게이트 드라이버 회로의 기능을 갖는 구동 회로를, 액정 표시 장치 등의 기판 위에 화소를 구성하는 TFT와 동일 프로세스로 형성할 수 있다.
데이터 드라이버 회로는, 복수의 데이터선에 화상 신호 정보를 포함하는 아날로그 신호 전압을 공급한다. 여기서, 데이터선이란 화상 표시 장치의 표시 화면 내를 세로 방향으로 통하는 배선으로, 각 화소에 아날로그 신호 전압을 공급한다.
데이터 드라이버 회로에 필요한 기능은 다음과 같다.
(1) 디지털 신호를 아날로그 전압으로 변환하는 기능. 즉 DA 컨버터의 기능. 화상 표시 장치의 외부로부터 공급되는 입력 화상 신호로서 디지털 신호가 많은 경우에는, 이 기능을 내장하면 된다.
(2) 아날로그 신호 전압을 분배하는 기능. 이것은 데이터선의 개수가 복수개(일반적으로는 화면 가로 방향의 화소의 수와 동일한 수) 있기 때문이다.
도 11에, 종래의 데이터 드라이버 회로의 구성예를 나타낸다. 데이터 드라이버 회로는, 디코더(DEC)(81), 시프트 레지스터(SREG)(82), 스위치 매트릭스(83)에 의해서 구성되어 있다. 스위치 매트릭스(83)는, N 채널 TFT(85, 86)와 1개의 캐패시터(87)로 구성된 메모리 소자(84)가 매트릭스 형상으로 배치되고, 상호 복수의 디코드 신호선(88), 복수의 트리거선(89), 복수의 기준 전압선(90), 복수의 출력선(91)에 의해서 접속되어 있다. 디코드 신호선(88)은 디코더(81)의 출력에, 트 리거선(89)은 시프트 레지스터(82)의 출력에, 기준 전압선(90)은 외부의 기준 전압원 Vref1∼Vrefx에, 출력선(91)은 화상 표시 장치의 데이터선에 접속되어 있다.
이하에, 도 11의 데이터 드라이버 회로의 동작을 간단히 설명한다. 외부로부터 공급되는 디지털 화상 신호 DSIG는, 디코더(81)에 의해서 디코드되어 디코드 신호선(88)에 출력된다. 디코드 신호선(88) 중 어느 하나가, 입력된 디지털 화상 신호 DSIG에 관계하여 N 채널 TFT가 온(ON)하는 충분히 높은 전압(이하, H 레벨이라고 함)으로 되고, 나머지는 N 채널 TFT가 오프(OFF)하는 충분히 낮은 전압(이하, L 레벨이라고 함)으로 된다. 시프트 레지스터(82)는 디지털 화상 신호 DSIG의 입력 타이밍과 동기하여, 트리거선(89) 중 어느 하나를 순차적으로 H 레벨로 한다.
접속되는 트리거선(89)이 H 레벨인 1열의 메모리 소자(84)에서는, TFT(85)가 ON으로 되기 때문에, 캐패시터(87)에 디코드 신호선(88) 상의 디코드 신호가 래치된다. 디코드 신호선(88)은 디지털 화상 신호 DSIG에 대응한 1개만이 H 레벨이기 때문에, 그 디코드선에 접속된 캐패시터(87)가 H 레벨을 샘플링한다. 그렇게 하면, H 레벨을 샘플링한 캐패시터(87)에 접속되는 TFT(86)가 ON 상태로 되고, 그 TFT(86)는 접속되는 기준 전압선(90)의 기준 전압 Vref1∼Vrefx 중 어느 하나를 선택하여, 출력선(91)에 출력한다. 출력선(91)에 출력된 기준 전압은, 또한 화상 표시 장치(도시 생략)의 데이터선에 공급된다.
이상의 동작에 의해서, 도 11의 회로는, (1) 디지털 화상 신호를 대응하는 전압 신호로 변환하고, (2) 전압 신호를 복수의 데이터선에 각각 분배하는 것이 실현되어, 데이터 드라이버 회로로서의 전술한 기능을 다할 수 있다.
도 11에 도시한 회로의 상세한 예에 대해서는, 특허 문헌 1 및 특허 문헌 2에도 기재되어 있다. 도 11에 도시한 회로의 특징 중 하나는, 1 출력당 2개의 지면 세로 방향의 배선만이 필요한 구성이기 때문에, 1 출력당 회로폭을 작게 할 수 있고, 보다 고정밀의 화상 표시 장치에 적용할 수 있는 것이다.
도 11에 도시한 종래의 데이터 드라이버 회로에서는, 스위치 매트릭스(83)를 구성하는 메모리 소자(84)의 지면 세로 방향의 단수는 표시 계조수만큼 필요하다. 따라서, 외부로부터 입력하는 디지털 화상 신호 DSIG의 비트수가 4 비트일 때는 16단, 6 비트일 때는 64단, 8 비트일 때는 256단과, 2의(비트수) 승에 비례하여 단수가 증가하고, 스위치 매트릭스의 회로폭 W1이 증가한다.
특히 8 비트 이상의 계조수로 되면, 메모리 소자(84)의 지면 세로 방향의 피치를 30㎛로 제작한 경우, 스위치 매트릭스(83)의 회로폭 W만으로 7.68㎜를 점유하게 된다. 회로폭 W1은 화상 표시 장치의 비표시 영역에 넣어둘 필요가 있기 때문에, 이 폭이 크면 화상 표시 장치의 비표시 영역이 커져서, 화상 표시 장치를 탑재하는 제품의 형상의 자유도가 제한되거나, 또는 제품 내부의 공간을 많이 점유하여 소형화의 장해로 된다.
따라서, 본 발명의 목적은 화상 표시 장치의 비표시 영역에 배치되는 데이터 드라이버 회로의 회로폭을 축소하여, 비표시 영역의 면적을 작게 억제할 수 있는 화상 표시 장치 및 그 구동 회로(데이터 드라이버 회로)를 제공하는 것에 있다.
본 명세서에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
(1) 본 발명에 따른 구동 회로는, 화상 표시 장치의 주변부에 배치되어, 시리얼 입력되는 디지털 신호에 대응한 복수의 아날로그 전압이 병렬로 출력되는 구동 회로로서, 상기 디지털 신호의 상위 비트에 따라서 아날로그 전압으로 변환하는 제1 및 제2 DA 컨버터와, 상기 제1 및 제2 DA 컨버터의 간극에 배치되고, 상기 디지털 신호의 하위 비트에 따라서 상기 제1 및 제2 DA 컨버터의 출력 전압을 분압하는 분압 회로와, 상기 디지털 신호에 동기하여 트리거 신호를 발생하는 시프트 레지스터 회로를 구비하고, 상기 분압 회로는 디코더와, 2차원의 매트릭스 형상으로 배열된 메모리 소자와, 복수의 저항 배선에 의해서 구성되고, 상기 메모리 소자는 상기 트리거 신호에 동기하여 상기 디코더가 발생하는 디코드 신호를 기억하고, 또한 상기 메모리 소자가 기억한 디코드 신호에 따라서, 상기 저항 배선 상에 발생하는 상기 제1 및 제2 DA 컨버터의 분압을 선택하여 출력하는 회로 구성인 것을 특징으로 한다.
(2) 본 발명에 따른 화상 표시 장치는, 한 쌍의 기판의 한 쪽에, 상기 (1)에 기재된 구동 회로와, 복수의 화소 회로에 의해 구성된 화상 표시부와, 상기 화소에 표시 신호를 입력하기 위해 상기 화상 표시부 내에 배치된 복수의 데이터선이 형성되고, 상기 한 쌍의 다른 쪽의 기판 사이에 액정을 협지한 화상 표시 장치로서, 상기 구동 회로의 출력이, 상기 데이터선에 공급되는 것을 특징으로 하는 것이다.
<실시 형태>
본 발명에 따른 실시예에 대하여, 첨부 도면을 참조하면서 이하 상세히 설명한다.
-실시예 1-
도 1에, 본 발명의 데이터 드라이버 회로의 구성을 나타낸다. 본 실시예는, 8 비트의 분해능을 갖는 데이터 드라이버 회로를 나타내고 있다. 본 실시의 데이터 드라이버 회로는, 디코더 DEC1∼3, 스위치 매트릭스(4, 5), 시프트 레지스터(SREG)(6), 및 스위치 매트릭스(7)로 구성된다. 스위치 매트릭스(4)는, N 채널 TFT(21, 22)와 캐패시터(23)로 구성된 메모리 소자(8)가, 지면 세로 방향으로는 9 회로, 지면 가로 방향으로 n 회로 매트릭스 형상으로 배치되는 것으로 구성되고, 각각 9개의 디코드 신호선(11), n개의 트리거선(12), 9개의 기준 전압선(13), n개의 출력선(14)에 의해서 상호 접속되어 있다.
마찬가지로 하여, 스위치 매트릭스(5)는, N 채널 TFT(24, 25)와 캐패시터(26)로 구성된 메모리 소자(9)가, 지면 세로 방향에는 8 회로, 지면 가로 방향으로 n 회로 매트릭스 형상으로 배치되는 것으로 구성되고, 각각 8개의 디코드 신호선(15), n개의 트리거선(12), 8개의 기준 전압선(16), n개의 출력선(17)에 의해서 상호 접속되어 있다. 스위치 매트릭스(7)는, N 채널 TFT(27, 28)와 캐패시터(29)로 구성된 메모리 소자(10)가, 지면 세로 방향에는 17 회로, 지면 가로 방향으로 n 회로 매트릭스 형상으로 배치되는 것으로 구성되고, 17개의 디코드 신호선(18), n개의 트리거선(12), n개의 저항 배선(19), n개의 출력선(20) 및 그라운드선(30)에 의해서 상호 접속되어 있다. 또한, 메모리 소자(8∼10)의 지면 가로 방향의 개수 n 은, 본 실시예의 데이터 드라이버 회로가 적용되는 화상 표시 장치의 가로 방향의 해상도에 비례하여 가변이다.
외부로부터 디지털 화상 신호 DSIG(8 비트의 바이너리 신호: b7∼b0)가 디코더 DEC1∼3에 입력되어 있다. 디코더 DEC1에는 b7∼b4의 4 비트, 디코더 DEC2에는 b7∼b5의 3 비트, 디코더 DEC3에는 b4∼b0의 5 비트가 입력되어 있다. 또한, b7이 MSB이며, bO가 LSB이다. 9개의 디코드 신호선(11)은, DEC1의 출력 D0∼D8과 스위치 매트릭스(4) 사이를 접속하고 있다. 8개의 디코드 신호선(15)은, DEC2의 출력 E0∼E7과 스위치 매트릭스(5)의 사이를 접속하고 있다. 17개의 디코드 신호선(18)은, DEC3의 출력 F0∼F16과 스위치 매트릭스(7) 사이를 접속하고 있다.
n개의 트리거선(12)은, 시프트 레지스터(6)의 출력 Q1∼Qn과, 스위치 매트릭스(4, 5) 및 스위치 매트릭스(7) 사이를 접속하고 있다. 기준 전압선(13, 16)에는 기준 전압 V0∼V16과 연속한 17 종류의 전압이 공급되어 있다. 9개의 기준 전압선(13)에는, 각각 V0, V2, V4, V6, V8, V10, V12, V14, V16(짝수번째의 전압)이, 8개의 기준 전압선(16)에는, 각각 V1, V3, V5, V7, V9,, V11, V13, V15(홀수번째의 전압)이 공급되어 있다. n개의 출력선(14)과 n개의 출력선(17)은, n개의 저항 배선(19)의 양단에 접속하고 있다. 1열분의 메모리 소자(10)를 구성하는 TFT(28)의 소스 전극은, 1개의 저항 배선(19)의 일단으로부터 또 일단까지의 사이를 균등한 간격을 갖고 접속되어 있다. n개의 출력선(20)은, 1열분의 메모리 소자(10)를 구성하는 TFT(28)의 드레인 전극에 접속함과 함께, 데이터 드라이버 회로의 외부로 배선되어 있고, 그 앞은 화상 표시 장치(도시 생략)의 데이터선으로 접속되어 있다.
도 2에, 도 1에 도시한 데이터 드라이버 회로의 동작 파형을 나타낸다. 데이터 드라이버 회로가 모든 출력 Y1∼Yn에 아날로그 전압을 출력하기까지의 한 번분의 동작으로 입력되는 디지털 신호 DSIG의 수는 n이다. 디지털 신호 DSIG의 입력 타이밍에 동기하여, 시프트 레지스터(6)는 출력 Q1∼Qn에 순차적으로 H(하이) 레벨의 트리거 펄스를 발생한다. 도 2에서는, 동작을 설명하기 위한 예로서 디지털 화상 신호의 1번째가 「00000001」, 2번째가 「11110001」, 3번째가 「00011111」, 그리고 n 번째가 「00110000」의 8 비트 2진수인 경우에 대해 기재되어 있다. DEC1은, 디지털 화상 신호 DSIG를 도 3에 도시한 진리값표에 따라서 디코드한다. DEC2는, 디지털 화상 신호 DSIG를 도 4에 도시한 진리값표에 따라서 디코드한다. 또한, DEC3은, 디지털 화상 신호 DSIG를 도 5에 도시한 진리값표에 따라서 디코드한다.
1번째의 디지털 화상 신호 「00000001」은, 디코더 DEC1∼3에 의해서, 진리값표에 따라서 디코드되면, 출력 D0, E0, F1에 접속되는 디코드 신호선이 H 레벨로, 나머지가 L(로우) 레벨로 된다.
시각 t1에서, 1번째의 디지털 화상 신호에 동기하여 시프트 레지스터(6)가 출력 Q1에 H 레벨의 트리거 펄스를 발생함으로써, 트리거선(12)을 통해서 시프트 레지스터의 출력 Q1에 접속되는 1열분의 메모리 소자(8∼10)에 내장되는 TFT(21, 24, 27)가 ON상태로 되고, 캐패시터(23, 26, 29)에 디코드 신호선(11, 15, 18)의 전압이 샘플링된다.
이 때, 출력 D0, E0, F1에 접속되는 디코드 신호선이 H 레벨이기 때문에, 출 력 Q1에 접속되는 트리거선(12)과 디코드 출력 D0에 접속되는 디코드 신호선(11)의 교차부에 위치하는 메모리 소자(8)에 내장의 캐패시터(23), Q1에 접속되는 트리거선(12)과 E0에 접속되는 디코드 신호선(15)의 교차부에 위치하는 메모리 소자(9)에 내장의 캐패시터(26), Q1에 접속되는 트리거선(12)과 F1에 접속되는 디코드 신호선(18)의 교차부에 위치하는 메모리 소자(10)에 내장의 캐패시터(29)에만, H 레벨이 샘플링되고, 나머지에는 L 레벨이 샘플링된다. 그리고, H 레벨을 샘플링한 상기 3개의 캐패시터에 접속되는 TFT(22, 25, 28)만이 ON 상태로 된다.
그렇게 하면, 출력선(14) 상의 노드 a1에는, 기준 전압 V0이, 출력선(17) 상의 노드 b1에는, 기준 전압 V1이 각각 출력된다. 노드 a1의 전압 V0과 노드 b1의 전압 V1은, 저항 배선(19)에 의해서 분압된다. 1열분의 메모리 소자(10)는 저항 배선(19)의 일단으로부터 또 일단 사이에 균등하게 접속함으로써, 저항 배선(19)으로부터 16등분의 전압 V0, (15/16)V0+(1/16)V1, …, (1/16)V0+(15/16)V1, V1이 공급된다.
시프트 레지스터의 출력 Q1에 접속되는 트리거선(12)과 디코더 DEC3의 출력 F1에 접속하는 디코드 신호선(18)의 교차부에 위치하는 메모리 소자(10)에 내장되는 TFT(28)만 ON으로 되어 있기 때문에, (15/16)V0+(1/16)V1의 전압이 선택되어 출력선(20)(Y1)에 출력된다. 이하, 마찬가지의 동작을 반복한다.
2번째의 디지털 화상 신호 「11110001」이 입력되고, 이것에 동기하여, 시각 t2에서, 시프트 레지스터(6)가 출력 Q2에 H 레벨의 트리거 펄스를 발생한다. 그렇게 하면, 디코더 DEC1∼3의 출력의 D8, E7, F15가 H레벨로 되고, 출력 Q2에 접속되 는 트리거선(12)과, 이들에 교차하는 위치에 있는 메모리 소자(8∼10)에만 H 레벨이 샘플링되고, TFT(22, 25, 28)가 ON 상태로 된다. 그것에 의해, 노드 a2에는 전압 V16, 노드 b2에는 V15가 출력되고, Y2에는 V15와 V16의 분압 (15/16)V15+(1/16)V16이 출력된다.
계속해서, 3번째의 디지털 화상 신호 「00011111」이 입력되고, 이것에 동기하여, 시각 t3에서, 시프트 레지스터(6)가 출력 Q3에 H 레벨의 트리거 펄스를 발생한다. 그렇게 하면, DEC1∼3의 출력의 D1, E0, F15가 H레벨로 되고, 출력 Q2에 접속되는 트리거선(12)과, 이들에 교차하는 위치에 있는 메모리 소자(8∼10)에만 H 레벨이 샘플링되고, TFT(22, 25, 28)가 ON 상태로 된다. 그것에 의하여, 노드 a3에는 전압 V2, 노드 b3에는 전압 V1이 출력되고, Y2에는 V1과 V2의 분압 (1/16)V1+(15/16)V2가 출력된다.
계속해서, 3번째의 디지털 화상 신호 「00011111」이 입력되고, 이것에 동기하여, 시각 t3에서, 시프트 레지스터(6)가 출력 Q3에 H 레벨의 트리거 펄스를 발생한다. 그렇게 하면, DEC1∼3의 출력의 D1, E0, F15가 H레벨로 되고, 출력 Q2에 접속되는 트리거선(12)과, 이들에 교차하는 위치에 있는 메모리 소자(8∼10)에만 H 레벨이 샘플링되어, TFT(22, 25, 28)가 ON 상태로 된다. 그것에 의하여, 노드 a3에는 전압 V2, 노드 b3에는 전압 V1이 출력되고, Y2에는 V1과 V2의 분압(l/16)V1+(15/16)V2가 출력된다.
마지막으로, n번째의 디지털 화상 신호 「00010000」이 입력되고, 이것에 동기하여, 시각 tn에서, 시프트 레지스터(6)가 출력 Q3에 H 레벨의 트리거 펄스를 발 생한다. 그렇게 하면, DEC1∼3의 출력의 D1, E1, F16이 H레벨로 되고, 출력 Qn에 접속되는 트리거선(12)과, 이들에 교차하는 위치에 있는 메모리 소자(8∼10)에만 H 레벨이 샘플링되어, TFT(22, 25, 28)가 ON 상태로 된다. 그것에 의하여, 노드 an에는 전압 V2, 노드 bn에는 전압 V3이 출력된다.
그런데, 분압은 저항 배선(19)에 의해서 행해지지만, 디코더 DEC3의 출력 F0 혹은 F16이 H 레벨인 경우에는, 저항 배선(19)의 단의 전압이 선택되기 때문에, 노드 an 혹은 노드 bn 중 어느 하나의 전압이 그대로 Yn에 출력된다. 이 경우, F16이 H 레벨이기 때문에, 노드 bn의 전압이 그대로 출력되고, Yn에는 전압 V3이 출력된다.
이상의 동작에 의해서, 시각 tn 이후에 Y1∼Yn에 소정의 출력 전압이 모두 갖추어지고, 화상 표시 장치의 데이터선으로 보내진다. 도 6a 및 도 6b에, 디지털 입력 신호 DSIG에 대한 디코더 DEC1∼3의 출력 전압과 Y1∼Yn의 출력 전압 Vout의 관계를 모아서 나타내었다. DSIG의 데이터는, 16진수로 기술해 놓는다. 본 실시예의 데이터 드라이버 회로는, 8 비트의 디지털 입력 신호 DSIG의 데이터 00∼FF에 대하여, 256 단계의 전압을 출력할 수 있다. 또한, 도 6a는 디지털 입력 신호 DSIG의 데이터 00∼1F까지를, 도 6b는 DSIG의 데이터 20∼FF까지를 나타내고 있다. 또한, 도 6b 중의 「REP.#1」은 도 6a 중에 나타낸 「#1」로, 「REP.#2」는 「#2」로, 각각 동일한 H와 L의 출력 패턴의 반복인 것을 나타내고 있다.
도 7에, 메모리 소자(8∼10)의 레이아웃예를 나타낸다. 레이아웃예로서는 스위치 매트릭스(4)의 최하단의 메모리 소자(8), 스위치 매트릭스(7)의 최상단의 메모리 소자(10), 중앙 부근의 메모리 소자(10), 최하단의 메모리 소자(10), 스위치 매트릭스(5)의 최상단의 메모리 소자(9)가 순서대로 나타내지고 있다.
파선으로 둘러싼 영역은 TFT의 실리콘 박막층(SI)의 패턴을, 가는 실선으로 둘러싸인 영역은 TFT의 게이트 메탈층(GT)을, ×로 나타낸 작은 사각의 패턴은 컨택트 홀(CT)을, 굵은 실선으로 둘러싸인 영역은 금속 배선층(MW)을 나타내고 있다. 파선의 실리콘 박막층의 패턴과, 가는 실선의 게이트 메탈층의 교차부에, TFT(21, 22, 24, 25, 27, 28)가 형성된다. 실리콘 박막층은 게이트 메탈층과의 교차부 근방 이외는 인이 도핑되고, 각 TFT는 N 채널 TFT로 되어 있다.
또한, 스위치 매트릭스(7)의 최상단의 메모리 소자(10)로부터 최하단의 메모리 소자(10) 사이에서 실리콘 박막층을 길게 늘여, 저항 배선(19)을 형성하고 있다. 게이트 메탈층은 지면 세로 방향의 배선되어 있는 트리거선(12), 출력선(14, 17, 20)에 사용되고 있다. 금속 배선층은 TFT의 소스 전극 및 드레인 전극을 주위의 배선에 접속하기 위해 이용된다. 또한, 금속 배선층은 지면 가로 방향으로 배선되어 있는 디코드 신호선(11, 15, 18), 기준 전압선(13, 17), 그라운드선(30)에 사용된다. 또한, 금속 배선층은 층간 절연막을 사이에 끼워 게이트 메탈층과 오버랩함으로써, 캐패시터(23, 26, 29)를 형성하고 있다.
도 1 및 도 7에 기재된 TFT는 모두 N 채널 TFT이지만, 대신에 P 채널 TFT를 이용하여도 구성할 수 있다. 그 경우, 실리콘 박막층은 게이트 메탈층과의 교차부 근방 이외는 인 대신에 붕소가 도핑될 필요가 있다. 또한, H 레벨의 의미는 P 채널 TFT가 충분히 ON하는 낮은 전압이며, L 레벨의 의미는 P 채널 TFT가 충분히 OFF 하는 높은 전압으로 바꿀 필요가 있다.
본 실시예의 데이터 드라이버 회로를 구성하는 스위치 매트릭스의 폭의 총합 W는, 도 11에 도시한 종래의 데이터 드라이버 회로를 구성하는 스위치 매트릭스의 폭 W1의 약 13.3%로 되어, 데이터 드라이버 회로의 소형화가 실현된다. 스위치 매트릭스의 폭의 총합 W가, W1의 약 13%로 되는 이유는 이하의 2점에 의해 나타낸다.
(1) 도 11에 도시한 종래의 데이터 드라이버 회로의 예에서, 스위치 매트릭스(83)를 구성하는 메모리 소자(84)의 지면 세로 방향의 회로 수는 256인 데 대하여, 도 1에 도시한 본 발명의 데이터 드라이버 회로의 실시예에서, 스위치 매트릭스(4, 5, 7)를 구성하는 메모리 소자(8∼10)의 지면 세로 방향의 회로수의 총합은, 9+8+17=34이며, 이들의 비율이 34/256≒13.3로 된다.
(2) 종래의 데이터 드라이버 회로에 포함되는 메모리 소자(84)와, 본 실시예의 데이터 드라이버 회로에 포함되는 메모리 소자(8∼10)의 레이아웃 패턴의 사이즈가 거의 동일하다.
도 7에 도시한 바와 같이, 메모리 소자(8∼10)는, 지면 가로 방향에도 지면 세로 방향으로도 거의 동일한 사이즈로 된다. 왜냐하면, 메모리 소자(8∼10)는, 어느 것이나 2개의 TFT와 1개의 캐패시터와, 이들에 접속하는 세로 방향 및 가로 방향의 배선으로 구성되어 있기 때문에, 비슷한 레이아웃 패턴으로 되기 때문이다. 또한, 메모리 소자(84)는, 메모리 소자(8)와 동일한 회로 구성이므로, 메모리 소자(84)도 메모리 소자(8)와 동일한 레이아웃 패턴으로 형성할 수 있다.
한편, 1 출력당 지면 세로 방향 배선의 개수이지만, 종래의 데이터 드라이버 회로에서 2개였던 데 대하여, 본 실시예의 데이터 드라이버 회로에서는, 저항 배선을 포함해서 최대 3개이며, 배선 1개를 형성하는 레이아웃 패턴의 폭만큼 출력선의 간격이 넓어지기 때문에, 고정밀화의 면에서 종래예에 비하여 불리하게 된다. 그러나, 본 실시예와 마찬가지로, 스위치 매트릭스(7)를 스위치 매트릭스(4, 5) 사이에 배치한 경우가, 세로 방향의 배선 개수의 최소값 3으로 되고, 그 이외의 배치에서는, 지면 세로 방향 배선의 개수는 4개 이상으로 된다.
도 8에 스위치 매트릭스(7)를, 스위치 매트릭스(4, 5) 사이가 아니고, 다른 장소에 배치한 경우의 배치도를 나타낸다. 스위치 매트릭스(7)에 포함되는 저항 배선(19)의 양단에는, 스위치 매트릭스(4)의 출력선(14)과, 스위치 매트릭스(5)의 출력선(17)이 접속된다. 그렇게 하면, 이 배치에서는, 출력선(14) 혹은 출력선(17) 중 하나가, 반드시 메모리 소자(10)를 교차되어서는 안된다. 따라서, 메모리 소자(10) 근방 X에서의 지면 세로 방향의 배선은, 트리거선(12), 출력선(20), 저항 배선(19)과, 출력선(14) 혹은 출력선(17) 중 어느 하나로 되기 때문에, 그 개수는 4개로 된다. 따라서, 도 1에 도시한 실시예와 같이, 스위치 매트릭스(4, 5) 사이에, 스위치 매트릭스(7)를 배치하는 것이 가장 바람직하다.
-실시예 2-
도 9에, 도 1의 데이터 드라이버 회로를 이용한 자발광형 화상 표시 장치의 실시예를 나타낸다. 글래스 기판(41) 위에, 도 1에 도시한 구성의 데이터 드라이버 회로(42)와, 게이트 드라이버 회로(43)와, 표시 영역(44)이 형성되어 있다. 데이터 드라이버 회로(42)는, 스위치 매트릭스(4, 5, 7)를 포함하고 있고, 이들은, 도 1과 세로 방향 및 가로 방향과도 동일한 방향으로 배치되어 있다. 표시 영역(44)에는, 복수의 데이터선(47)이 세로 방향으로, 복수의 게이트선(46)은 가로 방향으로 배선되고, 그 교차부마다 화소 회로(45)가 배치되어 있다. 도 9의 예에서는, 설명을 간단하게 하기 위해, 데이터선 개수가 3개, 게이트선 개수가 2개, 화소 회로(45)가 3×2=6 화소로 나타내고 있지만, 실제의 화상 표시 장치에서는 종횡 모두, 수100 이상 있고, 예를 들면 화상 표시 장치가 컬러 표시로 해상도가 VGA인 경우, 데이터선(47)의 개수는 640×3(RGB)=1920개, 게이트선(46)의 개수가 480개, 화소 회로(45)의 개수는 640×3×480=921600으로 된다. 화소 회로(45)는 N 채널 TFT(51, 53), 캐패시터(52), 발광 다이오드 소자(54), 애노드 전원(55), 캐소드 전원(56)으로 구성되어 있다.
이하에 설명하는 동작에 의해서, 도 9의 화상 표시 장치는 화상을 표시한다. 데이터 드라이버 회로(42)는, 외부로부터 공급되는 디지털 화상 신호 DSIG를 입력으로 하고, 출력 Y1∼Y3 및 또한 그것에 접속되는 데이터선(47)에, 디지털 화상 신호 DSIG에 대응하는 아날로그 전압을 출력한다. 게이트 드라이버 회로(43)는, 데이터 드라이버 회로(42)의 변환 동작에 동기하여 트리거 펄스를 G1, G2에 순차적으로 발생한다. 화소 회로(45)가 내장하는 TFT(51)의 게이트 전극은, 게이트선(46)을 통해서 게이트 드라이버 회로(43)의 출력 G1 혹은 G2에 접속되어 있고, TFT(51)는, 게이트 드라이버 회로(43)가 발생하는 트리거 펄스에 의해서 데이터선(47)의 전압을 캐패시터(52)에 샘플링한다.
데이터 드라이버 회로(42)의 1회째의 변환 동작 시에는, 게이트 드라이버 회 로(43)가 출력 G1에 트리거 펄스를 발생함으로써, Y1∼Y3에 출력되는 아날로그 전압은, 1행째의 화소 회로(45)가 내장하는 캐패시터(52)에 샘플링된다. 데이터 드라이버 회로(42)의 두번째의 변환 동작 시에는, 게이트 드라이버 회로(43)가 출력 G2에 트리거 펄스를 발생함으로써, Y1∼Y3에 출력되는 아날로그 전압은, 2행째의 화소 회로(45)가 내장하는 캐패시터(52)에 샘플링된다.
샘플링된 전압은, TFT(53)의 게이트 전극-소스 전극 사이에 인가되기 때문에, TFT(53)는 캐패시터(52)에 샘플링된 전압에 따라서 발광 다이오드 소자(54)에 흐르는 전류를 제어한다. 발광 다이오드 소자(54)는, 그 전류에 비례하여 발광 강도가 변화한다. 전류에 발광 강도가 비례하는 발광 다이오드 소자로서, 유기 일렉트로 루미네센스 소자가 사용 가능하다.
이상과 같이 디지털 화상 입력 신호 DSIG에 따라서, 모든 화소 회로(45)가 내장하는 발광 다이오드 소자(54)의 발광 강도를 제어하는 것이 가능하기 때문에, 도 9의 화상 표시 장치는 화상을 표시할 수 있다.
도 9의 실시예에서는, 데이터 드라이버 회로(42)는 표시 영역(44)의 외측, 즉 비표시 영역에 배치된다. 따라서, 스위치 매트릭스(4, 5, 7)의 회로폭의 총합 W는, 종래의 데이터 드라이버 회로의 스위치 매트릭스의 회로폭 W1에 대하여 13.3%로까지 작아지기 때문에, 종래의 데이터 드라이버 회로를 이용한 경우에 비하여 본 실시예의 비표시 영역의 면적을 보다 작게 할 수 있다.
-실시예 3-
도 10에, 도 1의 데이터 드라이버 회로를 이용한 액정 화상 표시 장치의 실 시예를 도시한다. 글래스 기판(61) 위에, 도 1의 데이터 드라이버 회로(62, 63)와, 게이트 드라이버 회로(64)와, 표시 영역(65)과, 디멀티플렉서 회로(69, 70)가 형성되어 있다. 데이터 드라이버 회로(62)는 스위치 매트릭스(4, 5, 7)를 포함하고, 이들은 도 1과 세로 방향 및 가로 방향 모두 동일한 방향으로 배치되어 있다. 데이터 드라이버 회로(63)도 스위치 매트릭스(4, 5, 7)을 포함하고 있지만, 이들은, 도 1과 세로 방향으로 반전한 방향으로 배치되어 있다.
표시 영역(65)에는, 복수의 데이터선(67)이 세로 방향으로, 복수의 게이트선(66)이 가로 방향으로 배선되고, 그 교차부마다 화소 회로(68)가 배치되어 있다.
도 10의 예에서는, 설명을 간단히 하기 위해, 데이터선 개수가 4개, 게이트선 개수가 2개, 화소 회로(68)가 4×2=8 화소로 나타내고 있지만, 실제의 화상 표시 장치에서는 종횡 모두, 수100 이상으로, 예를 들면 화상 표시 장치가 컬러 표시로 해상도가 VGA인 경우, 데이터선(67)의 개수는 640×3(RGB)=1920개, 게이트선(66)의 개수가 480개, 화소 회로(68)의 개수는 640×3×480=921600으로 된다. 화소 회로(68)는, N 채널 TFT(71), 캐패시터(72), 및 액정 소자(73)로 구성되어 있다.
도면에는 도시하지 않았지만, 글래스 기판(61) 위에는, 투명한 공통 전극(74)이 형성된 다른 글래스 기판이 서로 겹치게 되어 있고, 그 동안에 액정 재료를 협지함으로써 액정 소자(73)를 형성하고 있다. 2개의 글래스 기판의 외측 표면에는, 편광 필름이 접착되고 있고, 액정 소자(73)에 인가되는 전압에 따라서 액정 소자(73) 내의 액정 분자의 방향이 변화하여, 액정 소자(73) 및 2개의 편광 필름을 투과하는 광의 강도가 제어된다.
이하에 설명하는 동작에 의해서, 도 10의 액정 화상 표시 장치는 화상을 표시한다. 데이터 드라이버 회로(62, 63)는 외부로부터 공급되는 디지털 화상 신호 DSIG를 입력으로 하고, 출력 Y1, Y2에 접속되는 디멀티플렉서 회로(69, 70)에, 디지털 화상 신호 DSIG에 대응하는 아날로그 전압을 출력한다.
액정 소자(73)에 인가하는 전압을 교류화하는 것을 목적으로 하여, 데이터 드라이버 회로(62)에 공급되는 기준 전압은, 상기 서로 겹쳐진 다른 글래스 기판 위에 글래스 기판(61)과 대향하여 형성된 공통 전극(74)(이하, 대향 전극(74)이라고 함)의 전위보다 높은 전압이며, 데이터 드라이버 회로(63)에 공급되는 기준 전압은, 대향 전극(74)의 전위보다 낮은 전압이다. 이들 데이터 드라이버 회로(62, 63)의 출력 전압은, 디멀티플렉서(69, 70)에 의해서 홀수번째 및 짝수번째의 데이터선(67)에 각각 분류된다.
게이트 드라이버 회로(64)는, 데이터 드라이버 회로(62, 63)의 변환 동작에 동기하여 트리거 펄스를 G1, G2에 순차적으로 발생한다. 화소 회로(68)가 내장하는 TFT(71)의 게이트 전극은, 게이트선(66)을 통하여 게이트 드라이버 회로(64)의 출력 G1 혹은 G2에 접속되어 있고, TFT(71)는, 게이트 드라이버 회로(64)가 발생하는 트리거 펄스에 의해서 데이터선(67)의 전압을 캐패시터(72)에 샘플링한다.
데이터 드라이버 회로(62, 63)의 1회째의 변환 동작 시에는, 게이트 드라이버 회로(64)가 출력 G1에 트리거 펄스를 발생하는 것으로, Y1, Y2에 출력되는 아날로그 전압은, 1행째의 화소 회로(68)가 내장하는 캐패시터(72)에 샘플링된다. 데 이터 드라이버 회로(62, 63)의 두번째의 변환 동작 시에는, 게이트 드라이버 회로(64)의 출력 G2에 트리거 펄스를 발생하는 것으로, Y1, Y2에 출력되는 아날로그 전압은, 2행째의 화소 회로(68)가 내장하는 캐패시터(72)에 샘플링된다.
샘플링된 전압은, 액정 소자(73)에 인가되어, 액정 소자(73)를 투과하는 광의 강도를 제어한다. 또한, 디멀티플렉서(69, 70)를 절환함으로써 각 화소 회로(68)에 내장되어 있는 액정 소자(73)에 인가되는 전압을 교류화할 수 있다. 절환 타이밍은, 입력되는 디지털 화상 신호 DSIG의 수평 블랭킹 기간 혹은, 수직 블랭킹 기간이 바람직하다.
이상과 같이 디지털 화상 신호에 따라서, 모든 화소 회로(68)가 내장하는 액정 소자(73)의 투과 광 강도를 제어할 수 있으므로, 도 10의 액정 화상 표시 장치는 화상을 표시할 수 있다.
도 10의 실시예에서는, 데이터 드라이버 회로(62, 63)는 표시 영역(65)의 외측, 즉 비표시 영역에 배치된다. 따라서, 스위치 매트릭스(4, 5, 7)의 회로폭의 총합 W는, 종래의 데이터 드라이버 회로의 스위치 매트릭스의 회로폭 W1에 대하여 13.3%로까지 작아지기 때문에, 본 실시예의 비표시 영역의 면적을 종래보다 작게 할 수 있다.
본 발명에 따르면, 표시 계조수의 증대에도 불구하고, 화상 표시 장치의 비표시 영역을 작게 억제할 수 있기 때문에, 화상 표시 장치를 탑재하는 제품의 형상의 자유도가 높아지고, 또한 제품 내부의 공간의 점유 체적이 작아지기 때문에, 제 품의 소형화가 가능하게 된다.

Claims (10)

  1. 화상 표시 장치의 주변부에 배치되며, 시리얼 입력되는 디지털 신호에 대응한 복수의 아날로그 전압이 병렬로 출력되는 구동 회로로서,
    상기 디지털 신호의 상위 비트에 따라서 아날로그 전압으로 변환하는 제1 및 제2 DA 컨버터와,
    상기 제1 및 제2 DA 컨버터의 간극에 배치되며, 상기 디지털 신호의 하위 비트에 따라서 상기 제1 및 제2 DA 컨버터의 출력 전압을 분압하는 분압 회로와,
    상기 디지털 신호에 동기하여 트리거 신호를 발생하는 시프트 레지스터 회로를 구비하고,
    상기 분압 회로는, 디코더와, 2차원의 매트릭스 형상으로 배열된 메모리 소자와, 복수의 저항 배선에 의해서 구성되고,
    상기 메모리 소자는 상기 트리거 신호에 동기하여 상기 디코더가 발생하는 디코드 신호를 기억하고, 또한 상기 메모리 소자가 기억한 디코드 신호에 따라서, 상기 저항 배선 상에 발생하는 상기 제1 및 제2 DA 컨버터의 분압을 선택하여 출력하는 회로 구성인 것을 특징으로 하는 구동 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 DA 컨버터는, 디코더와, 2차원의 매트릭스 형상으로 배열된 메모리 소자로 구성되며, 상기 메모리 소자는 상기 트리거 신호에 동기하여 상기 디코더가 발생하는 디코드 신호를 기억하고, 또한 상기 메모리 소자가 기억한 디코드 신호에 따라서, 외부로부터 공급되는 기준 전압을 선택하여 출력하는 회로 구성인 것을 특징으로 하는 구동 회로.
  3. 한 쌍의 기판의 한 쪽에, 제1항의 구동 회로와, 복수의 화소 회로에 의해 구성된 화상 표시부와, 상기 화소에 표시 신호를 입력하기 위해 상기 화상 표시부 내에 배치된 복수의 데이터선이 형성되고, 상기 한 쌍의 다른 쪽의 기판과의 사이에 액정을 협지한 화상 표시 장치로서, 상기 구동 회로의 출력이, 상기 데이터선에 공급되는 것을 특징으로 하는 화상 표시 장치.
  4. 기판 위에, 제1항의 구동 회로와, 복수의 화소 회로에 의해 구성된 화상 표시부와, 상기 화소에 표시 신호를 입력하기 위해 상기 화상 표시부 내에 배치된 복수의 데이터선이 형성되고, 상기 화소 회로 상에는 자발광 소자가 형성된 화상 표시 장치로서, 상기 구동 회로의 출력이 상기 데이터선에 공급되는 것을 특징으로 하는 화상 표시 장치.
  5. 제1항에 있어서,
    상기 구동 회로는, 박막 트랜지스터를 이용하여 구성되는 것을 특징으로 하는 구동 회로.
  6. 제5항에 있어서,
    상기 저항 배선은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 실리콘막과 동일한 층으로 형성되어 있는 것을 특징으로 하는 구동 회로.
  7. 제1항에 있어서,
    상기 트리거 신호를 상기 메모리 소자에 전하기 위한 복수의 트리거선과, 상기 디코드 신호를 상기 메모리 소자에 전하기 위한 복수의 디코드 신호선을 구비하고,
    상기 복수의 트리거선과 상기 복수의 디코드 신호선이 격자 형상으로 배선되며, 그 교차부마다 상기 메모리 소자가 배치되어 있는 것을 특징으로 하는 구동 회로.
  8. 제7항에 있어서,
    상기 저항 배선은, 상기 트리거선과 평행 방향으로 배선되어 있는 것을 특징으로 하는 구동 회로.
  9. 제7항에 있어서,
    상기 메모리 소자는, 상기 디코드 신호를 기억하기 위한 캐패시터와, 상기 디코드 신호를 샘플링하기 위한 제1 스위치와, 상기 캐패시터의 유지 전압에 따라서 상기 저항 배선의 전압을 선택하여 출력하는 제2 스위치로 구성되는 것을 특징 으로 하는 구동 회로.
  10. 제9항에 있어서,
    상기 제1 및 제2 스위치는, N 채널 박막 트랜지스터 또는 P 채널 박막 트랜지스터로 구성되는 것을 특징으로 하는 구동 회로.
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