JP3367099B2 - 液晶表示装置の駆動回路とその駆動方法 - Google Patents
液晶表示装置の駆動回路とその駆動方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置とその駆動方法に関し、アクティブ
マトリクス方式における液晶表示装置の駆動回路とその
駆動方法に関する。
クス型液晶表示装置とその駆動方法に関し、アクティブ
マトリクス方式における液晶表示装置の駆動回路とその
駆動方法に関する。
【０００２】
【従来の技術】液晶表示装置の各画素にスイッチング用
のアクティブ素子であるＴＦＴ（薄膜トランジスタ）を
配置したアクティブマトリクス型液晶表示装置の中で、
特にＴＦＴとしてｐｏｌｙ−Ｓｉ（ポリシリコン）材料
を用いた場合、ａ−Ｓｉ（アモルファスシリコン）ＴＦ
Ｔなどと比較して高い電流駆動能力を有するため、更に
液晶表示装置の駆動回路の一部をガラス基板上に同時に
作製することが可能なことから、プロジェクタ用液晶表
示装置など小型化が要求されるものに、多く用いられ
る。
のアクティブ素子であるＴＦＴ（薄膜トランジスタ）を
配置したアクティブマトリクス型液晶表示装置の中で、
特にＴＦＴとしてｐｏｌｙ−Ｓｉ（ポリシリコン）材料
を用いた場合、ａ−Ｓｉ（アモルファスシリコン）ＴＦ
Ｔなどと比較して高い電流駆動能力を有するため、更に
液晶表示装置の駆動回路の一部をガラス基板上に同時に
作製することが可能なことから、プロジェクタ用液晶表
示装置など小型化が要求されるものに、多く用いられ
る。
【０００３】このような駆動回路を一体化した液晶表示
装置の従来例を、図７に示す。これは縦・横に配置され
たデータ線と、ゲート線の各交点に画素ＴＦＴ（Ｍｐｉ
ｘ）と液晶素子の画素容量（Ｃｌｃ）、蓄積容量（Ｃｓ
ｔ）を配置した画素マトリクスと、データ線（Ｄ１〜Ｄ
ｎ）を駆動するデータドライバ回路、ゲート線（Ｇ１〜
Ｇｍ）を駆動するゲートドライバ回路、プリチャージ用
制御電圧をゲートに供給され且つデータ線（Ｄ１〜Ｄ
ｎ）の電位をある電圧にリセットするプリチャージ回路
とで構成されている。
装置の従来例を、図７に示す。これは縦・横に配置され
たデータ線と、ゲート線の各交点に画素ＴＦＴ（Ｍｐｉ
ｘ）と液晶素子の画素容量（Ｃｌｃ）、蓄積容量（Ｃｓ
ｔ）を配置した画素マトリクスと、データ線（Ｄ１〜Ｄ
ｎ）を駆動するデータドライバ回路、ゲート線（Ｇ１〜
Ｇｍ）を駆動するゲートドライバ回路、プリチャージ用
制御電圧をゲートに供給され且つデータ線（Ｄ１〜Ｄ
ｎ）の電位をある電圧にリセットするプリチャージ回路
とで構成されている。
【０００４】ゲートドライバ回路は、ｍ本のゲート線を
順次、ハイレベルに駆動する。データドライバ回路は、
ｎ個の出力を持つ走査回路と、ｎ個のアナログスイッチ
ＴＦＴ（Ｓ１〜Ｓｎ）で構成される。この走査回路はス
タート信号ＤＳＴのデータをクロックＤＣＬＫに同期し
て順次転送を行う。また、プリチャージ回路はｎ個のス
イッチ（Ｐ１〜Ｐｎ）で構成され、これら全てのスイッ
チのゲートは制御端子ＰＣＧに接続され、ソース／ドレ
イン端子は端子ＰＣＳに接続されている。ここでは、画
素ＴＦＴ、アナログスイッチＴＦＴ、プリチャージ回路
のスイッチＴＦＴは、ゲート電極にハイレベルの電圧が
印加されたときに導通状態となるｎ−ｃｈトランジスタ
を用いることとしている。
順次、ハイレベルに駆動する。データドライバ回路は、
ｎ個の出力を持つ走査回路と、ｎ個のアナログスイッチ
ＴＦＴ（Ｓ１〜Ｓｎ）で構成される。この走査回路はス
タート信号ＤＳＴのデータをクロックＤＣＬＫに同期し
て順次転送を行う。また、プリチャージ回路はｎ個のス
イッチ（Ｐ１〜Ｐｎ）で構成され、これら全てのスイッ
チのゲートは制御端子ＰＣＧに接続され、ソース／ドレ
イン端子は端子ＰＣＳに接続されている。ここでは、画
素ＴＦＴ、アナログスイッチＴＦＴ、プリチャージ回路
のスイッチＴＦＴは、ゲート電極にハイレベルの電圧が
印加されたときに導通状態となるｎ−ｃｈトランジスタ
を用いることとしている。
【０００５】この液晶表示装置の動作を、図８に示した
タイミングチャートを用いて説明する。ここで、図中Ｔ
Ｈ（ｉ）は画素マトリクスの１行分の映像信号が供給さ
れる周期である１水平期間を示している。データドライ
バ回路のスタート信号をＤＳＴとして、１水平期間毎に
１回ハイレベルとなるようにクロックＤＣＬＫに同期さ
せ印加する。すると、走査回路はクロックＤＣＬＫに同
期してスタート信号ＤＳＴを順次転送するため、その出
力ＳＰ１，ＳＰ２には図に示すようなパルスが出力され
る。走査回路の出力端子はアナログスイッチＴＦＴに接
続されているため、ｎ個のアナログスイッチＴＦＴはク
ロックＤＣＬＫに同期して順次ＯＮ−ＯＦＦを行う事に
なる。
タイミングチャートを用いて説明する。ここで、図中Ｔ
Ｈ（ｉ）は画素マトリクスの１行分の映像信号が供給さ
れる周期である１水平期間を示している。データドライ
バ回路のスタート信号をＤＳＴとして、１水平期間毎に
１回ハイレベルとなるようにクロックＤＣＬＫに同期さ
せ印加する。すると、走査回路はクロックＤＣＬＫに同
期してスタート信号ＤＳＴを順次転送するため、その出
力ＳＰ１，ＳＰ２には図に示すようなパルスが出力され
る。走査回路の出力端子はアナログスイッチＴＦＴに接
続されているため、ｎ個のアナログスイッチＴＦＴはク
ロックＤＣＬＫに同期して順次ＯＮ−ＯＦＦを行う事に
なる。
【０００６】ここで、映像信号ＶsigをクロックＤＣＬ
Ｋに同期させ液晶表示装置に供給すると、映像信号は順
次データ線にサンプリングされる。この水平期間におい
てゲート線Ｇｊ（ｊは１≦ｊ≦ｍの条件を満たす整数）
がハイレベルになっているため、データ線にサンプリン
グされた映像信号が画素ＴＦＴを介して画素の液晶素子
Ｃlc，Ｃstに書き込まれる。ゲート線Ｇｊがローレベル
になった後、制御信号ＰＣＧの電位をある期間だけハイ
レベルにすると、プリチャージ回路の全てのスイッチＴ
ＦＴは導通状態となり、端子ＰＣＳに印加されている電
圧に全てのデータ線をリセットする。この動作を全ての
ゲート線に対して行うことにより、２次元の画像を表示
することができる。
Ｋに同期させ液晶表示装置に供給すると、映像信号は順
次データ線にサンプリングされる。この水平期間におい
てゲート線Ｇｊ（ｊは１≦ｊ≦ｍの条件を満たす整数）
がハイレベルになっているため、データ線にサンプリン
グされた映像信号が画素ＴＦＴを介して画素の液晶素子
Ｃlc，Ｃstに書き込まれる。ゲート線Ｇｊがローレベル
になった後、制御信号ＰＣＧの電位をある期間だけハイ
レベルにすると、プリチャージ回路の全てのスイッチＴ
ＦＴは導通状態となり、端子ＰＣＳに印加されている電
圧に全てのデータ線をリセットする。この動作を全ての
ゲート線に対して行うことにより、２次元の画像を表示
することができる。
【０００７】このタイミングチャートの説明として、こ
こでは、液晶表示装置をゲート線反転で駆動させた場合
を想定しており、その際に液晶表示装置にＶｃｏｍ（対
向電極電位）に対して、正極性となる映像信号を供給し
ている期間にデータ線をリセットする電位としてＶｐｓ
を印加し、負極性となる映像信号を供給している期間に
データ線をリセットする電位として、Ｖｎｇを端子ＰＣ
Ｓに印加するものとしている。
こでは、液晶表示装置をゲート線反転で駆動させた場合
を想定しており、その際に液晶表示装置にＶｃｏｍ（対
向電極電位）に対して、正極性となる映像信号を供給し
ている期間にデータ線をリセットする電位としてＶｐｓ
を印加し、負極性となる映像信号を供給している期間に
データ線をリセットする電位として、Ｖｎｇを端子ＰＣ
Ｓに印加するものとしている。
【０００８】ここで、プリチャージを行う理由を説明す
る。プリチャージあるいは予備充電と呼ばれる駆動を行
うと、データ線に平行な筋状の輝度むらを低減させるこ
とができる。この輝度むらの発生原因は、アナログスイ
ッチを構成する個々のＴＦＴの特性がばらつくことで、
データ線に書き込まれる映像信号電圧がばらつくためで
あると考えられてる。ここでプリチャージを行うと、ア
ナログスイッチによりデータ線に映像信号が書き込まれ
る前に、プリチャージによってデータ線に電圧Ｖｐｓあ
るいはＶｎｇが書き込まれるため、映像信号の書き込み
の際にデータ線の電位はＶｐｓあるいはＶｎｇから、映
像信号電位にまで書き込まれることになる。つまり、デ
ータ線の電位変化が、前回書き込まれた映像信号に関係
なく、次に書き込む映像信号電位と近い値からとなるた
め、データ線の電位変化量を小さくすることができ、ア
ナログスイッチＴＦＴの特性にばらつきが生じていた場
合でも、データ線に書き込まれる電圧のばらつきを小さ
くすることができるからである。
る。プリチャージあるいは予備充電と呼ばれる駆動を行
うと、データ線に平行な筋状の輝度むらを低減させるこ
とができる。この輝度むらの発生原因は、アナログスイ
ッチを構成する個々のＴＦＴの特性がばらつくことで、
データ線に書き込まれる映像信号電圧がばらつくためで
あると考えられてる。ここでプリチャージを行うと、ア
ナログスイッチによりデータ線に映像信号が書き込まれ
る前に、プリチャージによってデータ線に電圧Ｖｐｓあ
るいはＶｎｇが書き込まれるため、映像信号の書き込み
の際にデータ線の電位はＶｐｓあるいはＶｎｇから、映
像信号電位にまで書き込まれることになる。つまり、デ
ータ線の電位変化が、前回書き込まれた映像信号に関係
なく、次に書き込む映像信号電位と近い値からとなるた
め、データ線の電位変化量を小さくすることができ、ア
ナログスイッチＴＦＴの特性にばらつきが生じていた場
合でも、データ線に書き込まれる電圧のばらつきを小さ
くすることができるからである。
【０００９】
【発明が解決しようとする課題】しかしながら、この様
にプリチャージ駆動を行うと、画質を向上させることが
可能となるが、以下のような新たな問題が生ずる。
にプリチャージ駆動を行うと、画質を向上させることが
可能となるが、以下のような新たな問題が生ずる。
【００１０】第一に、プリチャージを行う専用の回路が
必要となり、その回路の為に液晶表示装置の大きさが大
きくなってしまうという問題である。また、プリチャー
ジ回路を設けることで、液晶表示装置を構成するＴＦＴ
素子数も増大し、歩留まりを低下させるという問題も生
ずる。
必要となり、その回路の為に液晶表示装置の大きさが大
きくなってしまうという問題である。また、プリチャー
ジ回路を設けることで、液晶表示装置を構成するＴＦＴ
素子数も増大し、歩留まりを低下させるという問題も生
ずる。
【００１１】第二に、この方式では、プリチャージを短
い水平ブランキング期間（水平期間の内、映像信号が印
加されていない期間）に行う必要があり、プリチャージ
回路に電圧を供給する外部回路を、駆動能力の高いもの
にしなければならないという問題である。これは、全て
のデータ線を一度に駆動するために、その容量が大きく
なってしまうからである。
い水平ブランキング期間（水平期間の内、映像信号が印
加されていない期間）に行う必要があり、プリチャージ
回路に電圧を供給する外部回路を、駆動能力の高いもの
にしなければならないという問題である。これは、全て
のデータ線を一度に駆動するために、その容量が大きく
なってしまうからである。
【００１２】第三に、プリチャージの効果が、液晶表示
装置の位置により差が出てしまうという問題である。こ
れは、映像信号の書き込みは液晶表示装置の左から右に
順次行われるのに対し、プリチャージは液晶表示装置全
面にわたり一度に行われるため、プリチャージにより電
圧を書き込んでから映像信号が書き込まれるまでの時間
が、場所により異なるためである。
装置の位置により差が出てしまうという問題である。こ
れは、映像信号の書き込みは液晶表示装置の左から右に
順次行われるのに対し、プリチャージは液晶表示装置全
面にわたり一度に行われるため、プリチャージにより電
圧を書き込んでから映像信号が書き込まれるまでの時間
が、場所により異なるためである。
【００１３】そこで、本発明は、液晶表示パネルからプ
リチャージ回路を削除して歩留まりを向上させると共
に、水平ブランキング時間とは異なる期間にプリチャー
ジを実行し、液晶表示パネル全体での表示バラツキを削
減することを課題とする。
リチャージ回路を削除して歩留まりを向上させると共
に、水平ブランキング時間とは異なる期間にプリチャー
ジを実行し、液晶表示パネル全体での表示バラツキを削
減することを課題とする。
【００１４】
【課題を解決するための手段】本発明は、画素マトリク
スのデータ線を駆動するデータドライバ回路を有するア
クティブマトリクス型液晶表示装置の駆動回路におい
て、前記データドライバ回路は、映像信号をサンプリン
グするアナログスイッチと、このアナログスイッチを順
次オン−オフさせる走査回路とを有し、前記駆動回路
は、液晶表示装置に印加する前記映像信号を生成する映
像信号生成ブロックと、装置内各部にタイミング信号を
供給するタイミング制御ブロックと、前記液晶表示装置
の走査用制御パルス等を供給するパネル制御パルス生成
ブロックとを有し、前記映像信号生成ブロックが、Ｒ，
Ｇ，Ｂ各色の液晶表示装置毎に、表示用画像信号の信号
源からのアナログ信号をデジタル信号に変換するＡＤＣ
回路と、前記液晶表示装置の１行分の信号を保持できる
容量を有する２つのメモリと、前記液晶表示装置の入力
電圧に対する透過光強度の非線形性を補正するＶ−Ｔ補
正回路と、前記液晶表示装置の液晶をＡＣ駆動するため
の極性反転回路と、前記極性反転回路が出力するデジタ
ル信号をアナログ信号に変換するＤＡＣ回路と、任意の
プリチャージ電圧を生成する電源回路と、前記液晶表示
装置に印加する出力を切り替えて前記液晶表示装置に出
力する出力選択回路とを順次接続して構成され、前記出
力選択回路は、前記画像信号の水平期間の半分の期間で
前記ＤＡＣ回路のアナログ信号を出力し、後の半分で前
記液晶表示装置にプリチャージ電圧を出力し、前記デー
タドライバ回路が前記アナログ信号をサンプリングする
周波数と、前記データドライバ回路が前記プリチャージ
電圧をサンプリングする周波数とが等しいことを特徴と
する。
スのデータ線を駆動するデータドライバ回路を有するア
クティブマトリクス型液晶表示装置の駆動回路におい
て、前記データドライバ回路は、映像信号をサンプリン
グするアナログスイッチと、このアナログスイッチを順
次オン−オフさせる走査回路とを有し、前記駆動回路
は、液晶表示装置に印加する前記映像信号を生成する映
像信号生成ブロックと、装置内各部にタイミング信号を
供給するタイミング制御ブロックと、前記液晶表示装置
の走査用制御パルス等を供給するパネル制御パルス生成
ブロックとを有し、前記映像信号生成ブロックが、Ｒ，
Ｇ，Ｂ各色の液晶表示装置毎に、表示用画像信号の信号
源からのアナログ信号をデジタル信号に変換するＡＤＣ
回路と、前記液晶表示装置の１行分の信号を保持できる
容量を有する２つのメモリと、前記液晶表示装置の入力
電圧に対する透過光強度の非線形性を補正するＶ−Ｔ補
正回路と、前記液晶表示装置の液晶をＡＣ駆動するため
の極性反転回路と、前記極性反転回路が出力するデジタ
ル信号をアナログ信号に変換するＤＡＣ回路と、任意の
プリチャージ電圧を生成する電源回路と、前記液晶表示
装置に印加する出力を切り替えて前記液晶表示装置に出
力する出力選択回路とを順次接続して構成され、前記出
力選択回路は、前記画像信号の水平期間の半分の期間で
前記ＤＡＣ回路のアナログ信号を出力し、後の半分で前
記液晶表示装置にプリチャージ電圧を出力し、前記デー
タドライバ回路が前記アナログ信号をサンプリングする
周波数と、前記データドライバ回路が前記プリチャージ
電圧をサンプリングする周波数とが等しいことを特徴と
する。
【００１５】また、本発明は、画素マトリクスのデータ
線を駆動するデータドライバ回路を有するアクティブマ
トリクス型液晶表示装置の駆動回路において、前記デー
タドライバ回路は、映像信号をサンプリングするアナロ
グスイッチと、このアナログスイッチをオン−オフさせ
る走査回路とを有し、前記アナログスイッチは、任意の
自然数ｎ個ずつのブロックに分割されており、前記アナ
ログスイッチを前記ブロック単位で、オン−オフさせる
ことで前記映像信号をサンプリングする構成を有してお
り、前記駆動回路は、液晶表示装置に印加する前記映像
信号を生成する映像信号生成ブロックと、装置内各部に
タイミング信号を供給するタイミング制御ブロックと、
前記液晶表示装置の走査用制御パルス等を供給するパネ
ル制御パルス生成ブロックとを有し、前記映像信号生成
ブロックが、Ｒ，Ｇ，Ｂ各色の液晶表示装置毎に、表示
用画像信号の信号源からのアナログ信号をデジタル信号
に変換するＡＤＣ回路と、前記液晶表示装置の１行分の
信号を保持できる容量を有する２つのメモリと、前記液
晶表示装置の入力電圧に対する透過光強度の非線形性を
補正するＶ−Ｔ補正回路と、前記液晶表示装置の液晶を
ＡＣ駆動するための極性反転回路と、前記極性反転回路
の出力を、前記データドライバ回路の１ブロック内の前
記アナログスイッチの数ｎに並列化する並列化回路と、
前記並列化回路が出力するデジタル信号をアナログ信号
に変換するＤＡＣ回路と、任意のプリチャージ電圧を生
成する電源回路と、前記液晶表示装置に印加する出力を
切り替えて前記液晶表示装置に出力する出力選択回路と
を順次接続して構成され、前記出力選択回路は、前記画
像信号の水平期間の半分の期間で前記ＤＡＣ回路のアナ
ログ信号を出力し、後の半分で前記液晶表示装置にプリ
チャージ電圧を出力し、前記データドライバ回路が前記
アナログ信号をサンプリングする周波数と、前記データ
ドライバ回路が前記プリチャージ電圧をサンプリングす
る周波数とが等しいことを特徴とする。
線を駆動するデータドライバ回路を有するアクティブマ
トリクス型液晶表示装置の駆動回路において、前記デー
タドライバ回路は、映像信号をサンプリングするアナロ
グスイッチと、このアナログスイッチをオン−オフさせ
る走査回路とを有し、前記アナログスイッチは、任意の
自然数ｎ個ずつのブロックに分割されており、前記アナ
ログスイッチを前記ブロック単位で、オン−オフさせる
ことで前記映像信号をサンプリングする構成を有してお
り、前記駆動回路は、液晶表示装置に印加する前記映像
信号を生成する映像信号生成ブロックと、装置内各部に
タイミング信号を供給するタイミング制御ブロックと、
前記液晶表示装置の走査用制御パルス等を供給するパネ
ル制御パルス生成ブロックとを有し、前記映像信号生成
ブロックが、Ｒ，Ｇ，Ｂ各色の液晶表示装置毎に、表示
用画像信号の信号源からのアナログ信号をデジタル信号
に変換するＡＤＣ回路と、前記液晶表示装置の１行分の
信号を保持できる容量を有する２つのメモリと、前記液
晶表示装置の入力電圧に対する透過光強度の非線形性を
補正するＶ−Ｔ補正回路と、前記液晶表示装置の液晶を
ＡＣ駆動するための極性反転回路と、前記極性反転回路
の出力を、前記データドライバ回路の１ブロック内の前
記アナログスイッチの数ｎに並列化する並列化回路と、
前記並列化回路が出力するデジタル信号をアナログ信号
に変換するＤＡＣ回路と、任意のプリチャージ電圧を生
成する電源回路と、前記液晶表示装置に印加する出力を
切り替えて前記液晶表示装置に出力する出力選択回路と
を順次接続して構成され、前記出力選択回路は、前記画
像信号の水平期間の半分の期間で前記ＤＡＣ回路のアナ
ログ信号を出力し、後の半分で前記液晶表示装置にプリ
チャージ電圧を出力し、前記データドライバ回路が前記
アナログ信号をサンプリングする周波数と、前記データ
ドライバ回路が前記プリチャージ電圧をサンプリングす
る周波数とが等しいことを特徴とする。
【００１６】また、上記液晶表示装置駆動回路における
駆動方法において、前記２つのメモリは、倍速度で相互
に読み出し・休止、書き込み・休止を繰り返し、一方が
読み出し中に他方は書き込み、出力選択回路は前記メモ
リから読み込んだ映像信号を出力した後プリチャージ期
間に入ることを特徴とする。
駆動方法において、前記２つのメモリは、倍速度で相互
に読み出し・休止、書き込み・休止を繰り返し、一方が
読み出し中に他方は書き込み、出力選択回路は前記メモ
リから読み込んだ映像信号を出力した後プリチャージ期
間に入ることを特徴とする。
【００１７】また、上記液晶表示装置の駆動回路におけ
る駆動方法において、前記信号源からの１行分の映像信
号をいったん前記メモリに蓄え、前記信号源の映像信号
の信号周波数の２倍以上の周波数で読み出すことで、１
水平期間の半分以下の期間で１行分の映像信号を前記液
晶表示装置に書き込み、残りの期間にプリチャージ電圧
を前記液晶表示装置に書き込むという動作を行い、さら
に前記液晶表示装置への映像信号の書き込み、前記プリ
チャージ電圧の書き込みを前記液晶表示装置の映像信号
の配線数だけ並列化して行うことを特徴とする。
る駆動方法において、前記信号源からの１行分の映像信
号をいったん前記メモリに蓄え、前記信号源の映像信号
の信号周波数の２倍以上の周波数で読み出すことで、１
水平期間の半分以下の期間で１行分の映像信号を前記液
晶表示装置に書き込み、残りの期間にプリチャージ電圧
を前記液晶表示装置に書き込むという動作を行い、さら
に前記液晶表示装置への映像信号の書き込み、前記プリ
チャージ電圧の書き込みを前記液晶表示装置の映像信号
の配線数だけ並列化して行うことを特徴とする。
【００１８】また、本発明の駆動方法を概念的に説明す
れば、液晶表示装置に印加する映像信号を、いったんメ
モリに蓄え、その信号をメモリから高速に読み出して液
晶表示装置に書き込むことで１水平期間のブランキング
期間を長くし、このブランキング期間に映像信号と同様
にアナログスイッチによりプリチャージ電圧をデータ線
に書き込むことを特徴としている。
れば、液晶表示装置に印加する映像信号を、いったんメ
モリに蓄え、その信号をメモリから高速に読み出して液
晶表示装置に書き込むことで１水平期間のブランキング
期間を長くし、このブランキング期間に映像信号と同様
にアナログスイッチによりプリチャージ電圧をデータ線
に書き込むことを特徴としている。
【００１９】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００２０】［第１の実施形態］
（１）構成の説明
図１に本発明の第１の実施形態によるアクティブマトリ
クス型液晶表示装置の駆動方法を実現するパネル駆動回
路のブロック図を示す。この回路は大きく映像信号生成
ブロック２０と、タイミング制御ブロック３０と、パネ
ル制御パルス生成ブロック４０と、液晶表示装置５０と
に分けることができる。
クス型液晶表示装置の駆動方法を実現するパネル駆動回
路のブロック図を示す。この回路は大きく映像信号生成
ブロック２０と、タイミング制御ブロック３０と、パネ
ル制御パルス生成ブロック４０と、液晶表示装置５０と
に分けることができる。
【００２１】パネル制御パルス生成ブロック４０は、液
晶表示装置５０の内部回路を駆動するのに必要となる制
御パルスを生成し、映像信号生成ブロック２０は液晶表
示装置５０に印加する映像信号を生成する。
晶表示装置５０の内部回路を駆動するのに必要となる制
御パルスを生成し、映像信号生成ブロック２０は液晶表
示装置５０に印加する映像信号を生成する。
【００２２】タイミング制御ブロック２０は、画像信号
の信号源１１から同期信号分離回路により同期信号を検
出して、この同期信号に同期して、パネル制御パルス生
成ブロック４０、映像信号生成ブロック２０を制御する
信号を生成する。
の信号源１１から同期信号分離回路により同期信号を検
出して、この同期信号に同期して、パネル制御パルス生
成ブロック４０、映像信号生成ブロック２０を制御する
信号を生成する。
【００２３】映像信号生成ブロック２０は、Ｒ，Ｇ，Ｂ
の各液晶表示装置５０毎に、信号源からのアナログ信号
をデジタル化するＡＤＣ回路１２、液晶表示装置５０の
１行分の信号を保持できる２つのメモリ１３、液晶表示
装置５０の入力電圧に対する透過光強度の非線形性を補
正するＶ−Ｔ補正回路１４、液晶画素をＡＣ駆動するた
めの極性反転回路１５、デジタル信号をアナログ信号に
変換するＤＡＣ回路１６、液晶表示装置５０に印加する
出力を切り替える出力選択回路１７とで構成されてい
る。
の各液晶表示装置５０毎に、信号源からのアナログ信号
をデジタル化するＡＤＣ回路１２、液晶表示装置５０の
１行分の信号を保持できる２つのメモリ１３、液晶表示
装置５０の入力電圧に対する透過光強度の非線形性を補
正するＶ−Ｔ補正回路１４、液晶画素をＡＣ駆動するた
めの極性反転回路１５、デジタル信号をアナログ信号に
変換するＤＡＣ回路１６、液晶表示装置５０に印加する
出力を切り替える出力選択回路１７とで構成されてい
る。
【００２４】図２にこの駆動方法で駆動させるアクティ
ブマトリクス型液晶表示装置の１構成例を示す。図２に
示したアクティブマトリクス型液晶表示装置は、縦横に
配置されたデータ線（Ｄ１〜Ｄｎ）と、ゲート線（Ｇ１
〜Ｇｍ）の各交点に、アクティブ素子であるＴＦＴ（Ｍ
ｐｉｘ）と、液晶画素容量Ｃｌｃと、蓄積容量Ｃｓｔか
らなる画素ＰＩＸを配置した画素マトリクスと、データ
線を駆動するデータドライバ回路、ゲート線を駆動する
ゲートドライバ回路で構成される。
ブマトリクス型液晶表示装置の１構成例を示す。図２に
示したアクティブマトリクス型液晶表示装置は、縦横に
配置されたデータ線（Ｄ１〜Ｄｎ）と、ゲート線（Ｇ１
〜Ｇｍ）の各交点に、アクティブ素子であるＴＦＴ（Ｍ
ｐｉｘ）と、液晶画素容量Ｃｌｃと、蓄積容量Ｃｓｔか
らなる画素ＰＩＸを配置した画素マトリクスと、データ
線を駆動するデータドライバ回路、ゲート線を駆動する
ゲートドライバ回路で構成される。
【００２５】データドライバ回路は、各データ線の数と
同数以上のアナログスイッチ（ＡＳＷ）用ＴＦＴと、こ
のスイッチ用ＴＦＴの数と同数の出力端子を有する走査
回路とで構成される。このＡＳＷ用ＴＦＴのソース端子
はデータ線Ｄ１，Ｄ２，．．Ｄｎに接続され、ドレイン
端子は映像信号配線ＳＩＧに接続され、ゲート端子は走
査回路の出力端子ＳＰ１，ＳＰ２，．．ＳＰｎに接続さ
れている。
同数以上のアナログスイッチ（ＡＳＷ）用ＴＦＴと、こ
のスイッチ用ＴＦＴの数と同数の出力端子を有する走査
回路とで構成される。このＡＳＷ用ＴＦＴのソース端子
はデータ線Ｄ１，Ｄ２，．．Ｄｎに接続され、ドレイン
端子は映像信号配線ＳＩＧに接続され、ゲート端子は走
査回路の出力端子ＳＰ１，ＳＰ２，．．ＳＰｎに接続さ
れている。
【００２６】ゲートドライバ回路は、走査回路とＡＮＤ
ゲートアレイとで構成され、個々のＡＮＤゲートの入力
端子は走査回路の出力端子と、共通のＥＮＢ配線に接続
されており、その出力端子はゲート線に接続されてい
る。
ゲートアレイとで構成され、個々のＡＮＤゲートの入力
端子は走査回路の出力端子と、共通のＥＮＢ配線に接続
されており、その出力端子はゲート線に接続されてい
る。
【００２７】（２）動作の説明
図３に示したタイミングチャートを用いて、パネル駆動
回路の動作について説明する。これは、液晶表示装置を
ゲート線反転駆動で動作させる例である。タイミングチ
ャートのHsyncは水平同期信号を示しており、その水平
期間をＴＨ(i),ＴＨ(i+1)としている。Videoは信号源か
ら出力される映像信号を示しており、Mem1R/W、Mem2R/W
はそれぞれメモリ１、メモリ２を読み出し動作にするか
(Read)、書き込み動作にするか(Write)を制御する信号
を示している。Mem1Clk、Mem2Clkは、タイミング制御ブ
ロック３０からのタイミング信号に基づいて生成され、
それぞれメモリ１、メモリ２を制御するクロックを示し
ている。また、Out_cnt、P/N_cntは、タイミング制御ブ
ロック３０からのタイミング信号に基づいて生成され、
出力選択回路１７を制御する信号で、Out_cntがハイレ
ベルの時はデジタル・アナログ変換回路（ＤＡＣ）１２
の出力を選択し、Out_cntがローレベルの場合、プリチ
ャージ電圧ＶｐｓあるいはＶｎｇが選択される。プリチ
ャージ電圧ＶｐｓとＶｎｇのどちらが選択されるかは、
制御信号P/N_cntで決まる。P/N_cntがハイレベルの時
は、電圧Ｖｐｓが選択され、Out_cntがローレベルでP/N
_cntがローレベルの時は、電圧Ｖｎｇが選択される。こ
の例では、電圧Ｖｐｓは接地電位に近い電圧で、電圧Ｖ
ｎｇは信号レベルよりも高い電圧に設定されている。
回路の動作について説明する。これは、液晶表示装置を
ゲート線反転駆動で動作させる例である。タイミングチ
ャートのHsyncは水平同期信号を示しており、その水平
期間をＴＨ(i),ＴＨ(i+1)としている。Videoは信号源か
ら出力される映像信号を示しており、Mem1R/W、Mem2R/W
はそれぞれメモリ１、メモリ２を読み出し動作にするか
(Read)、書き込み動作にするか(Write)を制御する信号
を示している。Mem1Clk、Mem2Clkは、タイミング制御ブ
ロック３０からのタイミング信号に基づいて生成され、
それぞれメモリ１、メモリ２を制御するクロックを示し
ている。また、Out_cnt、P/N_cntは、タイミング制御ブ
ロック３０からのタイミング信号に基づいて生成され、
出力選択回路１７を制御する信号で、Out_cntがハイレ
ベルの時はデジタル・アナログ変換回路（ＤＡＣ）１２
の出力を選択し、Out_cntがローレベルの場合、プリチ
ャージ電圧ＶｐｓあるいはＶｎｇが選択される。プリチ
ャージ電圧ＶｐｓとＶｎｇのどちらが選択されるかは、
制御信号P/N_cntで決まる。P/N_cntがハイレベルの時
は、電圧Ｖｐｓが選択され、Out_cntがローレベルでP/N
_cntがローレベルの時は、電圧Ｖｎｇが選択される。こ
の例では、電圧Ｖｐｓは接地電位に近い電圧で、電圧Ｖ
ｎｇは信号レベルよりも高い電圧に設定されている。
【００２８】ある水平期間ＴＨ（ｉ）の動作について説
明する。この期間では、Mem1R/Wが読み出しであり(Rea
d)、Mem2R/Wが書き込みとなっているため(Write)、信号
源からの映像信号はＡＤＣ回路１２にてデジタル化され
た後、メモリ２に書き込まれる。この時メモリ２に供給
されるクロック信号Mem2Clkは、信号源１１の映像信号
周波数と等しくなっている。一方メモリ１の内容が読み
出され、Ｖ−Ｔ補正回路１４に送られるのであるが、メ
モリ１を読み出すときのクロック周波数を書き込みの周
波数の２倍以上としている。そのため、メモリ１に書き
込まれていた水平期間Ｔ（ｉ−１）の映像信号データ
は、ＴＨの半分以下の期間Tsigに全てＶ−Ｔ補正回路１
４に送られ、極性反転回路１５、ＤＡＣ１６、出力選択
回路１７を通して液晶表示装置５０に印加される。
明する。この期間では、Mem1R/Wが読み出しであり(Rea
d)、Mem2R/Wが書き込みとなっているため(Write)、信号
源からの映像信号はＡＤＣ回路１２にてデジタル化され
た後、メモリ２に書き込まれる。この時メモリ２に供給
されるクロック信号Mem2Clkは、信号源１１の映像信号
周波数と等しくなっている。一方メモリ１の内容が読み
出され、Ｖ−Ｔ補正回路１４に送られるのであるが、メ
モリ１を読み出すときのクロック周波数を書き込みの周
波数の２倍以上としている。そのため、メモリ１に書き
込まれていた水平期間Ｔ（ｉ−１）の映像信号データ
は、ＴＨの半分以下の期間Tsigに全てＶ−Ｔ補正回路１
４に送られ、極性反転回路１５、ＤＡＣ１６、出力選択
回路１７を通して液晶表示装置５０に印加される。
【００２９】１行分の映像信号が全て液晶パネルに印加
された後、期間Tpcgでは出力選択回路１７の制御信号Ou
t_cntがローレベルに変化し、さらにP/N_cntがハイレベ
ルであるため、プリチャージ電圧Ｖｐｓが液晶パネル５
０に印加される。
された後、期間Tpcgでは出力選択回路１７の制御信号Ou
t_cntがローレベルに変化し、さらにP/N_cntがハイレベ
ルであるため、プリチャージ電圧Ｖｐｓが液晶パネル５
０に印加される。
【００３０】次の水平期間ＴＨ（ｉ＋１）では、Mem1R/
Wが書き込みで、Mem2R/Wが読み出しとなっているため、
信号源からの映像信号はメモリ１に書き込まれ、ＴＨ
（ｉ）にメモリ２に書き込まれた映像信号が読み出され
る。この時もメモリに書き込む際の周波数は、信号源１
１の映像信号の周波数であるが、読み出さす際の周波数
はその２倍以上となっている。期間ＴＨ（ｉ）の時と同
様に、メモリから読み出された映像信号は、期間Tsigの
間にＶ−Ｔ補正回路１４、極性反転回路１５、ＤＡＣ１
６、出力選択回路１７を通して液晶表示装置５０に印加
される。期間Tpcgでは、P/N_cntがローレベルとなって
いるため、プリチャージ電圧Vngが選択され、液晶表示
装置５０に印加される。
Wが書き込みで、Mem2R/Wが読み出しとなっているため、
信号源からの映像信号はメモリ１に書き込まれ、ＴＨ
（ｉ）にメモリ２に書き込まれた映像信号が読み出され
る。この時もメモリに書き込む際の周波数は、信号源１
１の映像信号の周波数であるが、読み出さす際の周波数
はその２倍以上となっている。期間ＴＨ（ｉ）の時と同
様に、メモリから読み出された映像信号は、期間Tsigの
間にＶ−Ｔ補正回路１４、極性反転回路１５、ＤＡＣ１
６、出力選択回路１７を通して液晶表示装置５０に印加
される。期間Tpcgでは、P/N_cntがローレベルとなって
いるため、プリチャージ電圧Vngが選択され、液晶表示
装置５０に印加される。
【００３１】つまり、このパネル回路は、信号源１１か
らの１行分の映像信号を、いったんメモリに蓄え、信号
源１１の映像信号周波数の２倍以上の周波数で読み出す
ことで、１水平期間の半分以下の期間で１行分の映像信
号を液晶表示装置５０に書き込み、残りの期間にプリチ
ャージ電圧を液晶表示装置５０に書き込むという動作を
行っている。また出力選択回路１７に印加されるプリチ
ャージ電圧は、次にどの極性の映像信号が印加されるか
で、水平期間毎に異なっている。
らの１行分の映像信号を、いったんメモリに蓄え、信号
源１１の映像信号周波数の２倍以上の周波数で読み出す
ことで、１水平期間の半分以下の期間で１行分の映像信
号を液晶表示装置５０に書き込み、残りの期間にプリチ
ャージ電圧を液晶表示装置５０に書き込むという動作を
行っている。また出力選択回路１７に印加されるプリチ
ャージ電圧は、次にどの極性の映像信号が印加されるか
で、水平期間毎に異なっている。
【００３２】次に、液晶表示装置５０の動作について、
図４に示したタイミングチャートを用いて説明する。図
２に示した液晶表示装置５０のデータ線を選択するデー
タドライバ回路の走査回路は、入力信号ＤＳＴの内容を
制御クロックＤＣＬＫに同期させて、順次転送するとい
う動作を行う。
図４に示したタイミングチャートを用いて説明する。図
２に示した液晶表示装置５０のデータ線を選択するデー
タドライバ回路の走査回路は、入力信号ＤＳＴの内容を
制御クロックＤＣＬＫに同期させて、順次転送するとい
う動作を行う。
【００３３】ここで、クロック信号ＤＣＬＫの周波数を
パネル駆動回路のメモリ読み出し周波数と等しくして、
スタート信号ＤＳＴを１水平期間ＴＨの内、Tsigの開始
時とTpcgの開始時に一回ずつハイレベルになるようにす
る。すると走査回路の各端子の出力ＳＰ１〜ＳＰｎは図
示したように、クロック信号ＤＣＬＫに同期して期間Ｔ
ｓｉｇ、Ｔｐｃｇに１度ずつパルスを出力する。ここ
で、走査回路の出力はアナログスイッチＡＳＷのゲート
端子に接続されているので、期間Ｔｓｉｇにおいては映
像信号配線ＳＩＧに印加された映像信号が、ＡＳＷによ
りデータ線に順次サンプリングされる。
パネル駆動回路のメモリ読み出し周波数と等しくして、
スタート信号ＤＳＴを１水平期間ＴＨの内、Tsigの開始
時とTpcgの開始時に一回ずつハイレベルになるようにす
る。すると走査回路の各端子の出力ＳＰ１〜ＳＰｎは図
示したように、クロック信号ＤＣＬＫに同期して期間Ｔ
ｓｉｇ、Ｔｐｃｇに１度ずつパルスを出力する。ここ
で、走査回路の出力はアナログスイッチＡＳＷのゲート
端子に接続されているので、期間Ｔｓｉｇにおいては映
像信号配線ＳＩＧに印加された映像信号が、ＡＳＷによ
りデータ線に順次サンプリングされる。
【００３４】さらに、ゲート線Ｇｉがハイレベルである
ため、ｉ番目の画素行の画素容量と蓄積容量に映像信号
が書き込まれる。期間Tpcgにおいては、映像信号配線Ｓ
ＩＧに印加されたプリチャージ電圧ＶｐｓあるいはＶｎ
ｇが、順次データ線にサンプリングされるが、この期間
ではゲートドライバ回路の出力制御信号ＥＮＢがローレ
ベルであるため、いずれのゲート線の電位もローレベル
となり、データ線の電位は画素に書き込まれない。
ため、ｉ番目の画素行の画素容量と蓄積容量に映像信号
が書き込まれる。期間Tpcgにおいては、映像信号配線Ｓ
ＩＧに印加されたプリチャージ電圧ＶｐｓあるいはＶｎ
ｇが、順次データ線にサンプリングされるが、この期間
ではゲートドライバ回路の出力制御信号ＥＮＢがローレ
ベルであるため、いずれのゲート線の電位もローレベル
となり、データ線の電位は画素に書き込まれない。
【００３５】この様な動作を全てのゲート線に対して行
うことで、液晶表示装置の全ての画素に映像信号を書き
込むことができる。
うことで、液晶表示装置の全ての画素に映像信号を書き
込むことができる。
【００３６】この説明では、ゲート線反転駆動方式での
動作を説明したが、極性反転回路と出力切り替え回路の
制御を変えることで、フィールド反転駆動方式、データ
線反転駆動方式のいずれにも対応できる。また、プリチ
ャージ型液晶表示装置は、投影レンズで拡大表示する投
影型プロジェクターに用いられるケースが多く、本発明
を用いることに論を待たない。
動作を説明したが、極性反転回路と出力切り替え回路の
制御を変えることで、フィールド反転駆動方式、データ
線反転駆動方式のいずれにも対応できる。また、プリチ
ャージ型液晶表示装置は、投影レンズで拡大表示する投
影型プロジェクターに用いられるケースが多く、本発明
を用いることに論を待たない。
【００３７】（本実施形態の効果）先に示した駆動方法
を用いることで、第一に液晶表示装置にプリチャージを
行う専用の内蔵回路を持たせることなく、プリチャージ
動作を実現することが可能となる。これにより液晶表示
装置の大きさを小さくすることが可能となり、さらに専
用のプリチャージ回路に欠陥が発生することによる歩留
まり低下を無くすことができる。第二に映像信号を１水
平期間の半分以下の時間で高速に書き込み、残りの期間
でプリチャージ電圧をデータ線に１本ずつ書き込むた
め、プリチャージ電圧を確実に書き込むことが可能とな
る。第三に各データ線で映像信号が書き込まれてからプ
リチャージ電圧が書き込まれるまでの時間が等しくな
り、液晶表示装置の画素表示位置により、プリチャージ
の効果に差が出るという問題が無くなる。
を用いることで、第一に液晶表示装置にプリチャージを
行う専用の内蔵回路を持たせることなく、プリチャージ
動作を実現することが可能となる。これにより液晶表示
装置の大きさを小さくすることが可能となり、さらに専
用のプリチャージ回路に欠陥が発生することによる歩留
まり低下を無くすことができる。第二に映像信号を１水
平期間の半分以下の時間で高速に書き込み、残りの期間
でプリチャージ電圧をデータ線に１本ずつ書き込むた
め、プリチャージ電圧を確実に書き込むことが可能とな
る。第三に各データ線で映像信号が書き込まれてからプ
リチャージ電圧が書き込まれるまでの時間が等しくな
り、液晶表示装置の画素表示位置により、プリチャージ
の効果に差が出るという問題が無くなる。
【００３８】［第２の実施形態］
（１）構成の説明
図５に本発明の第２の実施形態によるアクティブマトリ
クス型液晶表示装置の駆動方法を実現するパネル駆動回
路のブロック図を示す。この回路は先に示した実施形態
と同様、大きく映像信号生成ブロック２１と、タイミン
グ制御ブロック３０と、パネル制御パルス生成ブロック
４０とに分けることができる。
クス型液晶表示装置の駆動方法を実現するパネル駆動回
路のブロック図を示す。この回路は先に示した実施形態
と同様、大きく映像信号生成ブロック２１と、タイミン
グ制御ブロック３０と、パネル制御パルス生成ブロック
４０とに分けることができる。
【００３９】パネル制御パルス生成ブロック４０は液晶
表示装置５０の内部回路を駆動するのに必要となる制御
パルスを生成し、映像信号生成ブロック２１は液晶表示
装置５０に印加する映像信号を生成する。タイミング制
御ブロック３０はパネル制御パルス生成ブロック４０、
映像信号生成ブロック２１を制御する信号を生成する。
映像信号生成ブロック２１はＲ，Ｇ，Ｂの各液晶表示装
置５０毎に、信号源１１からのアナログ信号をデジタル
化するＡＤＣ１２、液晶表示装置５０の１行分の信号を
保持できる２つのメモリ１３、液晶表示装置５０の入力
電圧に対する透過光強度の非線形性を補正するＶ−Ｔ補
正回路１４、液晶画素をＡＣ駆動するための極性反転回
路１５、信号を並列展開する並列展開回路１８、デジタ
ル信号をアナログ信号に変換するＤＡＣ回路１６、液晶
表示装置５０に印加する出力を切り替える出力選択回路
１７で構成されている。
表示装置５０の内部回路を駆動するのに必要となる制御
パルスを生成し、映像信号生成ブロック２１は液晶表示
装置５０に印加する映像信号を生成する。タイミング制
御ブロック３０はパネル制御パルス生成ブロック４０、
映像信号生成ブロック２１を制御する信号を生成する。
映像信号生成ブロック２１はＲ，Ｇ，Ｂの各液晶表示装
置５０毎に、信号源１１からのアナログ信号をデジタル
化するＡＤＣ１２、液晶表示装置５０の１行分の信号を
保持できる２つのメモリ１３、液晶表示装置５０の入力
電圧に対する透過光強度の非線形性を補正するＶ−Ｔ補
正回路１４、液晶画素をＡＣ駆動するための極性反転回
路１５、信号を並列展開する並列展開回路１８、デジタ
ル信号をアナログ信号に変換するＤＡＣ回路１６、液晶
表示装置５０に印加する出力を切り替える出力選択回路
１７で構成されている。
【００４０】図６にこの駆動方法で駆動させるアクティ
ブマトリクス型液晶表示装置５０の１構成例を示す。図
６に示したアクティブマトリクス型液晶表示装置は、縦
横に配置されたデータ線（Ｄ１〜Ｄｎ）と、ゲート線
（Ｇ１〜Ｇｍ）の各交点に、アクティブ素子であるＴＦ
Ｔ（Ｍｐｉｘ）と、液晶画素容量Ｃｌｃと、蓄積容量Ｃ
ｓｔからなる画素ＰＩＸを配置した画素マトリクスと、
データ線を駆動するデータドライバ回路、ゲート線を駆
動するゲートドライバ回路で構成される。
ブマトリクス型液晶表示装置５０の１構成例を示す。図
６に示したアクティブマトリクス型液晶表示装置は、縦
横に配置されたデータ線（Ｄ１〜Ｄｎ）と、ゲート線
（Ｇ１〜Ｇｍ）の各交点に、アクティブ素子であるＴＦ
Ｔ（Ｍｐｉｘ）と、液晶画素容量Ｃｌｃと、蓄積容量Ｃ
ｓｔからなる画素ＰＩＸを配置した画素マトリクスと、
データ線を駆動するデータドライバ回路、ゲート線を駆
動するゲートドライバ回路で構成される。
【００４１】液晶表示装置には、外部から映像信号を印
加するための複数の映像信号配線がある（本図では、４
本の映像信号Ｓｉｇ１〜４の配線の例を示している）。
データドライバ回路は、各データ線の数と同数以上のア
ナログスイッチ（ＡＳＷ）用ＴＦＴと、スイッチＴＦＴ
の数を、映像信号配線の数で割った数以上の出力端子を
有する走査回路とで構成される。
加するための複数の映像信号配線がある（本図では、４
本の映像信号Ｓｉｇ１〜４の配線の例を示している）。
データドライバ回路は、各データ線の数と同数以上のア
ナログスイッチ（ＡＳＷ）用ＴＦＴと、スイッチＴＦＴ
の数を、映像信号配線の数で割った数以上の出力端子を
有する走査回路とで構成される。
【００４２】アナログスイッチ（ＡＳＷ）用ＴＦＴのド
レイン端子は、４個ずつ異なる映像信号配線に接続さ
れ、ゲート端子は４個ずつのＡＳＷ用ＴＦＴの共通の配
線により走査回路の出力に接続されている。また、ソー
ス端子はそれぞれ異なるデータ線に接続されている。ゲ
ートドライバ回路は、走査回路とＡＮＤゲートアレイと
で構成され、個々のＡＮＤゲートの入力端子は、走査回
路の出力端子と、共通のＥＮＢ配線に接続されており、
その出力端子はゲート線に接続されている。
レイン端子は、４個ずつ異なる映像信号配線に接続さ
れ、ゲート端子は４個ずつのＡＳＷ用ＴＦＴの共通の配
線により走査回路の出力に接続されている。また、ソー
ス端子はそれぞれ異なるデータ線に接続されている。ゲ
ートドライバ回路は、走査回路とＡＮＤゲートアレイと
で構成され、個々のＡＮＤゲートの入力端子は、走査回
路の出力端子と、共通のＥＮＢ配線に接続されており、
その出力端子はゲート線に接続されている。
【００４３】（２）動作の説明
上述の第２の実施形態で示した構成によるパネル駆動回
路の動作は、実施形態１で説明した動作とほぼ同じであ
り、並列展開回路１８により、液晶表示装置の映像信号
配線の数だけ並列展開されることが異なる（ここでは、
４つの映像信号に展開する）。つまり、このパネル駆動
回路は信号源からの１行分の映像信号をいったんメモリ
に蓄え、信号源の映像信号周波数の２倍以上の周波数で
読み出すことで、１水平期間の半分以下の期間で１行分
の映像信号を液晶表示装置に書き込み、残りの期間にプ
リチャージ電圧を液晶表示装置に書き込むという動作を
行っており、特に液晶表示装置への映像信号の書き込
み、プリチャージ電圧の書き込みを、液晶表示装置の映
像信号配線数だけ並列化して行い得ることが特徴とな
る。
路の動作は、実施形態１で説明した動作とほぼ同じであ
り、並列展開回路１８により、液晶表示装置の映像信号
配線の数だけ並列展開されることが異なる（ここでは、
４つの映像信号に展開する）。つまり、このパネル駆動
回路は信号源からの１行分の映像信号をいったんメモリ
に蓄え、信号源の映像信号周波数の２倍以上の周波数で
読み出すことで、１水平期間の半分以下の期間で１行分
の映像信号を液晶表示装置に書き込み、残りの期間にプ
リチャージ電圧を液晶表示装置に書き込むという動作を
行っており、特に液晶表示装置への映像信号の書き込
み、プリチャージ電圧の書き込みを、液晶表示装置の映
像信号配線数だけ並列化して行い得ることが特徴とな
る。
【００４４】図６に示した液晶表示装置の動作も、第１
の実施形態で説明した動作とほぼ同じである。異なるの
は映像信号配線の数が複数有り、ＡＳＷもその数だけ同
時に走査回路により駆動され、映像信号のサンプリング
が並列に行われるわけである。またこれに伴い、液晶表
示装置の制御クロックＤＣＬＫの周波数が、パネル駆動
回路のメモリ読み出しクロック周波数を映像信号配線の
数で割った値となり、ＤＳＴの幅もそれに応じて長くな
っている。
の実施形態で説明した動作とほぼ同じである。異なるの
は映像信号配線の数が複数有り、ＡＳＷもその数だけ同
時に走査回路により駆動され、映像信号のサンプリング
が並列に行われるわけである。またこれに伴い、液晶表
示装置の制御クロックＤＣＬＫの周波数が、パネル駆動
回路のメモリ読み出しクロック周波数を映像信号配線の
数で割った値となり、ＤＳＴの幅もそれに応じて長くな
っている。
【００４５】（本実施形態の効果）上述した駆動方法を
用いることで、第１の実施形態による効果と同様の効果
が得られる他に、映像信号のデータ線へのサンプリング
を並列化することで、液晶表示装置に印加する、映像信
号の周波数を低下させることができる。これは、データ
ドライバ回路の走査回路の駆動周波数を低下させること
であり、走査回路の設計を容易にすることができる。
用いることで、第１の実施形態による効果と同様の効果
が得られる他に、映像信号のデータ線へのサンプリング
を並列化することで、液晶表示装置に印加する、映像信
号の周波数を低下させることができる。これは、データ
ドライバ回路の走査回路の駆動周波数を低下させること
であり、走査回路の設計を容易にすることができる。
【００４６】また、各データ線の数と同数以上のアナロ
グスイッチ（ＡＳＷ）用ＴＦＴと、スイッチＴＦＴとの
数を、映像信号配線の数で割った数以上の出力端子を有
する走査回路とで構成しているので、ＡＳＷが映像信号
またはプリチャージ電圧をサンプリングする期間を長く
取ることが可能となり、ＡＳＷに要求される性能を低く
抑えることが可能となる。
グスイッチ（ＡＳＷ）用ＴＦＴと、スイッチＴＦＴとの
数を、映像信号配線の数で割った数以上の出力端子を有
する走査回路とで構成しているので、ＡＳＷが映像信号
またはプリチャージ電圧をサンプリングする期間を長く
取ることが可能となり、ＡＳＷに要求される性能を低く
抑えることが可能となる。
【００４７】
【発明の効果】本発明によれば、液晶表示パネルに必要
としていたプリチャージ回路を要せず小型化できる。ま
た、プリチャージ回路の不動作確認も必要とせず、製造
上の歩留まりにも貢献する。また、映像信号を１水平期
間の半分以下の時間で高速に書き込み、残りの期間でプ
リチャージ電圧をデータ線に１本ずつ書き込むため、プ
リチャージ電圧を確実に書き込むことが可能となる。さ
らに、データ線で映像信号が書き込まれてからプリチャ
ージ電圧が書き込まれるまでの時間が等しくなり、液晶
表示装置の画素表示位置により、プリチャージのバラツ
キもなくなり、表示画像の品質が向上する。
としていたプリチャージ回路を要せず小型化できる。ま
た、プリチャージ回路の不動作確認も必要とせず、製造
上の歩留まりにも貢献する。また、映像信号を１水平期
間の半分以下の時間で高速に書き込み、残りの期間でプ
リチャージ電圧をデータ線に１本ずつ書き込むため、プ
リチャージ電圧を確実に書き込むことが可能となる。さ
らに、データ線で映像信号が書き込まれてからプリチャ
ージ電圧が書き込まれるまでの時間が等しくなり、液晶
表示装置の画素表示位置により、プリチャージのバラツ
キもなくなり、表示画像の品質が向上する。
【図１】本発明の第１の実施形態による映像信号生成ブ
ロックを主としたブロック図である。
ロックを主としたブロック図である。
【図２】本発明の液晶表示装置の駆動方法を説明する回
路図である。
路図である。
【図３】本発明の第１の実施形態による映像信号生成ブ
ロックの動作を説明するタイミングチャートである。
ロックの動作を説明するタイミングチャートである。
【図４】本発明の液晶表示装置の駆動方法を説明するタ
イミングチャートである。
イミングチャートである。
【図５】本発明の第２の実施形態による映像信号生成ブ
ロックを主としたブロック図である。
ロックを主としたブロック図である。
【図６】本発明の液晶表示装置の駆動方法を説明する回
路図である。
路図である。
【図７】従来例の液晶表示装置の駆動方法を説明する回
路図である。
路図である。
【図８】従来例の液晶表示装置の駆動方法を説明するタ
イミングチャートである。
イミングチャートである。
１１ カラー画像信号源
１２ Ａ／Ｄ変換器
１３ メモリ
１４ Ｖ−Ｔ補正回路
１５ 極性反転回路
１６ Ｄ／Ａ変換器
１７ 出力選択回路
１８ 並列展開回路
２０ 映像信号生成ブロック
３０ タイミング制御ブロック
４０ パネル制御パルス生成ブロック
５０ 液晶表示装置
Claims (6)
- 【請求項１】 画素マトリクスのデータ線を駆動するデ
ータドライバ回路を有するアクティブマトリクス型液晶
表示装置の駆動回路において、前記データドライバ回路は、映像信号をサンプリングす
るアナログスイッチと、このアナログスイッチを順次オ
ン−オフさせる走査回路とを有し、 前記駆動回路は、液晶表示装置に印加する前記映像信号
を生成する 映像信号生成ブロックと、装置内各部にタイ
ミング信号を供給するタイミング制御ブロックと、前記
液晶表示装置の走査用制御パルス等を供給するパネル制
御パルス生成ブロックとを有し、前記映像信号生成ブロックが 、Ｒ，Ｇ，Ｂ各色の液晶表
示装置毎に、表示用画像信号の信号源からのアナログ信
号をデジタル信号に変換するＡＤＣ回路と、前記液晶表
示装置の１行分の信号を保持できる容量を有する２つの
メモリと、前記液晶表示装置の入力電圧に対する透過光
強度の非線形性を補正するＶ−Ｔ補正回路と、前記液晶
表示装置の液晶をＡＣ駆動するための極性反転回路と、
前記極性反転回路が出力するデジタル信号をアナログ信
号に変換するＤＡＣ回路と、任意のプリチャージ電圧を
生成する電源回路と、前記液晶表示装置に印加する出力
を切り替えて前記液晶表示装置に出力する出力選択回路
とを順次接続して構成され、 前記出力選択回路は、前記画像信号の水平期間の半分の
期間で前記ＤＡＣ回路のアナログ信号を出力し、後の半
分で前記液晶表示装置にプリチャージ電圧を出力し、 前記データドライバ回路が前記アナログ信号をサンプリ
ングする周波数と、前記データドライバ回路が前記プリ
チャージ電圧をサンプリングする周波数とが等しい こと
を特徴とする液晶表示装置の駆動回路。 - 【請求項２】 請求項１に記載の液晶表示装置の駆動回
路において、 前記２つのメモリは、倍速度で相互に読み出し・休止、
書き込み・休止を繰り返し、一方が読み出し中に他方は
書き込み、 前記出力選択回路は、前記メモリから読み込んだ映像信
号を出力した後プリチャージ期間に入ることを特徴とす
る液晶表示装置の駆動回路。 - 【請求項３】 請求項１に記載の液晶表示装置の駆動回
路において、 前記信号源からの１行分の映像信号をいったん前記メモ
リに蓄え、前記メモリから前記信号源の映像信号周波数
の２倍以上の周波数で読み出すことで、１水平期間の半
分以下の期間で１行分の映像信号を前記液晶表示装置に
書き込み、残りの期間にプリチャージ電圧を前記液晶表
示装置に書き込むという動作を行うことを特徴とする液
晶表示装置の駆動回路。 - 【請求項４】 画素マトリクスのデータ線を駆動するデ
ータドライバ回路を有するアクティブマトリクス型液晶
表示装置の駆動回路において、前記データドライバ回路は、映像信号をサンプリングす
るアナログスイッチと、このアナログスイッチをオン−
オフさせる走査回路とを有し、 前記アナログスイッチは、任意の自然数ｎ個ずつのブロ
ックに分割されており、前記アナログスイッチを前記ブ
ロック単位で、オン−オフさせることで前記映像信号を
サンプリングする構成を有しており、 前記駆動回路は、液晶表示装置に印加する前記映像信号
を生成する 映像信号生成ブロックと、装置内各部にタイ
ミング信号を供給するタイミング制御ブロックと、前記
液晶表示装置の走査用制御パルス等を供給するパネル制
御パルス生成ブロックとを有し、前記映像信号生成ブロックが 、Ｒ，Ｇ，Ｂ各色の液晶表
示装置毎に、表示用画像信号の信号源からのアナログ信
号をデジタル信号に変換するＡＤＣ回路と、前記液晶表
示装置の１行分の信号を保持できる容量を有する２つの
メモリと、前記液晶表示装置の入力電圧に対する透過光
強度の非線形性を補正するＶ−Ｔ補正回路と、前記液晶
表示装置の液晶をＡＣ駆動するための極性反転回路と、
前記極性反転回路の出力を、前記データドライバ回路の
１ブロック内の前記アナログスイッチの数ｎに並列化す
る並列化回路と、前記並列化回路が出力するデジタル信
号をアナログ信号に変換するＤＡＣ回路と、任意のプリ
チャージ電圧を生成する電源回路と、前記液晶表示装置
に印加する出力を切り替えて前記液晶表示装置に出力す
る出力選択回路とを順次接続して構成され、 前記出力選択回路は、前記画像信号の水平期間の半分の
期間で前記ＤＡＣ回路のアナログ信号を出力し、後の半
分で前記液晶表示装置にプリチャージ電圧を出 力し、 前記データドライバ回路が前記アナログ信号をサンプリ
ングする周波数と、前記データドライバ回路が前記プリ
チャージ電圧をサンプリングする周波数とが等しい こと
を特徴とする液晶表示装置の駆動回路。 - 【請求項５】 請求項４に記載の液晶表示装置の駆動回
路において、 前記２つのメモリは、倍速度で相互に読み出し・休止、
書き込み・休止を繰り返し、一方が読み出し中に他方は
書き込み、 前記出力選択回路は、前記メモリから読み込んだ映像信
号を出力した後プリチャージ期間に入ることを特徴とす
る液晶表示装置の駆動回路。 - 【請求項６】 請求項４に記載の液晶表示装置の駆動回
路における駆動方法において、 前記信号源からの１行分の映像信号をいったん前記メモ
リに蓄え、前記信号源の映像信号の信号周波数の２倍以
上の周波数で読み出すことで、１水平期間の半分以下の
期間で１行分の映像信号を前記液晶表示装置に書き込
み、残りの期間にプリチャージ電圧を前記液晶表示装置
に書き込むという動作を行い、さらに前記液晶表示装置
への映像信号の書き込み、前記プリチャージ電圧の書き
込みを前記液晶表示装置の映像信号の配線数だけ並列化
して行うことを特徴とする液晶表示装置の駆動回路にお
ける駆動方法。
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| JP32138999A JP3367099B2 (ja) | 1999-11-11 | 1999-11-11 | 液晶表示装置の駆動回路とその駆動方法 |
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|---|---|---|---|
| JP32138999A JP3367099B2 (ja) | 1999-11-11 | 1999-11-11 | 液晶表示装置の駆動回路とその駆動方法 |
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| AU2002343544A1 (en) * | 2001-10-19 | 2003-04-28 | Clare Micronix Integrated Systems, Inc. | Method and clamping apparatus for securing a minimum reference voltage in a video display boost regulator |
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| KR20060067290A (ko) * | 2004-12-14 | 2006-06-20 | 삼성전자주식회사 | 표시 장치 및 그 구동 방법 |
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| US5153568A (en) * | 1988-07-21 | 1992-10-06 | Proxima Corporation | Liquid crystal display panel system and method of using same |
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| JP3451717B2 (ja) * | 1994-04-22 | 2003-09-29 | ソニー株式会社 | アクティブマトリクス表示装置及びその駆動方法 |
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| JP3562240B2 (ja) * | 1997-07-18 | 2004-09-08 | セイコーエプソン株式会社 | 表示装置の駆動方法及び駆動回路、これを用いた表示装置および電子機器 |
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- 1999-11-11 JP JP32138999A patent/JP3367099B2/ja not_active Expired - Fee Related
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2000
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