WO2015040971A1 - 画像表示装置 - Google Patents

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WO2015040971A1
WO2015040971A1 PCT/JP2014/070724 JP2014070724W WO2015040971A1 WO 2015040971 A1 WO2015040971 A1 WO 2015040971A1 JP 2014070724 W JP2014070724 W JP 2014070724W WO 2015040971 A1 WO2015040971 A1 WO 2015040971A1
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ramp signal
value
signal
analog switches
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PCT/JP2014/070724
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Inventor
内山　裕治
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株式会社Ｊｖｃケンウッド
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Definitions

  • the present disclosure relates to an image display apparatus that displays an image by driving a display element with an analog voltage obtained by digital-analog conversion (hereinafter referred to as DA conversion) of a digital video signal using a ramp signal or the like.
  • DA conversion digital-analog conversion
  • liquid crystal display devices using liquid crystals as image display devices have made remarkable progress.
  • Liquid crystal display devices are widely used in video camera viewfinders, liquid crystal display panels, automobile televisions, navigation system display panels, notebook computer displays, and the like.
  • the liquid crystal display device is a device that originally displays an analog video signal.
  • the driving circuit of a high-definition and high-quality liquid crystal display device is very large, requires a large number of chips, and requires a highly accurate circuit.
  • the cost limitation of the display panel is one of the major factors that determine the display image quality.
  • the counter counts with a clock of a predetermined frequency, and outputs a counter value that sequentially changes from the minimum value to the maximum value within one horizontal scanning period.
  • the comparator compares the digital data of each pixel of the video signal displayed within one horizontal scanning period with the counter value of the counter in units of pixels and outputs a coincidence pulse.
  • the analog switch provided corresponding to the comparator is continuously turned off by the coincidence pulse after the coincidence pulse is output.
  • the level of the ramp signal immediately before the analog switch is turned off is sampled and held and supplied to the pixel.
  • the video signal of digital data is converted into an analog video signal.
  • the liquid crystal display device described in Patent Document 1 is a system that samples and holds a predetermined voltage according to digital data based on a reference ramp signal.
  • the liquid crystal display device described in Patent Document 1 has an advantage that high image quality can be realized without increasing the circuit scale.
  • FIG. 15A and FIG. 15B show examples of the original image and a display image in which gradation degradation has occurred.
  • the original image shown in FIG. 15A includes a box (image 2a) of 50% gray gradation on the image 1a which is a black background, and a box (image 3a) which has the same gradation as the image 2a and is long in the horizontal direction. Is an arranged image.
  • images 2a and 3a having 50% gray gradation are expressed in white.
  • FIG. 15B When this original image is displayed on the liquid crystal display device, an image as shown in FIG. 15B is displayed.
  • the display image shown in FIG. 15B has a gray gradation box (image 2b) on the image 1b which is a black background, and the brightness is slightly longer in the horizontal direction, although it is originally the same gradation as the image 2b.
  • This is an image in which a box (image 3b) is arranged.
  • the display image is as shown in FIG. 15B because the horizontal width of the gray gradation is wider in the image 3b than in the image 2b, so that the number of analog switches that are simultaneously turned off in one horizontal scanning period is small. Because.
  • FIG. 16 shows an equivalent circuit diagram of an example of a main part of the liquid crystal display device described in Patent Document 1.
  • an output equivalent circuit 161 of the analog signal generating circuit for conversion shows a buffer inside the DA converter that converts the ramp signal data of digital data into a ramp signal of analog signal and its output impedance Z 0 .
  • N analog switches are connected in parallel to the output side of the conversion analog signal generation circuit.
  • n analog switches correspond to the number of pixels in the horizontal direction of the screen, and are all turned on at the beginning of each horizontal scanning period.
  • Each pixel value of the digital video signal is compared with the counter values of n counters (not shown) that count up from the minimum value to the maximum value within one horizontal scanning period.
  • the counter outputs a coincidence pulse when the two coincide.
  • the analog switch at the pixel position corresponding to the counter having the coincidence counter value is turned off for the period until the start of the next horizontal scanning period.
  • the analog switch samples a ramp signal having a level starting at the minimum gradation value at the beginning of one horizontal scanning period and reaching the maximum gradation value immediately before the end of one horizontal scanning period when the sampled signal is off. Output to the corresponding pixel circuit.
  • the equivalent circuit 162 of each analog switch is represented by a series circuit of one analog switch and an input impedance Z 1 .
  • V 0 is an output voltage of a buffer in a DA converter that generates an analog ramp signal from digital ramp signal data
  • V 1 is an analog output from the DA converter and commonly supplied to n analog switches. Is the input voltage of the ramp signal.
  • V 1 (s) [Z 1 / ⁇ (ns) Z 0 + Z 1 ⁇ ] V 0 (1)
  • the input voltage V 1 of the analog switch is 0 volts.
  • the horizontal width of the image 2b of 50% gray gradation shown in FIG. 15B is 64 pixels, and the horizontal width of the image 3b of 50% gray gradation is 128 pixels. .
  • the number of analog switches s that are turned off may be referred to as analog switch-off number s.
  • the input voltage V 1 (192) of the analog switch when the image 2b is displayed is 0.305
  • the input voltage V 1 (128) of the analog switch when the image 3b is displayed is 0.219. It is.
  • the image 2b and the image 3b that should be displayed in the same gradation are different in the number of analog switches s that are simultaneously turned off because the horizontal widths of the gray gradation images in the horizontal direction are different from each other. As described above, a gradation difference occurs.
  • any display of images 2b and 3b also, the input voltages V 1 should be 0.5 (50%), it can be seen that the low gray scale display.
  • the buffer load fluctuates in accordance with the analog switch-off number s in one line display period (one horizontal scanning period), and gradation deterioration occurs.
  • FIG. 17 is a graph showing changes in the input voltage V 1 (s) with respect to the analog switch-off number s.
  • the image display device described in Patent Document 2 is configured as follows.
  • the number of dummy pixels corresponding to one pixel column of the pixel portion is provided.
  • the charging current of the parasitic capacitance of the signal line by the ramp signal supplied through the ramp signal line flows through one signal line to which the dummy pixel is connected.
  • the image display device includes at least one current detection unit that detects a charging current, and a wiring having one end connected to each connection point between a plurality of analog switches (video switches) and a lamp signal line.
  • the image display device includes a plurality of dummy loads that flow charging current detected by the current detection unit in the wiring.
  • An object of the embodiment is to provide an image display device capable of suppressing gradation deterioration (waveform interference) without providing dummy pixels and capable of high-quality display with excellent gradation.
  • a pixel portion composed of a plurality of pixels respectively arranged at intersections where a plurality of data lines and a plurality of gate lines intersect, and a pixel selection signal is sequentially applied to the plurality of gate lines.
  • a vertical driving unit that sequentially selects each pixel of the pixel unit in units of one line; a plurality of analog switches respectively connected to the plurality of data lines in a one-to-one correspondence;
  • a holding unit that holds image data of each pixel for one line in the digital video signal for display, and each horizontal scan starting from one of a black level and a white level at the first time of each horizontal scan period
  • An analog switch having a slope whose level changes over time, such that the other level is reached immediately before the end of the period, and the slope is turned off among the plurality of analog switches.
  • a ramp signal that is variably controlled in accordance with the number of channels and is a ramp wave indicating a non-linear gradient, and supplies the ramp signal to the plurality of analog switches in common, and an image of each pixel for the one line
  • a conversion analog signal generation unit that supplies data to the holding unit in synchronization with the ramp signal, and for each horizontal scanning period, the plurality of analog switches are simultaneously turned on at the start of a horizontal scanning period to control the plurality of analog switches.
  • the ramp signal is supplied to the plurality of data lines via an analog switch, and the image data of each pixel for one line held by the holding unit, the minimum gradation value and the maximum within one horizontal scanning period And the first counter value that sequentially changes from one to the other is compared in units of pixels, and when the comparison result indicates a match, the match among the plurality of analog switches is indicated. Only the analog switch provided corresponding to the pixel is controlled off until the start of the next horizontal scanning period, and the pixel is connected to the pixel via the data line connected to the analog switch controlled to be off.
  • a control unit that samples and holds the potential of the ramp signal immediately before being turned off and displays an image, and the conversion analog signal generation unit performs image data of each pixel of the one line for each horizontal scanning period.
  • a histogram value output unit for detecting the histogram value of the gradation value of the image and outputting the histogram value data; and cumulatively adding the histogram value data to indicate the number of analog switches turned off among the plurality of analog switches
  • the lamp signal is generated by a cumulative adder for calculating a cumulative added value and a load variation caused by the magnitude of the number of analog switches that are turned off.
  • a ramp signal data generator for generating ramp signal data indicating a non-linear slope whose degree of slope is variably controlled in accordance with the cumulative added value so as to suppress voltage fluctuation of the signal, and the ramp signal data as an analog signal
  • the DA signal is converted to the ramp signal and supplied to the plurality of analog switches, and the image data of each pixel in the one line is delayed in synchronization with the ramp signal output from the DA converter.
  • a delay unit for supplying to the holding unit.
  • gradation deterioration waveform interference
  • high-quality display with excellent gradation can be achieved.
  • FIG. 1A is a block diagram illustrating an image display apparatus according to an embodiment.
  • FIG. 1B is a configuration diagram of an example of a pixel.
  • FIG. 2 is a timing chart for explaining a schematic operation of the image display apparatus according to the embodiment.
  • FIG. 3 is a block diagram showing a specific configuration example of the conversion analog signal generation unit in FIG. 1A.
  • FIG. 4 is a timing chart for explaining the schematic operation of the conversion analog signal generation unit shown in FIG.
  • FIG. 5 is a timing chart for explaining operations of the histogram memory and the cumulative adder in FIG.
  • FIG. 6 is a diagram showing the gradation, the histogram value, and the cumulative addition value of the input image data in the image data input period of odd lines.
  • FIG. 1A is a block diagram illustrating an image display apparatus according to an embodiment.
  • FIG. 1B is a configuration diagram of an example of a pixel.
  • FIG. 2 is a timing chart for explaining a schematic operation of the image display apparatus according to
  • FIG. 7 is a diagram illustrating an example of the relationship between the load fluctuation rate and the analog switch-off number.
  • FIG. 8 is a diagram illustrating an example of the relationship between the load variation correction data and the analog switch-off number.
  • FIG. 9 is a diagram illustrating an example of a display image of the image display device according to the embodiment.
  • FIG. 10A is a diagram showing a load variation rate of the image 1C in the display image shown in FIG.
  • FIG. 10B is a diagram showing a load variation rate of the image 2C in the display image shown in FIG.
  • FIG. 10C is a diagram showing a load variation rate of the image 3C in the display image shown in FIG.
  • FIG. 11A is a diagram showing ramp signal data when the image 1C in the display image shown in FIG. 9 is displayed.
  • FIG. 10A is a diagram showing a load variation rate of the image 1C in the display image shown in FIG.
  • FIG. 10B is a diagram showing a load variation rate of the image 2C
  • FIG. 11B is a diagram showing ramp signal data when the image 2C in the display image shown in FIG. 9 is displayed.
  • FIG. 11C is a diagram showing ramp signal data when the image 3C in the display image shown in FIG. 9 is displayed.
  • FIG. 12 is a block diagram showing a first configuration example of the ramp signal data generation unit in FIG.
  • FIG. 13 is a block diagram illustrating a second configuration example of the ramp signal data generation unit in FIG.
  • FIG. 14 is a block diagram showing a third configuration example of the ramp signal data generation unit in FIG.
  • FIG. 15A is a diagram illustrating an example of an original image displayed on a conventional image display device.
  • FIG. 15B is a diagram showing a display image obtained by displaying the original image shown in FIG. 15A on a conventional image display device.
  • FIG. 15B is a diagram showing a display image obtained by displaying the original image shown in FIG. 15A on a conventional image display device.
  • FIG. 16 is a diagram illustrating an example of an equivalent circuit of the output unit of the conversion analog signal generation circuit and the analog switch.
  • FIG. 17 is a diagram illustrating an example of the relationship between the analog switch-off number and the analog switch input voltage pair in a conventional image display apparatus.
  • FIG. 1A is a block diagram illustrating an image display device according to an embodiment
  • FIG. 1B is a configuration diagram illustrating an example of a pixel.
  • the image display device 100 is a liquid crystal display device used for a reflective liquid crystal projector or the like.
  • the image display apparatus 100 includes a conversion analog signal generation unit 101, a drive pulse generation unit 102, a shift register circuit 103, a one-line latch circuit 104, a gradation counter 105, comparators 106 1 to 106 n , analog switches 107 1 to 107 n.
  • the conversion analog signal generation unit 101 receives a digital video signal ID to be displayed, a vertical synchronization signal VD, a horizontal synchronization signal HD, and a clock CLK.
  • the conversion analog signal generation unit 101 performs predetermined processing to be described later, and generates a display digital video signal SVD and a ramp signal VREF synchronized with each other.
  • the display digital video signal SVD is supplied to the shift register circuit 103, and the ramp signal VREF is supplied to the input terminals of the analog switches 107 1 to 107 n via the ramp signal line Ls.
  • the ramp signal VREF is a ramp wave whose level gradually changes in one horizontal scanning period so that it starts from one of the black level and white level and reaches the other level immediately before the end of one horizontal scanning period. is there.
  • the vertical sync signal VD, the horizontal sync signal HD, and the clock CLK are input to the drive pulse generator 102.
  • the drive pulse generator 102 generates a drive signal synchronized with the display digital video signal SVD and the ramp signal VREF and supplies the drive signal to the vertical drive circuit 109.
  • the shift register circuit 103 sequentially shifts the supplied display digital video signal SVD in units of pixels.
  • the one-line latch circuit 104 temporarily holds digital video signals (hereinafter also referred to as pixel data) output in parallel from the shift register circuit 103 in units of one line.
  • the shift register circuit 103 and the one-line latch circuit 104 constitute a holding unit that holds image data of each pixel for one line in the display digital video signal SVD.
  • the gradation counter 105 counts a clock CK having a predetermined frequency synchronized with the synchronization signal of the digital video signal ID, makes a round in one line cycle, and changes from the minimum value to the maximum value of the display gradation QD ( (Reference gradation data) is output.
  • the n comparators 106 1 to 106 n are provided corresponding to each of n pixels in the horizontal direction of the pixel unit 108, and the counter value QD of the gradation counter 105 and 1 from the 1-line latch circuit 104 are provided. The n pixel data of the line is compared, and when both coincide, a coincidence pulse is output.
  • the analog switches 107 1 to 107 n are provided corresponding to the comparators 106 1 to 106 n and the n pixels in the horizontal direction of the pixel unit 108, respectively.
  • the analog switches 107 1 to 107 n are simultaneously turned on at the start of the horizontal scanning period for each horizontal scanning period, and the ramp signal VREF is provided correspondingly via the data lines D 1 to D n . This is supplied to m pixels in the vertical direction of the pixel portion 108.
  • the pixel unit 108 is composed of pixels arranged in a two-dimensional matrix having n pixels in the horizontal direction of the screen and m pixels in the vertical direction of the screen (that is, m rows and n columns).
  • the pixel unit 108 is separately connected to n data lines D 1 to D n in units of m pixels in the same vertical direction, and m gate lines in units of n pixels in the same horizontal direction. Separately connected to G 1 to G m .
  • the pixel unit 108 is composed of n ⁇ m pixels provided at each intersection where the n data lines D 1 to D n and the m gate lines G 1 to G m intersect.
  • the pixel 110 having the configuration shown in FIG. 1B can be used.
  • the pixel 110 includes a pixel selection transistor Q, a signal holding capacitor Cs, and a liquid crystal element 111 provided at an intersection where the data line D and the gate line G intersect.
  • the data line D is any one of the data lines D 1 to D n in FIG. 1A
  • the gate line G is any one of the gate lines G 1 to G m in FIG. 1A. is there.
  • the pixel selection transistor Q has a gate connected to the gate line G, a drain connected to the data line D, and a source connected to the non-ground side terminal of the signal holding capacitor Cs and the pixel drive electrode PE of the liquid crystal element 111. .
  • the pixel 110 is selected by turning on the pixel selection transistor Q by a pixel selection signal (gate signal) input via the gate line G.
  • a ramp signal is input to the pixel 110 via a data line D connected to one analog switch provided correspondingly among the analog switches 107 1 to 107 n .
  • the pixel 110 writes and holds the ramp signal sampled when the analog switch is turned off (that is, the analog video signal obtained by DA conversion) in the signal holding capacitor Cs via the pixel selection transistor Q, and then the liquid crystal element 111.
  • the pixel drive electrode PE is configured to be applied.
  • a liquid crystal element 111 as an example of a display element has a structure in which a liquid crystal layer LCM is sandwiched between a pixel driving electrode PE arranged opposite to each other and a common electrode (transparent electrode) CE to which a common voltage Vcom is applied.
  • the liquid crystal element 111 controls the light transmittance of the liquid crystal layer LCM by driving the pixel driving electrode PE with a voltage corresponding to the analog video signal voltage (here, the sampled lamp signal voltage), and displays an image.
  • the analog video signal voltage here, the sampled lamp signal voltage
  • the vertical drive circuit 109 constitutes a vertical drive unit and receives a drive signal.
  • the vertical drive circuit 109 sequentially supplies pixel selection signals to the m gate lines G 1 to G m one by one in units of one horizontal scanning period (1H) synchronized with the horizontal synchronization signal HD.
  • the selection of n pixels in the same horizontal direction at the same time is repeated. Thereby, the vertical drive circuit 109 selects all pixels in one frame period.
  • the conversion analog signal generator 101 synchronizes with the horizontal synchronization signal HD shown in FIG. 2A, and digital video for display in which a plurality of bits of pixel data shown in FIG. 2B are synthesized in time series.
  • a signal SVD and a ramp signal VREF having a period of one horizontal scanning period shown in (i) of FIG. 2 are generated.
  • the shift register circuit 103 shifts the input display digital video signal SVD based on the shift clock SCLK shown in FIG.
  • the one-line latch circuit 104 receives n pixel data for one line output in parallel from the shift register circuit 103 when the shift register circuit 103 finishes developing the display digital video signal SVD for one line. , Temporarily hold as schematically shown in FIG.
  • the 1-line latch circuit 104 holds the pixel data and then supplies it to the first data input terminals of the comparators 106 1 to 106 n .
  • the gradation counter 105 counts the clock CK shown in (e) of FIG. 2 and, as shown in (f) of FIG. 2, a plurality of gradation values sequentially from the minimum value to the maximum value within the horizontal scanning period.
  • the count value QD that changes to is output every horizontal scanning period.
  • the gradation counter 105 supplies the count value QD to the second data input terminals of the comparators 106 1 to 106 n in common.
  • the comparators 106 1 to 106 n independently compare the pixel data supplied to the first data input terminal in pixel units and the count value QD supplied in common to the second data input terminal. A coincidence pulse is output when they match.
  • the comparators 106 1 to 106 n supply the coincidence pulse to the corresponding analog switches among the analog switches 107 1 to 107 n to turn them off.
  • the gradation counter 105 and the comparators 106 1 to 106 n constitute an analog switch control unit.
  • the analog switches 107 1 to 107 n receive the switch start pulse shown in FIG. 2G and are turned on simultaneously at the start of each horizontal scanning period. Note that the switch start pulse, the clock CK, the shift clock SCLK, and the ramp signal VREF are all synchronized with the horizontal synchronization signal HD.
  • analog switches 107 1 to 107 n are turned off by the coincidence pulse output from the corresponding comparator provided among the comparators 106 1 to 106 n .
  • FIG. 2H shows the opening / closing timing of one analog switch among the analog switches 107 1 to 107 n , where the high level schematically shows the on period and the low level schematically shows the off period.
  • (h) in FIG. 2 indicates that the analog switch has been turned off in response to the coincidence pulse at the time of changing from the high level to the low level.
  • the gradation value of one pixel corresponding to the pixel column in which the analog switch is provided has a count value QD of j in one line. Is turned off when the count value QD is k in the next one line.
  • the off state is continued until the start of the next horizontal scanning period. Therefore, the data line is indicated by a white circle in FIG. 2 (i) immediately before the analog switch is turned off.
  • the potential of the signal VREF is sampled and held.
  • the sampled and held potential is selected by the gate lines G 1 to G m among the m pixels arranged in the vertical direction in the pixel portion 108 connected via the data line. It is held in the signal holding capacitor Cs of the pixel.
  • the voltage of the ramp signal VREF held at this time corresponds to the pixel value (gradation level) of the digital video signal of the pixel. That is, the input pixel data of the display digital video signal SVD is converted into an analog video signal and stored in the signal holding capacitor Cs of the pixel.
  • the voltage of the ramp signal VREF at the time immediately before the analog switches 107 1 to 107 n are turned off is held in each pixel by the signal holding capacitor Cs of each pixel until the next frame.
  • the liquid crystal element of the pixel is driven.
  • the timing at which the analog switches 107 1 to 107 n are turned off that is, the timing at which the voltage of the ramp signal is sampled and held varies depending on the picture of the video signal to be displayed at that time, and may be all simultaneously. May be different from each other.
  • the order of turning off is not fixed. If the ramp signal VREF whose level gradually changes from the black level (corresponding to zero light transmittance of the liquid crystal layer) to the white level (corresponding to light transmittance of 100% of the liquid crystal layer) is input, the black side level is changed.
  • the analog switches connected to the pixels to be displayed are turned off in order. The turn-off order varies depending on the pattern.
  • the image display device 100 has a feature that the linearity is good by the operation of the DA conversion method using the ramp signal.
  • the image display apparatus 100 does not provide dummy pixels in the pixel, and gradation deterioration due to voltage fluctuation of the ramp signal caused by fluctuation in the load of the ramp signal data generation unit that dynamically varies in units of each line of the display digital video signal.
  • a conversion analog signal generation unit 101 is provided.
  • FIG. 3 is a block diagram showing a specific configuration example of the conversion analog signal generation unit 101
  • FIG. 4 shows a schematic timing chart for explaining the operation in FIG. Note that (a) to (d) and (e) to (r) in FIG. 4 are illustrated by changing the time axis for convenience.
  • a digital video signal ID to be displayed, a vertical synchronization signal VD, a horizontal synchronization signal HD, and a clock CLK are input to the conversion analog signal generation unit 101.
  • the conversion analog signal generation unit 101 includes an odd line ramp signal data generation unit 201A, an even line ramp signal data generation unit 201B, a 1-bit line counter 202, an address counter 203, a NOT circuit 204, an image data selector 211, and a histogram value selector 212.
  • the conversion analog signal generation unit 101 generates and outputs a display digital video signal SVD and a ramp signal VREF.
  • the odd line ramp signal data generation unit 201A includes an odd one line data memory 205a (hereinafter, data memory 205a), an odd line histogram memory 206a (hereinafter, histogram memory 206a), an AND circuit 207a, an adder 208a, a switch 209a, an odd line. It has a cumulative adder 210a.
  • the histogram memory 206a is a histogram value output unit that detects the histogram value of the gradation value of the image data of each pixel of one odd-numbered line and outputs the histogram value data for each horizontal scanning period.
  • the even line ramp signal data generation unit 201B has the same configuration as the odd line ramp signal data generation unit 201A.
  • the even line ramp signal data generation unit 201B includes an even 1 line data memory 205b (hereinafter, data memory 205b), an even line histogram memory 206b (hereinafter, histogram memory 206b), an AND circuit 207b, an adder 208b, a switch 209b, an even line. It has a cumulative adder 210b.
  • the histogram memory 206b is a histogram value output unit that detects the histogram value of the gradation value of the image data of each pixel of one even line for each horizontal scanning period and outputs the histogram value data.
  • the data memories 205a and 205b and the histogram memories 206a and 206b are dual port memories that can execute writing and reading independently.
  • the reason for dividing the processing into odd lines and even lines is that a period of one line is necessary to generate a histogram, and the histogram is not fixed during this period.
  • the histogram value is generated by the process on one side of the odd line side process and the even line side process
  • the histogram value is read by the process on the other side, and this is alternately switched for each line. Because.
  • the data memories 205a and 205b are used to synchronize the timing with a time delay of one line generated by the histogram generation.
  • the 1-bit line counter 202 is supplied with a vertical synchronization signal VD shown in FIG. 4B and a horizontal synchronization signal HD shown in FIGS. 4C and 4G.
  • the 1-bit line counter 202 determines whether the image data ID of the input digital video signal shown in FIGS. 4A and 4E is odd line image data ID (1), ID (3),.
  • a determination signal LINE indicating whether the image data is ID (2), ID (4),... Is generated.
  • the determination signal LINE is, for example, “1” when the image data is an odd line and “0” when the image data is an even line.
  • the 1-bit line counter 202 supplies the determination signal LINE as a write enable signal to each write enable terminal WE of the data memory 205a and the histogram memory 206a.
  • the NOT circuit 204 inverts the polarity of the determination signal LINE and supplies the inverted signal to the write enable terminals WE of the data memory 205b and the histogram memory 206b.
  • the AND circuit 207a performs an AND operation on the determination signal LINE and the horizontal synchronization signal HD, and supplies the result as a clear signal to each of the clear terminals CLR of the histogram memory 206a and the odd line accumulator 210a.
  • the AND circuit 207b performs an AND operation on the signal obtained by inverting the polarity of the determination signal LINE in the NOT circuit 204 and the horizontal synchronization signal HD, and outputs a clear signal to each clear terminal CLR of the histogram memory 206b and the even line cumulative adder 210b. Supply.
  • the address counter 203 generates a counter value AC schematically shown in (i) of FIG. 4 synchronized with the image data ID from the horizontal synchronization signal HD and the clock CLK shown in (f) of FIG.
  • the address counter 203 supplies the counter value AC to each write address terminal WADRS and read address terminal RADRS of the data memories 205a and 205b.
  • the data memories 205a and 205b write the image data ID inputted to the terminal WDATA when the write enable signal is “1”, and read the written image data from the terminal RDATA when the write enable signal is “0”. .
  • the data memories 205a and 205b are supplied with a write enable signal having opposite polarities, which is “1” for odd lines and “0” for even lines.
  • the data memory 205a writes the odd-numbered one-line image data, and reads out the odd-numbered one-line image data in the next even-numbered-one line input period as schematically shown in FIG.
  • the data memory 205b writes even-numbered one-line image data, and reads the even-numbered line image data in the next odd-numbered one-line input period, as schematically shown in FIG.
  • the image data selector 211 selects and outputs the odd-numbered one-line image data ID_ODD read from the data memory 205a supplied to the terminal A. To do.
  • the image data selector 211 selects and outputs the even-numbered one-line image data ID_EVEN read from the data memory 205b supplied to the terminal B when the determination signal LINE is “1”.
  • the image data selector 211 selects the even-numbered 1-line image data during the odd-numbered 1-line input period of the input-image data ID and the even-numbered 1-line input period as shown schematically in FIG. Select odd-numbered one-line image data.
  • the image data selector 211 supplies the selected image data to the shift register circuit 103 in FIG. 1A as a display digital video signal SVD.
  • the configuration including the data memories 205a and 205b and the image data selector 211 is a one-line delay circuit (delay unit), and has a function of selectively outputting odd lines and even lines.
  • a delay unit including the data memories 205a and 205b and the image data selector 211 delays image data of each pixel in one line in synchronization with the ramp signal VREF output from the DA conversion unit 214, and shifts the shift register circuit 103 and The data is supplied to a holding unit composed of a one-line latch circuit 104.
  • the histogram memory 206a writes a histogram for one line while the data memory 205a is writing image data of odd one line.
  • the histogram memory 206b writes a histogram for one line while the data memory 205b is writing image data of even one line.
  • Adders 208a and 208b add “1” to the read data output from the terminals RDATA of the histogram memories 206a and 206b, and supply the result to the terminal WDATA.
  • the input image data ID is supplied to the write address terminal WADRS, and the adders 208a and 208b add a value obtained by adding “1” to the read data from the histogram memories 206a and 206b.
  • a histogram value is generated by writing in 206b.
  • Read data from the histogram memories 206a and 206b is a value stored at an address corresponding to the gradation of the pixel of the input image data ID supplied to the write address terminal WADRS.
  • the read address terminals RADRS of the histogram memories 206a and 206b are supplied with read address signals having opposite logical values through the switches 209a and 209b, and a read operation is performed on each line where writing is not performed.
  • the odd line accumulator 210a is cleared by a signal of one horizontal scanning period (1H) period from the AND circuit 207a, and then sequentially read from the terminal RDATA of the histogram memory 206a within 1H ((k) in FIG. 4).
  • a plurality of histogram values HISTD_ODD of odd lines schematically shown in FIG.
  • the odd line cumulative adder 210a outputs the calculated cumulative addition value HISTADD_ODD as schematically shown in (m) of FIG.
  • the even line accumulator 210b is cleared by the 1H cycle signal from the AND circuit 207b and then sequentially read from the terminal RDATA of the histogram memory 206b within 1H, as shown schematically in FIG. 4 (o). Cumulatively add multiple histogram values HISTD_EVEN for the line.
  • the even line cumulative adder 210b outputs the calculated cumulative addition value HISTADD_EVEN as schematically shown in FIG.
  • the histogram value selector 212 is read from the odd line cumulative adder 210a supplied to the terminal A, as shown in FIG. Select and output the cumulative addition value HISTADD_ODD of the line.
  • the histogram value selector 212 uses the even line cumulative addition value HISTADD_EVEN shown in FIG. 4P read from the even line cumulative adder 210b supplied to the terminal B. Select and output.
  • the histogram value selector 212 receives the histogram value data HISTD indicating the histogram value of the same line as the one line of image data output from the image data selector 211, as schematically shown in FIG. Output.
  • a1, b1, c1, d1,... Indicated by HISTD (1) are the appearance frequencies (histogram values) of each gradation of the odd line image data ID (1).
  • A2, b2, c2, d2,... Indicated by HISTD (2) are the appearance frequencies (histogram values) of each gradation of the even line image data ID (2).
  • the input image data ID shown in (a) of FIG. 5 includes a vertical synchronization signal (vertical reset signal) VD, a horizontal synchronization signal (horizontal reset signal) HD shown in (c) of FIG. 5, and (b) of FIG. Is synchronized with the clock CLK shown in FIG.
  • (D) of FIG. 5 shows the determination signal LINE output from the 1-bit line counter 202 of FIG.
  • the determination signal LINE is “1” when the input image data ID is the image data ID (11) of the odd line, and “0” when the input data is the image data ID (12) of the even line.
  • the address counter 203 counts up from “0” to “7” one by one within the 1H period, and outputs the counter value AC.
  • the address counter 203 repeats counting up every 1H.
  • the number of image data (number of horizontal pixels) in the 1H period is “8”.
  • the histogram memory 206a In the image data input period of odd lines where the determination signal LINE is “1”, the histogram memory 206a generates a histogram of odd lines.
  • the determination signal LINE “1” is input as the write enable signal to the write enable terminal WE of the histogram memory 206a as shown in FIG.
  • the read address terminal RADRS of the histogram memory 206a is connected to the odd line shown in FIG. 5A via a switch 209a connected to the terminal “1” side, as schematically shown in FIG.
  • the input image data ID (11) is input.
  • the pixel value of the input image data ID (11) schematically shown in (i) of FIG. 5 is input as a write address to the write address terminal WADRS of the histogram memory 206a.
  • the histogram memory 206a writes the data from the adder 208a schematically shown in FIG. 5 (m) supplied to the terminal WDATA with the pixel value of the input image data ID (11) as the write address.
  • the data read from the terminal RDATA of the histogram memory 206a indicates the number of times that the write address input to the write address terminal WADRS is selected before the data is read, as shown in (k) of FIG.
  • the write data written to the histogram memory 206a is data having a value obtained by adding “1” by the adder 208a to the data read from the terminal RDATA and indicating the number of times the write address is selected.
  • the histogram memory 206a selects an address indicating each gradation as a writing address and a reading address.
  • the histogram memory 206a writes a value obtained by adding “1” to the number of selected write addresses and read addresses.
  • the horizontal synchronization signal HD is input as a clear signal from the AND circuit 207a to the clear terminal CLR of the histogram memory 206a.
  • the write data values (histogram values) at addresses 0 to 7 written in the histogram memory 206a are all cleared to 0 at the rising edge of the horizontal synchronizing signal HD as shown in FIG. 5G by the clear signal. .
  • the write data values at addresses 0 to 7 in the histogram memory 206a are all “0” at the beginning.
  • the data value “0” is read from the read addresses 2, 5, and 3 corresponding to the three input pixel values from the beginning.
  • the write data value at address 2 is “3”
  • the write data values at addresses 3 and 5 are “2”, as shown in FIG.
  • the write data value of 7 is “1”
  • the other addresses 0, 1, 4, 6 are “0”.
  • a histogram value HISTD_Q which is a cumulative value for each gradation of eight pixels on an odd line, has a gradation value as an address and a data value written in the address as a cumulative value of gradation. Will be remembered.
  • the histogram memory 206a when the determination signal LINE is “1”, the histogram memory 206a generates the histogram value HISTD_ODD of each gradation of the input image data of the odd lines.
  • the histogram memory 206b performs histogram values for each gradation of the input image data for even-numbered lines by the same operation as the above-described operation of the histogram memory 206a. Generate HISTD_EVEN.
  • the histogram memory 206a performs only the read operation, and corrects the load variation using the histogram value HISTD_ODD stored in the image data input period of the immediately preceding odd line.
  • the switch 209a is switched and connected to the terminal “0” side. Therefore, as shown in (j) and (f) of FIG. 5, the counter value AC shown in (e) of FIG. 5 is supplied to the terminal RADRS of the histogram memory 206a as a read address via the switch 209a.
  • the histogram memory 206a resets the horizontal synchronization signal, and uses the value of the counter value AC incremented by 1 as the read address.
  • the histogram memory 206a sequentially outputs the histogram values HISTD_ODD stored in the odd line image data input period shown in (n) of FIG. 5 as shown in (k) of FIG.
  • the histogram value HISTD_ODD has the gradation value “2” read from the address 2 being 3, the gradation values “3” and “5” read from the addresses 3 and 5 are respectively 2, and the gradation value being read from the address 7 “ 7 ”is 1, and the other gradation values“ 0 ”,“ 1 ”,“ 4 ”,“ 6 ”are 0.
  • the histogram value is delayed by one line, and the image data of odd lines corresponding to this period is also output as ID_ODD by being delayed by one line from the data memory 205a.
  • the histogram value HISTD_ODD of the odd-line gradation shown in (k) of FIG. 5 read from the histogram memory 206a is input to the terminal INDATA of the odd-line cumulative adder 210a.
  • the odd line cumulative adder 210a cumulatively adds the histogram value HISTD_ODD, and outputs the cumulative addition value HISTADD_ODD shown in (o) of FIG. 5 from the terminal EXDATA.
  • This cumulative addition value HISTADD_ODD indicates the number s of analog switches that are turned off at that time.
  • FIG. 6 summarizes the gradation (data level) of the input image data ID (11), the histogram value HISTD_ODD, and the cumulative addition value HISTADD_ODD in the image data input period of the odd lines described above.
  • the even line ramp signal data generation unit 201B performs the same operation as the odd line image data input period.
  • the operation at this time is only deviated from the operation of odd-numbered lines during the 1H period, and since the operation can be easily analogized, detailed description thereof is omitted.
  • the histogram memory 206b outputs an even line histogram value HISTD_EVEN, and the even line accumulator 210b outputs an accumulated addition value HISTADD_EVEN indicating the number of analog switches s of the even line turned off.
  • the histogram memories 206a and 206b change the waveform of the ramp signal from the lowest gradation level to the highest gradation level in the 1H period, from the lowest gradation 0 histogram value to the highest gradation histogram value. Are output in synchronism with the horizontal synchronizing signal in the order of.
  • the histogram memories 206a and 206b change from the highest gradation histogram value to the lowest gradation value. Output in synchronization with the horizontal sync signal in the order of the histogram value direction. In the following description, the waveform of the ramp signal is assumed to be the former case.
  • the histogram value selector 212 shown in FIG. 3 has an odd line supplied to the terminal A as schematically shown in FIG.
  • the odd line cumulative addition value HISTADD_ODD output from the cumulative adder 210a is selected and output as histogram value data HISTD.
  • the image data selector 211 outputs the image data ID_ODD of the same odd line as schematically shown in (q) of FIG.
  • the histogram value selector 212 has the even-numbered line accumulated adder HISTADD_EVEN output from the even-line accumulated adder 210b supplied to the terminal B when the determination signal LINE supplied to the select terminal SEL is “1”. Is selected and output as histogram value data HISTD.
  • the ramp signal data generation unit 213 is a ramp wave that starts from the minimum gray level value at the beginning of the 1H period and shows the maximum gray level value immediately before the end of the 1H period, and the degree of the slope is a cumulative added value.
  • Ramp signal data VREFD having a digital value indicating a non-linear gradient that is variably controlled according to the above is generated.
  • the DA converter 214 has a built-in buffer, and converts the ramp signal data VREFD, which is a digital signal, into an analog ramp signal VREF based on the clock CLK.
  • the DA converter 214 supplies the ramp signal VREF to the analog switches 107 1 to 107 n via the ramp signal line Ls shown in FIG. 1A.
  • the ramp signal data generation unit 213 generates digital value ramp signal data VREFD indicating a non-linear gradient whose degree of gradient is variably controlled in accordance with the cumulative addition value. Therefore, the conversion analog signal generation unit 101 suppresses the voltage fluctuation of the ramp signal caused by the load fluctuation dynamically generated by the output impedance of the DA conversion unit 214 and the input impedance typified by the analog switches 107 1 to 107 n. To do.
  • FIG. 1 An equivalent circuit of a circuit unit including the DA converter 214 and the analog switches 107 1 to 107 n is represented in FIG.
  • the output impedance of the buffer in the DA converter 214 shown in FIG. 3 is Z 0
  • the input impedance per analog switch 107 1 to 107 n shown in FIG. 1A is Z 1.
  • Equation (2) 0 ⁇ s ⁇ n
  • V 0 is the output voltage of the buffer in the DA converter 214
  • V 1 (s) is n analogs from the DA converter 214 via the ramp signal line Ls. This is the ramp signal voltage supplied to the switch.
  • FIG. 7 shows a graph of an example of the relationship between the load fluctuation rate and the analog switch-off number s.
  • the load fluctuation rate of Equation (2) changes nonlinearly according to the number of analog switch offs s as shown in FIG. To do.
  • the load fluctuation rate decreases as the analog switch-off number s decreases.
  • the above parameters are set so as to be easily understood visually, and may differ from actual parameters.
  • the ramp signal data generation unit 213 in the image display device 100 adjusts the load fluctuation rate according to the analog switch-off number s indicated by the cumulative addition value of the target pixel numbers (histogram values) of each gradation obtained from the histogram memories 206a and 206b.
  • Ramp signal data VREFD multiplied by the corresponding load fluctuation correction data shown in FIG. 8 is generated.
  • the ramp signal data VREFD is digital data indicating a non-linear gradient by variably controlling the ramp signal VREF when it has an analog waveform according to the histogram value.
  • the load fluctuation correction data shown in FIG. 8 is obtained by, for example, the equation (3).
  • Load fluctuation correction data ⁇ (ns) Z 0 + Z 1 ⁇ / Z 1 (3)
  • the load fluctuation correction data is obtained by the reciprocal of the load fluctuation rate shown in Expression (2).
  • the load fluctuation correction data may be any data value that can be corrected based on the load fluctuation, and is not limited to Expression (3).
  • the load variation of the ramp signal data generation unit 213 that dynamically changes according to the number of images of each gradation in each line of the display digital video signal. It is possible to suppress gradation deterioration due to the voltage fluctuation of the ramp signal VREF.
  • the image display apparatus 100 has a box (image 2c) with a horizontal pixel number of 64 pixels of 50% gray gradation and a horizontal pixel number of 128 pixels of 50% gray gradation on an image 1c as a black background. It is assumed that an image in which the box (image 3c) of FIG. It is assumed that the total number n of pixels in the horizontal direction is 256.
  • the images 2a and 3a having 50% gray gradation are expressed in white.
  • the image shown in FIG. 9 is the same image as the original image shown in FIG. 15A.
  • the counter value QD shown on the horizontal axis of FIGS. 10A to 10C and FIGS. 11A to 11C is output from the gradation counter 105 of FIG. 1A, and is 1H from the value “0” to “255” corresponding to the number of horizontal pixels 256. Within 1 in synchronization with the clock cycle.
  • the ramp signal data generation unit 213 has a white level (from 0V indicating the black level of the minimum gradation value (corresponding to zero light transmittance of the liquid crystal layer) within 1H to the white level of the maximum gradation value (A ramp signal that is a triangular wave having a 1H period and a slope that linearly changes with the lapse of time up to 1 V indicating light transmittance of the liquid crystal layer (corresponding to 100%) is generated.
  • the 256 analog switches continue to be in the OFF state for the 1H period in which the counter value QD changes to “255”.
  • the load fluctuation rate F (255) at this time is “1” as shown in FIG. 10A (no load fluctuation).
  • the load fluctuation rate F (255) is represented by 100 / ⁇ (256-256) ⁇ 1 + 100 ⁇ .
  • the ramp signal data generation unit 213 has a slope that linearly increases from 0V to 1V in accordance with the change in the counter value QD as shown in FIG. 11A. Triangular wave ramp signal data VREFD is generated.
  • the load fluctuation rate F is a non-linear straight line having a slope of 0.610 when the counter value QD is “0” to “127” and a slope of 1 when the counter value QD is “128” to “255”.
  • the ramp signal data generation unit 213 generates a load fluctuation correction value H for correcting the load fluctuation rate F (192) by the equation (3), and I in FIG. 11B according to the change in the value of the counter value QD.
  • Ramp signal data VREFD having a slope that changes as shown is generated.
  • the ramp signal data generation unit 213 generates the ramp signal data VREFD having a non-linear slope shown in FIG. 11B.
  • the load fluctuation rate F is a non-linear straight line having a slope of 0.439 when the counter value QD is “0” to “127” and a slope of 1 when the counter value QD is “128” to “255”.
  • the ramp signal data generation unit 213 generates a load fluctuation correction value H for correcting the load fluctuation rate F (128) by the equation (3) and changes the value of the counter value QD to III in FIG.
  • Ramp signal data VREFD having a slope that changes as shown is generated.
  • the ramp signal data generation unit 213 generates ramp signal data VREFD having a non-linear gradient shown in FIG. 11C.
  • the inclination of the portion indicated by I in FIG. 11B is different from the inclination of the portion indicated by III in FIG. 11C.
  • load fluctuation correction is performed to generate a ramp signal based on the ramp signal data VREFD. Therefore, the display images of the images 2c and 3c obtained by sample-holding the ramp signal VREF are compared with the images 2b and 3b in the conventional display image of FIG. Gradation display close to gradation is possible.
  • FIG. 12 is a block diagram of a first configuration example of the ramp signal data generation unit 213.
  • the ramp signal data generation unit 213A of the first configuration example shown in FIG. 12 includes a counter 301 and a data generator 302.
  • the counter 301 counts up or down the clock CLK and is reset by the horizontal synchronization signal HD, thereby generating a counter value indicating the minimum gradation to the maximum gradation within one horizontal scanning period.
  • the clock CLK is the clock shown in FIGS. 2E and 4F, and the counter 301 is a counter synchronized with the counter value QD (first counter value) output from the gradation counter 105 in FIG. 1A.
  • the value QD (second counter value) is output.
  • the data generator 302 receives the histogram value data HISTD output from the histogram value selector 212 in FIG. 3 and the counter value QD of the counter 301 as addresses.
  • the data generator 302 outputs ramp signal data VREFD which is a digital signal corresponding to the histogram value data HISTD and the counter value QD.
  • the data generator 302 can be configured by a lookup table (LUT).
  • the histogram value data HISTD input as an address indicates the analog switch-off number s at that time for each counter value QD. Therefore, the data generator 302 can generate triangular wave ramp signal data VREFD having a slope characteristic corrected for load fluctuation.
  • the data generator 302 is a lamp to which at least one of the correction of the triangular wave indicated by the counter value QD, the implementation of degamma of the digital video signal for display, and the correction of the voltage-transmittance characteristic (VT characteristic) of the liquid crystal element is added.
  • Signal data (LUT data) is stored.
  • the data generator 302 supplies the generated ramp signal data VREFD to the DA converter 214 in FIG.
  • the ramp signal data generation unit 213A of the first configuration example is suitable for use when the degree to which the gradation level is visible is not acceptable.
  • the ramp signal data generation unit 213A of the first configuration example has a non-linearity in which gradation data is not a simple triangular wave of a monotonically increasing function but also performs degamma of a display digital video signal, or a liquid crystal element This is an optimal configuration for correcting all the VT characteristics at once.
  • the ramp signal data generation unit 213A of the first configuration example has the load characteristics of the analog switches 107 1 to 107 n.
  • the ramp signal data generation unit 213A can effectively suppress gradation deterioration.
  • FIG. 13 is a block diagram of a second configuration example of the ramp signal data generation unit 213.
  • the ramp signal data generation unit 213B of the second configuration example shown in FIG. 13 has a configuration in which a multiplier 304 is used instead of the data generator 302 of FIG. 12 and a load fluctuation correction data generation unit 303 is added.
  • the load fluctuation correction data generation unit 303 is configured by an LUT, for example.
  • the load fluctuation correction data generation unit 303 receives the histogram value data HISTD as an address.
  • the load fluctuation correction data generation unit 303 generates load fluctuation correction data having the characteristics shown in FIG. 8 and supplies the data to the multiplier 304.
  • the LUT constituting the load fluctuation correction data generation unit 303 outputs load fluctuation correction data having a data value corresponding to the analog switch-off number s indicated by the histogram value data HISTD input as an address.
  • the multiplier 304 performs multiplication using the load fluctuation correction data as a multiplication value, the counter value QD from the counter 301 as a multiplication value, and supplies the multiplication result as ramp signal data VREFD to the DA converter 214 in FIG.
  • the ramp signal data VREFD is a ramp wave that starts from the minimum gradation value at the beginning of the 1H period and exhibits the maximum gradation value immediately before the end of the 1H period, and the degree of the inclination is a histogram.
  • This is a digital ramp signal indicating a non-linear slope variably controlled in accordance with the value data HISTD.
  • the ramp signal data generation unit 213B of the second configuration example has an output impedance of the buffer in the DA conversion unit 214 when the number of horizontal pixels n is not so large, or with respect to the input impedance Z 1 of the analog switches 107 1 to 107 n. This is effective when Z 0 is sufficiently small (that is, Z 0 ⁇ Z 1 ).
  • the ramp signal data VREFD is generated using the multiplier 304 instead of the LUT, the configuration can be simplified, and the effect of suppressing load fluctuation can be obtained at low cost.
  • FIG. 14 is a block diagram of a third configuration example of the ramp signal data generation unit 213. 14, the same components as those in FIG. 13 are denoted by the same reference numerals, and the description thereof is omitted.
  • the ramp signal data generation unit 213C shown in FIG. 14 has a configuration in which the ramp signal data generation units 213A and 212B are combined.
  • the ramp signal data generation unit 213C uses the multiplier 306 to multiply the LUT data output from the data generator 305 by the load variation correction data output from the load variation correction data generation unit 303.
  • the data generator 305 is configured by an LUT.
  • the data generator 305 receives the counter value QD from the counter 301 as an address.
  • the data generator 305 stores LUT data (correction data) for performing degamma of the display digital video signal or correcting the VT characteristics of the liquid crystal element.
  • Multiplier 306 multiplies load variation correction data as a multiplication value, LUT data from data generator 305 as a multiplication value, and supplies the multiplication result as ramp signal data VREFD to DA converter 214 in FIG. .
  • the ramp signal data generation unit 213C is effective when the VT characteristic of the liquid crystal element is corrected and degamma is performed, and the load variation can be regarded as substantially linear with respect to the analog switch-off number s.
  • the correction of the VT characteristic of the liquid crystal element and the correction by degamma are generally non-linear for each gradation.
  • the ramp signal data generation unit 213C appropriately sets a correction value (degamma characteristic) for canceling different signal gamma values in the video contents such as 2.2, 1.8, and 2.6.
  • the correction parameter is, for example, a correction parameter that is different for each display element that occurs due to variations in the liquid crystal film thickness during production.
  • the ramp signal data generation unit 213 ⁇ / b> C performs the above correction by the data generator 305, and multiplies the LUT data output from the data generator 305 by the subsequent multiplier 306 and the load fluctuation correction data, thereby correcting the load fluctuation. Suppress.
  • the ramp signal data generation unit 213C has a configuration in which the memory capacity of the LUT can be greatly reduced, the cost can be reduced, and the apparatus can be downsized.
  • a dummy pixel is not provided in the pixel, and dynamic display is performed for each line of the display digital video signal.
  • Gradation deterioration (waveform interference) due to voltage fluctuation of the ramp signal VREF caused by fluctuation in the load of the ramp signal data generation unit 213 that fluctuates in the range can be suppressed with high accuracy.
  • high-quality display with excellent gradation can be achieved by adjusting the suppression effect according to variations in the analog switch characteristics of the display elements.
  • the image display device 100 of the present embodiment since it is not necessary to provide dummy pixels in the pixels, it is possible to avoid a decrease in yield due to an increase in circuits, and it is possible to reduce an increase in cost.
  • the ramp signal may be a ramp wave that changes from the level of the maximum gradation value to the level of the minimum gradation value within one horizontal scanning period.
  • the counter value may be counted down from the counter value of the maximum gradation value to the counter value of the minimum gradation value.
  • the present invention may be an image display apparatus using a similar display element other than the liquid crystal display element, and may be an image display apparatus that displays an image by a DA conversion method.
  • the present invention can be used for any image display device that displays an image by the DA conversion method.

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Abstract

本発明は、ダミー画素を設けることなく階調劣化（波形妨害）を抑制でき、階調性に優れた高画質表示が可能な画像表示装置を提供することを目的とする。画像表示装置（１００）は、変換用アナログ信号発生部（１０１）を備える。ヒストグラム値出力部（２０６ａ，２０６ｂ）は、１ラインの各画素の画像データが有するヒストグラム値データを出力する。累積加算器（２１０ａ，２１０ｂ）は、ヒストグラム値データを累積加算する。累積加算値は、複数のアナログスイッチ（１０７1～１０７n）のうちオフされたアナログスイッチ数を示す。ランプ信号データ生成部（２１３）は、オフされたアナログスイッチ数の大小に起因する負荷変動によって、ランプ信号の電圧変動を抑圧するように、累積加算値に応じて傾斜の程度が可変制御された非線形の傾斜を示すランプ信号データを生成する。ＤＡ変換部（２１４）は、ランプ信号データをアナログ信号のランプ信号に変換して、複数のアナログスイッチに供給する。

Description

画像表示装置
　本開示は、デジタル映像信号をランプ信号などを使ってデジタル－アナログ変換（以下、ＤＡ変換）して得たアナログ電圧で表示素子を駆動して画像表示を行う画像表示装置に関する。
　近年、画像表示装置として液晶を用いた表示パネル装置（液晶表示装置）の躍進が著しい。液晶表示装置は、ビデオカメラのビューファインダや液晶表示パネル、自動車用のテレビや、ナビゲーションシステムの表示パネル、ノート型パソコンのディスプレイ等に広く使われている。
　液晶表示装置は、本来アナログ映像信号を表示する装置である。高精細度、高画質の液晶表示装置の駆動回路は、非常に大規模で、多数のチップを必要とし、かつ精度の高い回路が必要とされる。表示パネルのコストの制約は、表示画質を決定する大きな要素の一つとなっている。
　近年、周辺回路のデジタル化が進み、それに伴い、映像信号としてデジタルデータを液晶素子に入力するのがシステム全体として好都合である。そこで、表示パネルのコストの制約を満足するためにも、回路規模を増大させずに高画質化を実現するために、デジタル映像信号をアナログ映像信号に変換するＤＡ変換回路を備える画像表示装置が提案されている（特許文献１参照）。
　特許文献１記載の従来の画像表示装置では、１ラインの画素数に等しい数のビデオスイッチ（アナログスイッチ）を各水平走査期間の初めで同時にすべてオンとし、黒から白までの全映像信号の成分を持った単純な１水平走査期間周期のランプ信号を、アナログスイッチを介してデータ線に供給する。
　カウンタが所定周波数のクロックでカウントし、１水平走査期間内で最小値から最大値まで順次変化するカウンタ値を出力する。
　コンパレータは、１水平走査期間内で表示される映像信号の各画素のデジタルデータとカウンタのカウンタ値とを画素単位で比較して、一致パルスを出力する。コンパレータに対応して設けられたアナログスイッチは、一致パルスによって、一致パルス出力時点以降継続してオフとされる。
　アナログスイッチのオフ時点直前のランプ信号のレベルがサンプルホールドされて、画素に供給される。これによって、デジタルデータの映像信号がアナログ映像信号へと変換される。
　特許文献１記載の液晶表示装置は、基準となるランプ信号に基づいて、デジタルデータに応じた所定の電圧をサンプルホールドする方式である。
　特許文献１記載の液晶表示装置は、回路規模を増大させずに高画質化を実現できるという利点を有する。
　しかしながら、表示する絵柄によっては複数の画素で同時に同じ電圧をサンプルホールドしたり、あるいは、全くサンプルホールドされない電圧があったりして、ランプ信号に対する負荷状態が大きく変化することが多い。よって、負荷状態の変化によって、表示画像にストリーキングと称される階調劣化を発生させてしまうという課題がある。
　図１５Ａ，図１５Ｂは、元画像と階調劣化が生じた表示画像の一例を示す。図１５Ａに示す元画像は、黒背景であるイメージ１ａ上に５０%グレー階調のボックス（イメージ２ａ）と、イメージ２ａと同一階調であり、かつ、水平方向に長いボックス（イメージ３ａ）とが配置された画像である。図１５Ａにおいては、５０％グレー階調であるイメージ２ａ及び３ａを白で表現している。
　この元画像を液晶表示装置で表示すると、図１５Ｂに示すような画像が表示される。図１５Ｂに示す表示画像は、黒背景であるイメージ１ｂ上にグレー階調のボックス（イメージ２ｂ）と、イメージ２ｂと本来同一階調であるにもかかわらず、若干明るさが暗い水平方向に長いボックス（イメージ３ｂ）とが配置された画像となる。
　表示画像が図１５Ｂのようになるのは、イメージ３ｂの方がイメージ２ｂよりもグレー階調の水平方向の幅が広いため、１水平走査期間で同時にオフになっているアナログスイッチの数が少ないためである。
　その原因を図１６及び図１７を用いて説明する。図１６は、特許文献１記載の液晶表示装置の要部の一例の等価回路図を示す。図１６において、変換用アナログ信号発生回路の出力等価回路１６１は、デジタルデータのランプ信号データをアナログ信号のランプ信号に変換するＤＡ変換器の内部のバッファとその出力インピーダンスＺ0を示す。変換用アナログ信号発生回路の出力側にはｎ個のアナログスイッチが並列に接続されている。
　ここで、ｎ個のアナログスイッチは画面水平方向の画素数に対応しており、各水平走査期間の始めにすべてオンとされる。
　デジタル映像信号の各画素値と１水平走査期間内で最小値から最大値までカウントアップするｎ個のカウンタ（図示せず）のカウンタ値とが比較される。カウンタは、両者が一致したときに一致パルスを出力する。一致パルスによって、カウンタ値が一致したカウンタに対応した画素位置のアナログスイッチが次の水平走査期間の始めまでの期間オフとされる。
　アナログスイッチは、１水平走査期間の最初に最小階調値から開始して１水平走査期間の終了直前に最大階調値に達するレベルのランプ信号をオフ時にサンプリングし、サンプリングしたランプ信号電圧を、対応する画素回路に出力する。
　図１６において、各アナログスイッチの等価回路１６２は、１個のアナログスイッチと入力インピーダンスＺ1との直列回路で表される。Ｖ0はデジタルデータのランプ信号データからアナログ信号のランプ信号を生成するＤＡ変換器内のバッファの出力電圧、Ｖ1はＤＡ変換器から出力されてｎ個のアナログスイッチへ共通に供給されるアナログのランプ信号の入力電圧である。
　ここで、あるタイミングで同時にオフになっているアナログスイッチの数をｓ個としたときのアナログスイッチの入力電圧Ｖ1（ｓ）は次の式（１）で表せる。式（１）において、０≦ｓ≦ｎである。
　Ｖ1（ｓ）＝［Ｚ1／｛（ｎ－ｓ）Ｚ0＋Ｚ1｝］Ｖ0　　…（１）
　図１５Ｂに示す黒い背景（イメージ１ｂ）はＶ0＝０であるので、式（１）によれば、アナログスイッチの入力電圧Ｖ1は０ボルトである。
　Ｚ0＝１、Ｚ1＝１００、ｎ＝２５６とし、図１５Ｂに示す５０%グレー階調のイメージ２ｂの水平幅を６４画素、５０%グレー階調のイメージ３ｂの水平幅を１２８画素とする。このとき、イメージ２ｂ表示時に同時にオフとされるアナログスイッチ数ｓは１９２（＝２５６－６４）、イメージ３ｂの表示時に同時にオフとされるアナログスイッチ数ｓは１２８（＝２５６－１２８）となる。
　オフとされるアナログスイッチ数ｓをアナログスイッチオフ数ｓと称する場合がある。
　５０％グレーの画像のときの本来のバッファ出力電圧Ｖ0は０.５であるとする。
　このとき、式（１）から、イメージ２ｂの表示時のアナログスイッチの入力電圧Ｖ1(192)は０.３０５、イメージ３ｂの表示時のアナログスイッチの入力電圧Ｖ1(128)は０.２１９である。
　従って、本来同一階調で表示されるべきイメージ２ｂとイメージ３ｂとは、水平方向のグレー階調のイメージの水平幅が互いに異なることから同時にオフとされるアナログスイッチ数ｓが異なり、その結果、上記のように階調差が生じる。
　また、イメージ２ｂ及び３ｂのいずれの表示も、入力電圧Ｖ1は０.５（５０％）となるべきであるが、低い階調表示となることが分かる。
　以上から、１ライン表示期間（１水平走査期間）におけるアナログスイッチオフ数ｓに応じてバッファ負荷が変動し、階調劣化が生じることが分かる。
　図１７は、アナログスイッチオフ数ｓに対する入力電圧Ｖ1（ｓ）の変化を示すグラフを示す。図１７に示すグラフは、Ｖ0＝０.５、Ｚ0＝１、Ｚ1＝１００のときのグラフである。このグラフから、アナログスイッチオフ数ｓが多くなるほど、アナログスイッチの入力電圧Ｖ1（ｓ）は、表示すべき本来の階調を示す値となっていくことが分かる。
　上記の課題を解決するために、特許文献２記載の画像表示装置は、次のように構成されている。特許文献２記載の画像表示装置には、画素部の一画素列に対応した数のダミー画素を設けられている。ダミー画素が接続されている１本の信号線には、ランプ信号線を介して供給されるランプ信号による上記信号線の寄生容量の充電電流が流される。
　画像表示装置は、充電電流を検出する少なくとも１つの電流検出部と、複数のアナログスイッチ（ビデオスイッチ）とランプ信号線との各接続点にそれぞれ一端が接続された配線を備える。画像表示装置は、その配線に、電流検出部により検出された充電電流を流す複数のダミー負荷を備える。
　特許文献２記載の画像表示装置では、オフになったアナログスイッチに接続されたデータ線に流れていた充電電流と同じ値の電流を、オフになったアナログスイッチに対応したダミー負荷に流すことで、ランプ信号線の電流変化を精度よく補償することができる。その結果、特許文献２記載の画像表示装置では、ランプ信号線の電圧変動を精度よく抑圧することができる。
特開平６－１７８２３８号公報 特開２０１１－５３６４４号公報
　しかしながら、特許文献２に記載の液晶表示装置では、液晶素子にダミー画素を設ける必要がある。ダミー画素を設けると、液晶表示素子の内部回路部の増大が画素の高密度化を妨げるばかりでなく、回路増大に伴う歩留まり低下、さらにはコストアップとなる課題がある。
　それに加えて、ダミー画素のばらつきによっては精度よく階調劣化を抑制することができない。液晶表示素子を一旦設計した後では、ダミー画素のばらつきを抑制することもできないため、階調性に優れた高画質表示ができない可能性がある。
　実施形態は、ダミー画素を設けることなく階調劣化（波形妨害）を抑制でき、階調性に優れた高画質表示が可能な画像表示装置を提供することを目的とする。
　実施形態の一態様によれば、複数のデータ線と複数のゲート線とが交差する交差部にそれぞれ配列された複数の画素からなる画素部と、前記複数のゲート線に順次に画素選択信号を供給して、前記画素部の各画素を１ラインの画素単位で順次に選択する垂直方向駆動部と、前記複数のデータ線に１対１に対応してそれぞれ接続された複数のアナログスイッチと、表示用デジタル映像信号における１ライン分の各画素の画像データを保持する保持部と、各水平走査期間の最初の時点で黒レベルと白レベルとのいずれか一方のレベルから開始し、各水平走査期間の終了直前の時点で他方のレベルに達するような、時間の経過とともにレベルが変化する傾斜を有し、かつ、前記傾斜が前記複数のアナログスイッチのうちオフとされたアナログスイッチの数に対応して可変制御されて非線形の傾斜を示す傾斜波であるランプ信号を生成し、前記ランプ信号を前記複数のアナログスイッチに共通に供給し、前記１ライン分の各画素の画像データを前記ランプ信号に同期させて前記保持部に供給する変換用アナログ信号発生部と、水平走査期間ごとに、水平走査期間の開始時に前記複数のアナログスイッチを同時にオンに制御して前記複数のアナログスイッチを介して前記複数のデータ線に前記ランプ信号を供給し、前記保持部で保持された前記１ライン分の各画素の画像データと、１水平走査期間内で最小の階調値と最大の階調値とうちの一方から他方まで順次に変化する第１のカウンタ値とを画素単位で比較し、比較結果が一致を示したときに前記複数のアナログスイッチのうち一致を示した画素に対応して設けられたアナログスイッチのみを次の水平走査期間の開始時までオフに制御し、オフに制御された前記アナログスイッチに接続された前記データ線を介して、前記画素に、オフに制御される直前の前記ランプ信号の電位をサンプルホールドさせて画像表示させる制御部とを備え、前記変換用アナログ信号発生部は、水平走査期間ごとに、前記１ラインの各画素の画像データが有する階調値のヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力部と、前記ヒストグラム値データを累積加算して、前記複数のアナログスイッチのうちオフされたアナログスイッチ数を示す累積加算値を算出する累積加算器と、前記オフされたアナログスイッチ数の大小に起因する負荷変動によって、前記ランプ信号の電圧変動を抑圧するように、前記累積加算値に応じて傾斜の程度が可変制御された非線形の傾斜を示すランプ信号データを生成するランプ信号データ生成部と、前記ランプ信号データをアナログ信号の前記ランプ信号に変換して、前記複数のアナログスイッチに供給するＤＡ変換部と、前記ＤＡ変換部から出力される前記ランプ信号に同期して、前記１ラインの各画素の画像データを遅延して前記保持部に供給する遅延部とを有することを特徴とする画像表示装置が提供される。
　実施形態の画像表示装置によれば、ダミー画素を設けることなく階調劣化（波形妨害）を抑制でき、階調性に優れた高画質表示が可能となる。
図１Ａは、一実施の形態の画像表示装置を示すブロック図である。 図１Ｂは、画素の一例の構成図である。 図２は、一実施の形態の画像表示装置の概略動作を説明するためのタイミングチャートである。 図３は、図１Ａ中の変換用アナログ信号発生部の具体的な構成例を示すブロック図である 図４は、図３に示す変換用アナログ信号発生部の概略動作を説明するためのタイミングチャートである。 図５は、図３中のヒストグラムメモリ及び累積加算器の動作を説明するためのタイミングチャートである。 図６は、奇数ラインの画像データ入力期間における入力画像データの階調とヒストグラム値と累積加算値とを示す図である。 図７は、負荷変動率とアナログスイッチオフ数との関係の一例を示す図である。 図８は、負荷変動補正データとアナログスイッチオフ数との関係の一例を示す図である。 図９は、一実施の形態の画像表示装置の表示画像の一例を示す図である。 図１０Ａは、図９に示す表示画像におけるイメージ１Ｃの負荷変動率を示す図である。 図１０Ｂは、図９に示す表示画像におけるイメージ２Ｃの負荷変動率を示す図である。 図１０Ｃは、図９に示す表示画像におけるイメージ３Ｃの負荷変動率を示す図である。 図１１Ａは、図９に示す表示画像におけるイメージ１Ｃを表示するときのランプ信号データを示す図である。 図１１Ｂは、図９に示す表示画像におけるイメージ２Ｃを表示するときのランプ信号データを示す図である。 図１１Ｃは、図９に示す表示画像におけるイメージ３Ｃを表示するときのランプ信号データを示す図である。 図１２は、図３中のランプ信号データ生成部の第１構成例を示すブロック図である。 図１３は、図３中のランプ信号データ生成部の第２構成例を示すブロック図である。 図１４は、図３中のランプ信号データ生成部の第３構成例を示すブロック図である。 図１５Ａは、従来の画像表示装置に表示する元画像の一例を示す図である。 図１５Ｂは、図１５Ａに示す元画像を従来の画像表示装置に表示した表示画像を示す図である。 図１６は、変換用アナログ信号発生回路の出力部とアナログスイッチの等価回路の一例を示す図である。 図１７は、従来の画像表示装置におけるアナログスイッチオフ数とアナログスイッチの入力電圧対との関係の一例を示す図である。
　一実施の形態について図面を参照して説明する。図１Ａは一実施の形態の画像表示装置を示すブロック図、図１Ｂは画素の一例を示す構成図である。
　本実施の形態の画像表示装置１００は、反射型液晶プロジェクタなどに用いる液晶表示装置である。
　画像表示装置１００は、変換用アナログ信号発生部１０１、駆動パルス生成部１０２、シフトレジスタ回路１０３、１ラインラッチ回路１０４、階調カウンタ１０５、コンパレータ１０６1～１０６n、アナログスイッチ１０７1～１０７n、画素部１０８、垂直駆動回路１０９を備える。
　変換用アナログ信号発生部１０１には、表示すべきデジタル映像信号ＩＤ、垂直同期信号ＶＤ、水平同期信号ＨＤ、クロックＣＬＫが入力される。
　変換用アナログ信号発生部１０１は、後述する所定の処理を施して、互いに同期した表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとを発生する。
　表示用デジタル映像信号ＳＶＤはシフトレジスタ回路１０３に供給され、ランプ信号ＶＲＥＦはランプ信号線Ｌｓを介してアナログスイッチ１０７1～１０７nの入力端子に供給される。
　ランプ信号ＶＲＥＦは、黒レベル及び白レベルのうち一方のレベルから開始して１水平走査期間の終了時点直前には他方のレベルに達するように１水平走査期間周期でレベルが漸次変化する傾斜波である。
　駆動パルス生成部１０２には、垂直同期信号ＶＤ、水平同期信号ＨＤ、クロックＣＬＫが入力される。駆動パルス生成部１０２は、表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとに同期した駆動信号を生成し、垂直駆動回路１０９に供給する。
　シフトレジスタ回路１０３は、供給される表示用デジタル映像信号ＳＶＤを画素単位で順次シフトする。１ラインラッチ回路１０４は、シフトレジスタ回路１０３から並列に出力されるデジタル映像信号（以下、画素データともいう）を、１ライン単位で一時保持する。
　シフトレジスタ回路１０３及び１ラインラッチ回路１０４は、表示用デジタル映像信号ＳＶＤにおける１ライン分の各画素の画像データを保持する保持部を構成している。
　階調カウンタ１０５は、デジタル映像信号ＩＤの同期信号に同期した所定周波数のクロックＣＫをカウントし、１ライン周期で一巡し、かつ、表示階調の最小値から最大値まで変化するカウンタ値ＱＤ（基準階調データ）を出力する。
　ｎ個のコンパレータ１０６1～１０６nは、画素部１０８の水平方向のｎ個の画素ごとに対応して設けられており、階調カウンタ１０５のカウンタ値ＱＤと、１ラインラッチ回路１０４からの１ラインのｎ個の画素データとを比較し、両者が一致したときに一致パルスを出力する。
　アナログスイッチ１０７1～１０７nは、コンパレータ１０６1～１０６n、及び、画素部１０８の水平方向のｎ個の画素ごとにそれぞれ対応して設けられている。アナログスイッチ１０７1～１０７nは、水平走査期間ごとに、水平走査期間の開始時に同時にオンに制御され、ランプ信号ＶＲＥＦを、データ線Ｄ1～Ｄnを介して、対応して設けられた、画素部１０８の垂直方向のｍ個の画素に供給する。
　画素部１０８は、画面水平方向の画素数ｎ個、画面垂直方向の画素数ｍ個（すなわち、ｍ行ｎ列）の２次元マトリクス状に配置された画素から構成されている。
　画素部１０８は、同じ垂直方向のｍ個の画素単位でｎ本のデータ線Ｄ1～Ｄnに別々に接続されており、また、同じ水平方向のｎ個の画素単位でｍ本のゲート線Ｇ1～Ｇmに別々に接続されている。
　すなわち、画素部１０８は、ｎ本のデータ線Ｄ1～Ｄnとｍ本のゲート線Ｇ1～Ｇmとが交差する各交差部にそれぞれ設けられた、ｎ×ｍ個の画素からなる。
　各画素としては、例えば図１Ｂに示す構成の画素１１０を用いることができる。図１Ｂにおいて、画素１１０はデータ線Ｄとゲート線Ｇとが交差する交差部に設けられた、画素選択トランジスタＱ、信号保持容量Ｃｓ、液晶素子１１１から構成されている。
　データ線Ｄとは、図１Ａのデータ線Ｄ1～Ｄnのうちの任意の１本であり、ゲート線Ｇとは、図１Ａのゲート線Ｇ1～Ｇmのうちの任意の１本である。
　画素選択トランジスタＱは、ゲートがゲート線Ｇに接続され、ドレインがデータ線Ｄに接続され、ソースが信号保持容量Ｃｓの非接地側端子と液晶素子１１１の画素駆動電極ＰＥとに接続されている。
　画素１１０は、ゲート線Ｇを介して入力される画素選択信号（ゲート信号）により画素選択トランジスタＱがオンされて選択される。画素１１０には、アナログスイッチ１０７1～１０７nのうち対応して設けられた１個のアナログスイッチに接続されたデータ線Ｄを介してランプ信号が入力される。
　画素１１０は、アナログスイッチがオフされた時点でサンプリングされたランプ信号（すなわち、ＤＡ変換されたアナログ映像信号）を、画素選択トランジスタＱを介して信号保持容量Ｃｓに書き込み保持した後、液晶素子１１１の画素駆動電極ＰＥに印加するよう構成されている。
　表示素子の一例としての液晶素子１１１は、互いに対向して配置された画素駆動電極ＰＥと、共通電圧Ｖcomが印加される共通電極（透明電極）ＣＥとの間に液晶層ＬＣＭが挟持された構造を有する。
　液晶素子１１１は、画素駆動電極ＰＥをアナログ映像信号電圧（ここでは、サンプリングされたランプ信号電圧）に応じた電圧で駆動することで液晶層ＬＣＭの光透過率を制御し、映像を表示する。
　垂直駆動回路１０９は垂直方向駆動部を構成しており、駆動信号が入力される。垂直駆動回路１０９は、ｍ本のゲート線Ｇ1～Ｇmに、水平同期信号ＨＤに同期した１水平走査期間（１Ｈ）単位で１本ずつ順次に画素選択信号を供給して、画素部１０８の同じ水平方向のｎ個の画素を同時に選択することを繰り返す。これによって、垂直駆動回路１０９は、１フレーム期間で全画素を選択する。
　次に、図１Ａに示す画像表示装置１００の概略動作について図２のタイミングチャートを参照して説明する。
　変換用アナログ信号発生部１０１は、図２の（ａ）に示す水平同期信号ＨＤに同期した、図２の（ｂ）に示す複数ビットの画素データが時系列的に合成された表示用デジタル映像信号ＳＶＤと、図２の（ｉ）に示す１水平走査期間周期のランプ信号ＶＲＥＦとを発生する。
　シフトレジスタ回路１０３は、入力された表示用デジタル映像信号ＳＶＤを図２の（ｃ）に示すシフトクロックＳＣＬＫに基づいてシフトして１ライン分ずつ順次展開する。
　１ラインラッチ回路１０４は、シフトレジスタ回路１０３で１ライン分の表示用デジタル映像信号ＳＶＤの展開が終了した時点で、シフトレジスタ回路１０３から並列に出力される１ライン分のｎ個の画素データを、図２の（ｄ）に模式的に示すように一時保持する。１ラインラッチ回路１０４は、画素データを保持した後、コンパレータ１０６1～１０６nの第１のデータ入力端子に供給する。
　階調カウンタ１０５は、図２の（ｅ）に示すクロックＣＫをカウントして、図２の（ｆ）に示すように、複数の階調値が水平走査期間内で最小値から最大値まで順次に変化するカウント値ＱＤを水平走査期間ごとに出力する。階調カウンタ１０５は、カウント値ＱＤをコンパレータ１０６1～１０６nの第２のデータ入力端子に共通に供給する。
　コンパレータ１０６1～１０６nは、第１のデータ入力端子に画素単位に供給される画素データと、第２のデータ入力端子に共通に供給されるカウント値ＱＤとを互いに独立して比較し、両者が一致したときに一致パルスを出力する。
　コンパレータ１０６1～１０６nは、アナログスイッチ１０７1～１０７nのうち、対応して設けられたアナログスイッチに、一致パルスを供給してオフとする。
　階調カウンタ１０５及びコンパレータ１０６1～１０６nは、アナログスイッチの制御部を構成している。
　アナログスイッチ１０７1～１０７nには、図２の（ｇ）に示すスイッチスタートパルスが入力され、各水平走査期間の開始時点ごとにすべて同時にオンとされる。
　なお、スイッチスタートパルス、クロックＣＫ、シフトクロックＳＣＬＫ、ランプ信号ＶＲＥＦは、すべて水平同期信号ＨＤに同期している。
　その後、アナログスイッチ１０７1～１０７nは、コンパレータ１０６1～１０６nのうち対応して設けられたコンパレータから出力された一致パルスによりオフとされる。
　図２の（ｈ）は、アナログスイッチ１０７1～１０７nのうちのある１つのアナログスイッチの開閉タイミングを示しており、ハイレベルはオン期間、ローレベルはオフ期間を模式的に示している。
　すなわち、図２の（ｈ）は、ハイレベルからローレベルに変化した時点で、当該アナログスイッチが一致パルスを受けてオフとなったことを示している。
　ここでは、図２の（ｈ）に開閉タイミングが示されているアナログスイッチは、そのアナログスイッチが設けられた画素列に対応した１画素の階調値が、ある１ラインではカウント値ＱＤがｊのときにオフとされ、次の１ラインではカウント値ＱＤがｋのときにオフとされる。
　アナログスイッチ１０７1～１０７nに接続されたデータ線の電位は、アナログスイッチ１０７1～１０７nのオン期間中は入力されるランプ信号ＶＲＥＦに応じて徐々に高くなっていく。
　アナログスイッチがオフとなった時点以降、次の水平走査期間の開始まではオフ状態が継続されるため、データ線にはアナログスイッチがオフとなる直前の図２の（ｉ）に白丸で示すランプ信号ＶＲＥＦの電位がサンプリング保持される。
　サンプリング保持された電位は、そのデータ線を介して接続された画素部１０８内の垂直方向に配列されたｍ個の画素のうち、そのときにゲート線Ｇ1～Ｇmで選択されている１画素の信号保持容量Ｃｓに保持される。
　このとき保持されたランプ信号ＶＲＥＦの電圧は、その画素のデジタル映像信号の画素値（階調レベル）に対応している。すなわち、入力された表示用デジタル映像信号ＳＶＤの画素データは、アナログ映像信号に変換されて画素の信号保持容量Ｃｓに蓄積される。
　このようにして、各画素にはアナログスイッチ１０７1～１０７nがオフになる直前の時点のランプ信号ＶＲＥＦの電圧が、それぞれの画素の信号保持容量Ｃｓで次のフレームまで保持されて、それぞれの画素の液晶素子が駆動される。
　画像表示装置１００において、アナログスイッチ１０７1～１０７nがオフになるタイミング、すなわちランプ信号の電圧をサンプリング保持するタイミングはそのときに表示しようとする映像信号の絵柄によって異なり、すべて同時の場合もあれば互いに異なる場合もある。
　オフになる順序も固定されているわけではない。黒レベル（液晶層の光透過率ゼロ相当）から白レベル（液晶層の光透過率１００％相当）へ向かって漸次レベルが変化するランプ信号ＶＲＥＦを入力した場合であれば、黒側のレベルを表示しようとする画素に繋がるアナログスイッチから順にオフになる。絵柄によってその都度オフになる順番は異なる。
　画像表示装置１００は、ランプ信号を用いたＤＡ変換方式の動作により直線性がよいなどの特長を有する。画像表示装置１００は、ダミー画素を画素内に設けることなく、表示用デジタル映像信号の各ライン単位でダイナミックに変動するランプ信号データ生成部の負荷変動に起因するランプ信号の電圧変動による階調劣化（波形妨害）を高精度に抑圧するために、変換用アナログ信号発生部１０１を設けている。
　次に、変換用アナログ信号発生部１０１の構成及び動作について詳細に説明する。
　図３は、変換用アナログ信号発生部１０１の具体的な構成例を示すブロック図、図４は、図３の概略動作説明用タイミングチャートを示す。なお、図４の（ａ）～（ｄ）と（ｅ）～（ｒ）とは便宜上、時間軸を変えて図示してある。
　図３に示すように、変換用アナログ信号発生部１０１には、表示すべきデジタル映像信号ＩＤ、垂直同期信号ＶＤ、水平同期信号ＨＤ、クロックＣＬＫが入力される。
　変換用アナログ信号発生部１０１は、奇数ラインランプ信号データ生成部２０１Ａ、偶数ラインランプ信号データ生成部２０１Ｂ、１ビットラインカウンタ２０２、アドレスカウンタ２０３、ＮＯＴ回路２０４、画像データセレクタ２１１、ヒストグラム値セレクタ２１２、ランプ信号データ生成部２１３、ＤＡ変換部２１４を有する。
　変換用アナログ信号発生部１０１は、表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとを生成して出力する。
　奇数ラインランプ信号データ生成部２０１Ａは、奇数１ラインデータメモリ２０５ａ（以下、データメモリ２０５ａ）、奇数ラインヒストグラムメモリ２０６ａ（以下、ヒストグラムメモリ２０６ａ）、ＡＮＤ回路２０７ａ、加算器２０８ａ、スイッチ２０９ａ、奇数ライン累積加算器２１０ａを有する。
　ヒストグラムメモリ２０６ａは、水平走査期間ごとに、奇数ラインの１ラインの各画素の画像データが有する階調値のヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力部である。
　偶数ラインランプ信号データ生成部２０１Ｂは、奇数ラインランプ信号データ生成部２０１Ａと同様の構成である。
　偶数ラインランプ信号データ生成部２０１Ｂは、偶数１ラインデータメモリ２０５ｂ（以下、データメモリ２０５ｂ）、偶数ラインヒストグラムメモリ２０６ｂ（以下、ヒストグラムメモリ２０６ｂ）、ＡＮＤ回路２０７ｂ、加算器２０８ｂ、スイッチ２０９ｂ、偶数ライン累積加算器２１０ｂを有する。
　ヒストグラムメモリ２０６ｂは、水平走査期間ごとに、偶数ラインの１ラインの各画素の画像データが有する階調値のヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力部である。
　なお、データメモリ２０５ａ及び２０５ｂ、並びに、ヒストグラムメモリ２０６ａ及び２０６ｂは、書き込みと読み出しを独立に実行できるデュアルポートメモリである。
　ここで、奇数ラインと偶数ラインとに処理を分けるのは、ヒストグラムを生成するのに１ラインの期間が必要であり、この期間はヒストグラムが確定していないためである。
　すなわち、奇数ライン側処理及び偶数ライン側処理のうち一方の側の処理でヒストグラム値を生成している間は、もう一方の側の処理でヒストグラム値を読み出し、これを１ラインごとに交互に切り換えるためである。
　データメモリ２０５ａ及び２０５ｂは、ヒストグラム生成で生じる１ライン分の時間遅延にタイミングを合わせるために用いられる。
　１ビットラインカウンタ２０２には、図４の（ｂ）に示す垂直同期信号ＶＤと、図４の（ｃ）及び（ｇ）に示す水平同期信号ＨＤとが供給される。１ビットラインカウンタ２０２は、図４の（ａ）及び（ｅ）に示す入力デジタル映像信号の画像データＩＤが、奇数ライン画像データID(1)，ID(3)，…であるか、偶数ライン画像データID(2)，ID(4)，…であるかを示す判定信号LINEを生成する。
　図４の（ｄ）及び（ｈ）に示すように、判定信号LINEは、一例として、画像データが奇数ラインの場合“１”、偶数ラインの場合“０”とする。
　１ビットラインカウンタ２０２は、判定信号LINEをライトイネーブル信号として、データメモリ２０５ａ及びヒストグラムメモリ２０６ａの各ライトイネーブル端子WEに供給する。
　ＮＯＴ回路２０４は判定信号LINEを極性反転し、極性反転した信号をライトイネーブル信号としてデータメモリ２０５ｂ及びヒストグラムメモリ２０６ｂの各ライトイネーブル端子WEに供給する。
　ＡＮＤ回路２０７ａは、判定信号LINEと水平同期信号ＨＤとを論理積演算して、ヒストグラムメモリ２０６ａ及び奇数ライン累積加算器２１０ａの各クリア端子CLRにクリア信号としてそれぞれ供給する。
　ＡＮＤ回路２０７ｂは、ＮＯＴ回路２０４で判定信号LINEを極性反転した信号と水平同期信号ＨＤとを論理積演算して、ヒストグラムメモリ２０６ｂ及び偶数ライン累積加算器２１０ｂの各クリア端子CLRにクリア信号としてそれぞれ供給する。
　アドレスカウンタ２０３は、水平同期信号ＨＤと図４の（ｆ）に示すクロックＣＬＫとから画像データＩＤに同期した、図４の（ｉ）に模式的に示すカウンタ値ＡＣを生成する。
　アドレスカウンタ２０３は、カウンタ値ＡＣをデータメモリ２０５ａ及び２０５ｂの各書き込みアドレス端子WADRSと読み出しアドレス端子RADRSにそれぞれ供給する。
　データメモリ２０５ａ及び２０５ｂは、ライトイネーブル信号が“１”のとき、端子WDATAに入力される画像データＩＤを書き込み、ライトイネーブル信号が“０”のとき、書き込まれている画像データを端子RDATAから読み出す。
　データメモリ２０５ａ及び２０５ｂには、前述したように互いに逆極性で、奇数ラインのとき“１”、偶数ラインのとき“０”であるライトイネーブル信号が供給される。
　よって、データメモリ２０５ａは、奇数１ラインの画像データを書き込み、その奇数１ラインの画像データを、図４の（ｊ）に模式的に示すように、次の偶数１ライン入力期間に読み出す。
　データメモリ２０５ｂは偶数１ラインの画像データを書き込み、その偶数ラインの画像データを、図４の（ｎ）に模式的に示すように、次の奇数１ライン入力期間に読み出す。
　画像データセレクタ２１１は、セレクト端子SELに供給される判定信号LINEが“０”のとき、端子Ａに供給されているデータメモリ２０５ａから読み出された奇数１ラインの画像データID_ODDを選択して出力する。
　画像データセレクタ２１１は、判定信号LINEが“１”のとき、端子Ｂに供給されているデータメモリ２０５ｂから読み出された偶数１ラインの画像データID_EVENを選択して出力する。
　これにより、画像データセレクタ２１１は、図４の（ｑ）に模式的に示すように、入力画像データＩＤの奇数１ライン入力期間は偶数１ラインの画像データを選択し、偶数１ライン入力期間は奇数１ラインの画像データを選択する。
　画像データセレクタ２１１は、選択した画像データを、表示用デジタル映像信号ＳＶＤとして、図１Ａのシフトレジスタ回路１０３に供給する。
　データメモリ２０５ａ及び２０５ｂと画像データセレクタ２１１からなる構成は１ライン遅延回路（遅延部）であって、奇数ラインと偶数ラインを選択的に出力する機能を有する。
　データメモリ２０５ａ及び２０５ｂと画像データセレクタ２１１よりなる遅延部は、ＤＡ変換部２１４から出力されるランプ信号ＶＲＥＦに同期して、１ラインの各画素の画像データを遅延して、シフトレジスタ回路１０３及び１ラインラッチ回路１０４よりなる保持部に供給する。
　ヒストグラムメモリ２０６ａは、データメモリ２０５ａが奇数１ラインの画像データの書き込み中の期間、１ライン分のヒストグラムを書き込む。ヒストグラムメモリ２０６ｂは、データメモリ２０５ｂが偶数１ラインの画像データ書き込み中の期間、１ライン分のヒストグラムを書き込む。
　加算器２０８ａ，２０８ｂは、ヒストグラムメモリ２０６ａ，２０６ｂの端子RDATAより出力された読み出しデータに“１”を加算して、端子WDATAに供給する。
　つまり、ヒストグラムメモリ２０６ａ及び２０６ｂは、入力画像データＩＤが書き込みアドレス端子WADRSに供給され、加算器２０８ａ，２０８ｂがヒストグラムメモリ２０６ａ，２０６ｂからの読み出しデータに“１”を加算した値をヒストグラムメモリ２０６ａ及び２０６ｂに書き込むことでヒストグラム値を生成する。
　ヒストグラムメモリ２０６ａ，２０６ｂからの読み出しデータは、書き込みアドレス端子WADRSに供給された入力画像データＩＤの画素の階調に対応したアドレスに記憶されていた値である。
　ヒストグラムメモリ２０６ａ及び２０６ｂは、クリア信号により１ライン書き込み開始前に、以前記憶した別ラインのヒストグラム値がすべてクリアされる。
　ヒストグラムメモリ２０６ａ及び２０６ｂの読み出しアドレス端子RADRSには、スイッチ２０９ａ，２０９ｂを介して互いに逆論理値の読み出しアドレス信号が供給され、書き込みを行わない各ラインで読み出し動作が行われる。
　奇数ライン累積加算器２１０ａは、ＡＮＤ回路２０７ａからの１水平走査期間（１Ｈ）周期の信号によりクリアされた後、ヒストグラムメモリ２０６ａの端子RDATAから１Ｈ内で順次に読み出される、図４の（ｋ）に模式的に示す奇数ラインの複数のヒストグラム値HISTD_ODDを累積加算する。
　奇数ライン累積加算器２１０ａは、図４の（ｍ）に模式的に示すように、算出した累積加算値HISTADD_ODDを出力する。
　偶数ライン累積加算器２１０ｂは、ＡＮＤ回路２０７ｂからの１Ｈ周期の信号によりクリアされた後、ヒストグラムメモリ２０６ｂの端子RDATAから１Ｈ内で順次に読み出される、図４の（ｏ）に模式的に示す偶数ラインの複数のヒストグラム値HISTD_EVENを累積加算する。
　偶数ライン累積加算器２１０ｂは、図４の（ｐ）に模式的に示すように、算出した累積加算値HISTADD_EVENを出力する。
　ヒストグラム値セレクタ２１２は、セレクト端子SELに供給される判定信号LINEが“０”のとき、端子Ａに供給されている奇数ライン累積加算器２１０ａから読み出された図４の（ｍ）に示す奇数ラインの累積加算値HISTADD_ODDを選択して出力する。
　ヒストグラム値セレクタ２１２は、判定信号LINEが“１”のとき、端子Ｂに供給されている偶数ライン累積加算器２１０ｂから読み出された図４の（ｐ）に示す偶数ラインの累積加算値HISTADD_EVENを選択して出力する。
　これにより、ヒストグラム値セレクタ２１２は、図４の（ｒ）に模式的に示すように、画像データセレクタ２１１から出力されている１ラインの画像データと同じラインのヒストグラム値を示すヒストグラム値データHISTDを出力する。
　なお、図４の（ｒ）において、HISTD(1)で示すａ１，ｂ１，ｃ１，ｄ１，…は、奇数ライン画像データID(1)の各階調の出現頻度（ヒストグラム値）である。HISTD(2)で示すａ２，ｂ２，ｃ２，ｄ２，…は、偶数ライン画像データID(2)の各階調の出現頻度（ヒストグラム値）である。
　次に、ヒストグラムメモリ２０６ａ及び２０６ｂ、奇数ライン累積加算器２１０ａ及び偶数ライン累積加算器２１０ｂの動作を、図５のタイミングチャートを参照してさらに詳細に説明する。
　図５の（ａ）に示す入力画像データＩＤは、垂直同期信号（垂直リセット信号）ＶＤ、図５の（ｃ）に示す水平同期信号（水平リセット信号）ＨＤ、及び、図５の（ｂ）に示すクロックＣＬＫに同期している。
　図５の（ｄ）は、図３の１ビットラインカウンタ２０２より出力される判定信号LINEを示している。ここでは、判定信号LINEは、入力画像データＩＤが奇数ラインの画像データID(11)のとき“１”、偶数ラインの画像データID(12)のとき“０”である。
　アドレスカウンタ２０３は、図５の（ｅ）に示すように、一例として、１Ｈ期間内で“０”から“７”まで１ずつカウントアップしてカウンタ値ＡＣを出力する。アドレスカウンタ２０３は、１Ｈごとにカウントアップを繰り返す。ここでは、説明を簡単にするため、１Ｈ期間の画像データ数（水平画素数）を“８”としている。
　判定信号LINEが“１”である奇数ラインの画像データ入力期間では、ヒストグラムメモリ２０６ａは奇数ラインのヒストグラムを生成する。
　この期間では、ヒストグラムメモリ２０６ａの書き込みイネーブル端子WEには、図５の（ｈ）に示すように、判定信号LINE“１”がライトイネーブル信号として入力される。
　ヒストグラムメモリ２０６ａの読み出しアドレス端子RADRSには、端子“１”側に接続されたスイッチ２０９ａを介して、図５の（ｊ）に模式的に示すように、図５の（ａ）に示す奇数ラインの入力画像データID(11)が入力される。
　ヒストグラムメモリ２０６ａの書き込みアドレス端子WADRSには、図５の（ｉ）に模式的に示す入力画像データID(11)の画素値が書き込みアドレスとして入力される。ヒストグラムメモリ２０６ａは、入力画像データID(11)の画素値を書き込みアドレスとして、端子WDATAに供給される図５の（ｍ）に模式的に示す加算器２０８ａからのデータを書き込む。
　ヒストグラムメモリ２０６ａの端子RDATAから読み出されるデータは、図５の（ｋ）に示すように、データが読み出される以前に、書き込みアドレス端子WADRSに入力されたその書き込みアドレスが選択された回数を示す。
　よって、ヒストグラムメモリ２０６ａに書き込まれる書き込みデータは、端子RDATAから読み出された、書き込みアドレスが選択された回数を示すデータに加算器２０８ａで“１”を加算した値のデータである。
　すなわち、入力画像データID(11)の１ラインの８つの画素が、例えば図５の（ａ）に示すように、２，５，３，２，７，２，５，３の各画素値（階調）で順番に入力されるとき、ヒストグラムメモリ２０６ａは、それぞれの階調を示すアドレスを書き込みアドレス及び読み出しアドレスとして選択する。
　ヒストグラムメモリ２０６ａは、選択した書き込みアドレス及び読み出しアドレスの回数に“１”を加算した値を書き込む。
　ヒストグラムメモリ２０６ａのクリア端子CLRには、ＡＮＤ回路２０７ａより水平同期信号ＨＤがクリア信号として入力される。
　ヒストグラムメモリ２０６ａに書き込まれたアドレス０～７の書き込みデータ値（ヒストグラム値）は、クリア信号によって、図５の（ｇ）に示すように、水平同期信号ＨＤの立ち上がりエッジですべて０にクリアされる。
　従って、ヒストグラムメモリ２０６ａにおけるアドレス０～７の書き込みデータ値は、最初はすべて“０”である。
　図５の（ｋ）に示すように、最初から３つの入力画素値に対応した読み出しアドレス２，５，３からはデータ値“０”が読み出される。
　図５の（ｍ）に示すように、アドレス２，５，３のデータ値“０”に“１”が加算されて、ヒストグラムメモリ２０６ａには、アドレス２，５，３のデータ値“１”がそれぞれ書き込まれる。
　続く４番目の画素値に対応した読み出しアドレス２からは以前に書き込まれた“１”が読み出され、それに“１”を加算して“２”がアドレス２に上書きされる。
　以下、同様にして、１ラインの画素入力後には図５の（ｎ）に示すように、アドレス２の書き込みデータ値が“３”、アドレス３，５の各書き込みデータ値が“２”、アドレス７の書き込みデータ値が“１”で、それ以外のアドレス０，１，４，６は“０”となる。
　つまり、ヒストグラムメモリ２０６ａには、階調値をアドレスとし、アドレスに書き込まれたデータ値を階調の累計値とする、奇数ラインの８つの画素の階調ごとの累計値であるヒストグラム値HISTD_Qが記憶されることになる。
　このようにして、ヒストグラムメモリ２０６ａは、判定信号LINEが“１”であるとき、奇数ラインの入力画像データの各階調のヒストグラム値HISTD_ODDを生成する。
　続いて、判定信号LINEが“０”である偶数ラインの画像データ入力期間では、ヒストグラムメモリ２０６ａの上記の動作と同様の動作により、ヒストグラムメモリ２０６ｂは偶数ラインの入力画像データの各階調のヒストグラム値HISTD_EVENを生成する。
　これと同時に、ヒストグラムメモリ２０６ａは、“１”のライトイネーブル信号が供給されないので読み出し動作のみを行い、直前の奇数ラインの画像データ入力期間に記憶したヒストグラム値HISTD_ODDを用いて負荷変動を補正する。
　偶数ラインの画像データ入力期間では、スイッチ２０９ａが端子“０”側に切り換え接続される。よって、ヒストグラムメモリ２０６ａの端子RADRSには、図５の（ｊ）及び（ｆ）に示すように、図５の（ｅ）に示すカウンタ値ＡＣがスイッチ２０９ａを介して読み出しアドレスとして供給される。
　これにより、ヒストグラムメモリ２０６ａは、水平同期信号をリセットとし、１ずつインクリメントするカウンタ値ＡＣの値を読み出しアドレスとする。ヒストグラムメモリ２０６ａは、図５の（ｎ）に示す奇数ラインの画像データ入力期間に記憶したヒストグラム値HISTD_ODDを、図５の（ｋ）に示すように順次に出力する。
　ヒストグラム値HISTD_ODDは、アドレス２から読み出される階調値“２”が３、アドレス３，５からそれぞれ読み出される階調値“３”，“５”がそれぞれ２、アドレス７から読み出される階調値“７”が１で、それ以外の階調値“０”，“１”，“４”，“６”は０である。
　なお、ヒストグラム値は１ライン遅延しており、この期間に対応した奇数ラインの画像データも、データメモリ２０５ａから１ライン遅延されてID_ODDとして出力される。
　奇数ライン累積加算器２１０ａの端子INDATAには、ヒストグラムメモリ２０６ａから読み出された図５の（ｋ）に示す奇数ラインの階調のヒストグラム値HISTD_ODDが入力される。奇数ライン累積加算器２１０ａは、ヒストグラム値HISTD_ODDを累積加算し、図５の（ｏ）に示す累積加算値HISTADD_ODDを端子EXDATAから出力する。
　この累積加算値HISTADD_ODDは、その時点でオフされているアナログスイッチの数ｓを示している。
　以上説明した奇数ラインの画像データ入力期間における入力画像データID(11)の階調（データレベル）と、ヒストグラム値HISTD_ODDと、累積加算値HISTADD_ODDとをまとめると図６に示すとおりとなる。
　偶数ラインの画像データ入力期間においては、偶数ラインランプ信号データ生成部２０１Ｂによって、奇数ラインの画像データ入力期間と同様の動作が行われる。このときの動作は１Ｈ期間奇数ラインの動作とずれているだけであり、その動作は容易に類推できるのでその詳細な説明は省略する。
　ヒストグラムメモリ２０６ｂは、偶数ラインのヒストグラム値HISTD_EVENを出力し、偶数ライン累積加算器２１０ｂは偶数ラインのオフされているアナログスイッチ数ｓを示す累積加算値HISTADD_EVENを出力する。
　ヒストグラムメモリ２０６ａ及び２０６ｂは、ランプ信号を１Ｈ期間内で最も低い階調レベルから最も高い階調レベル方向へ波形を変化させる場合は、最も低い階調０のヒストグラム値から最も高い階調のヒストグラム値の方向の順で水平同期信号に同期して出力する。
　逆に、ヒストグラムメモリ２０６ａ及び２０６ｂは、ランプ信号を１Ｈ期間内で最も高い階調レベルから最も低い階調レベル方向へ波形を変化させる場合は、最も高い階調のヒストグラム値から最も低い階調のヒストグラム値の方向の順で水平同期信号に同期して出力する。
　以下の説明ではランプ信号の波形は前者の場合であるとする。
　図３に示すヒストグラム値セレクタ２１２は、セレクト端子SELに供給される判定信号LINEが“０”のとき、図５の（ｐ）に模式的に示すように、端子Ａに供給されている奇数ライン累積加算器２１０ａから出力された奇数ラインの累積加算値HISTADD_ODDを選択してヒストグラム値データHISTDとして出力する。
　この期間では、画像データセレクタ２１１からは、図５の（ｑ）に模式的に示すように、同じ奇数ラインの画像データID_ODDが出力される。
　また、ヒストグラム値セレクタ２１２は、セレクト端子SELに供給される判定信号LINEが“１”のとき、端子Ｂに供給されている偶数ライン累積加算器２１０ｂから出力された偶数１ラインの累積加算値HISTADD_EVENを選択してヒストグラム値データHISTDとして出力する。
　図３に示すランプ信号データ生成部２１３には、ヒストグラム値セレクタ２１２から選択されて出力されたヒストグラム値データHISTDと、クロックＣＬＫと、水平同期信号ＨＤとが供給される。
　ランプ信号データ生成部２１３は、１Ｈ期間の最初で最小の階調値から開始して１Ｈ期間の終了直前で最大の階調値を示す傾斜波であり、かつ、その傾斜の程度が累積加算値に応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号データＶＲＥＦＤを生成する。
　ＤＡ変換部２１４は、バッファを内蔵しており、デジタル信号であるランプ信号データＶＲＥＦＤをクロックＣＬＫに基づきアナログ信号のランプ信号ＶＲＥＦに変換する。ＤＡ変換部２１４は、図１Ａに示すランプ信号線Ｌｓ介して、ランプ信号ＶＲＥＦをアナログスイッチ１０７1～１０７nにそれぞれ供給する。
　ランプ信号データ生成部２１３は、傾斜の程度が累積加算値に応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号データＶＲＥＦＤを生成する。よって、変換用アナログ信号発生部１０１は、ＤＡ変換部２１４の出力インピーダンスと、アナログスイッチ１０７1～１０７nを代表とする入力インピーダンスとでダイナミックに生じる負荷変動に起因するランプ信号の電圧変動を抑圧する。
　ランプ信号の電圧変動の抑圧について具体的に説明する。ＤＡ変換部２１４及びアナログスイッチ１０７1～１０７nからなる回路部の等価回路は従来と同様に図１６で表される。ここで、図３に示すＤＡ変換部２１４内のバッファの出力インピーダンスをＺ0、図１Ａに示すアナログスイッチ１０７1～１０７n１個当たりの入力インピーダンスをＺ1とし、入力された階調を表示するためにオフされるアナログスイッチの数をｓとすると、負荷変動率は次式で表される。
　負荷変動率＝Ｖ1（ｓ）／Ｖ0＝Ｚ1／｛（ｎ－ｓ）Ｚ0＋Ｚ1｝　…（２）
　式（２）において、０≦ｓ≦ｎであり、Ｖ0はＤＡ変換部２１４内のバッファの出力電圧、Ｖ1（ｓ）はＤＡ変換部２１４からランプ信号線Ｌｓを介してｎ個のアナログスイッチへ供給されるランプ信号電圧である。
　図７は、負荷変動率とアナログスイッチオフ数ｓとの関係の一例のグラフを示す。Ｚ0＝１、Ｚ1＝１００、アナログスイッチの総数ｎ＝２５６とした場合、式（２）の負荷変動率は、図７に示すように、アナログスイッチオフ数ｓに応じて非線形的に変化する。
　負荷変動率はアナログスイッチオフ数ｓが少なくなるほど小さくなる。なお、上記のパラメータは視覚的に分かりやすいように設定したもので、実際のパラメータとは異なる場合がある。
　図７に示す負荷変動率は、アナログスイッチオフ数ｓに対して非線形に変化するものであることを示している。
　画像表示装置１００におけるランプ信号データ生成部２１３は、ヒストグラムメモリ２０６ａ，２０６ｂから得られる各階調の対象画素数（ヒストグラム値）の累計加算値が示すアナログスイッチオフ数ｓに応じて、負荷変動率に対応した図８に示す負荷変動補正データを乗じたランプ信号データＶＲＥＦＤを生成する。
　ランプ信号データＶＲＥＦＤは、アナログ波形としたときのランプ信号ＶＲＥＦがヒストグラム値に応じて可変制御されて非線形の傾斜を示す、デジタルデータである。
　図８に示す負荷変動補正データは、例えば式（３）によって求められる。
　負荷変動補正データ＝｛（ｎ－ｓ）Ｚ0＋Ｚ1｝／Ｚ1　…（３）
　負荷変動補正データは、式（２）に示す負荷変動率の逆数で求められる。負荷変動補正データは、負荷変動に基づく補正を行うことができるデータ値であればよく、式（３）に限定されない。
　以上の動作によって、本実施形態の画像表示装置１００によれば、表示用デジタル映像信号のそれぞれのラインで、各階調の画像数に応じてダイナミックに変化するランプ信号データ生成部２１３の負荷変動に起因するランプ信号ＶＲＥＦの電圧変動による階調劣化を抑圧することができる。
　次に、ランプ信号データ生成部２１３における負荷変動を補正したランプ信号データＶＲＥＦＤの生成動作について、図９，図１０Ａ～図１０Ｂ，図１１Ａ～図１１Ｂを参照して、さらに具体的かつ詳細に説明する。
　画像表示装置１００は、図９に示すように、黒背景であるイメージ１ｃ上に５０％グレー階調の水平画素数６４画素のボックス（イメージ２ｃ）と５０％グレー階調の水平画素数１２８画素のボックス（イメージ３ｃ）とが上下に隣接配置された画像を表示するものとする。なお、水平方向の全画素数ｎは２５６であるものとする。
　図９においても、５０％グレー階調であるイメージ２ａ及び３ａを白で表現している。図９に示す画像は、図１５Ａに示す元画像と同一の画像である。
　図１０Ａ，図１０Ｂ，図１０Ｃは、それぞれ、イメージ１ｃ，２ｃ，３ｃにおける負荷変動率Ｆを、カウンタ値ＱＤと入力電圧Ｖ1との関係によって示している。図１１Ａ，図１１Ｂ，図１１Ｃは、それぞれ、イメージ１ｃ，２ｃ，３ｃにおけるランプ信号データＶＲＥＦＤの傾斜の状態を、カウンタ値ＱＤと入力電圧Ｖ1との関係によって示している。
　図１０Ａ～図１０Ｃ及び図１１Ａ～図１１Ｃの横軸に示すカウンタ値ＱＤは、図１Ａの階調カウンタ１０５より出力され、水平画素数２５６に対応して値“０”から“２５５”まで１Ｈ内でクロック周期に同期して１ずつ増加する。
　ランプ信号データ生成部２１３は、負荷変動補正を行わない場合は、１Ｈ内で、最小階調値の黒レベル（液晶層の光透過率ゼロ相当）を示す０Ｖから最大階調値の白レベル（液晶層の光透過率１００％相当）を示す１Ｖまで時間の経過と共に直線的に変化する傾斜を有する１Ｈ周期の三角波であるランプ信号を発生する。
　式（２）及び式（３）において、Ｚ0＝１、Ｚ1＝１００とする。
　黒背景であるイメージ１ｃの１ライン表示時には、水平方向のすべての２５６画素が階調値“０”であるので、カウンタ値ＱＤが“０”のとき全水平画素に対応した２５６個のアナログスイッチがすべて同時にオフとなる。
　このため、その後、カウンタ値ＱＤが“２５５”まで変化する１Ｈ期間、２５６個のアナログスイッチはオフ状態を継続する。このときの負荷変動率Ｆ(255)は図１０Ａに示すように“１”となる（負荷変動なし）。
　ここで、負荷変動率Ｆ(255)は100/{(256-256)×1＋100}で表される。このイメージ１ｃの１ライン表示時には、負荷変動がないので、ランプ信号データ生成部２１３は図１１Ａに示すように０Ｖから１Ｖまでカウンタ値ＱＤの値の変化に応じて直線的に増加する傾斜を有する三角波のランプ信号データＶＲＥＦＤを生成する。
　次に、水平幅が短い方の５０％グレー階調のイメージ２ｃの１ライン表示時には、１ラインの２５６画素のうち５０％グレー階調の画素が６４画素、残りの黒背景の階調の画素が１９２画素である。
　このため、水平走査期間開始直後のカウンタ値ＱＤが“０”のとき黒背景の階調の１９２画素に対応した１９２個のアナログスイッチが同時にオフとなり、残りの６４画素に対応した６４個のアナログスイッチはオンとされている。
　その後、５０％の階調値を示すカウンタ値ＱＤが“１２８”となると、５０％の画素値とカウンタ値とが一致する。すると、コンパレータ１０６1～１０６nから出力される一致パルスにより残りの６４個のアナログスイッチがオフとされ、オフ直前のランプ信号（三角波）の５０％階調値を示す０.５Ｖがサンプリングされる。この時点で２５６個すべてのアナログスイッチがオフとなる。
　従って、イメージ２ｃ表示時には図１０Ｂに示すように、カウンタ値ＱＤが“０”～“１２７”の期間の負荷変動率Ｆ(192)は式（２）より０.６１０（＝100/{(256-192)×1＋100}）となり、カウンタ値ＱＤが“１２８”～“２５５”では１となる。
　図１０Ｂでは、負荷変動率Ｆは、カウンタ値ＱＤが“０”～“１２７”では傾き０．６１０、カウンタ値ＱＤが“１２８”～“２５５”では傾き１の非線形な直線となる。
　そこで、ランプ信号データ生成部２１３は負荷変動率Ｆ(192)を補正するための負荷変動補正値Ｈを式（３）により生成してカウンタ値ＱＤの値の変化に応じて図１１ＢにIで示すように変化する傾斜を有するランプ信号データＶＲＥＦＤを生成する。
　なお、カウンタ値ＱＤが“１２８”～“２５５”では負荷変動率はＦ(255)（＝１）であるので、ランプ信号データＶＲＥＦＤの傾斜は図１１ＢにIIで示すように１となる。
　このように、ランプ信号データ生成部２１３は、図１１Ｂに示す非線形の傾斜を有するランプ信号データＶＲＥＦＤを生成する。
　次に、水平幅が長い方の５０％グレー階調のイメージ３ｃの１ライン表示時には、１ラインの２５６画素のうち５０％グレー階調の画素が１２８画素、残りの黒背景の階調の画素が１２８画素である。
　このため、水平走査期間開始直後のカウンタ値ＱＤが“０”のとき黒背景の階調の１２８画素に対応した１２８個のアナログスイッチが同時にオフとなり、残りの１２８画素に対応した１２８個のアナログスイッチはオンとされている。
　その後、５０％の階調値を示すカウンタ値ＱＤが“１２８”となると、５０％の画素値とカウンタ値とが一致する。すると、コンパレータ１０６1～１０６nから出力される一致パルスにより残りの１２８個のアナログスイッチがオフとされ、オフ直前のランプ信号（三角波）の５０％階調値を示す０.５Ｖがサンプリングされる。この時点で２５６個すべてのアナログスイッチがオフとなる。
　従って、イメージ３ｃ表示時には図１０Ｃに示すように、カウンタ値ＱＤが“０”～“１２７”の期間の負荷変動率Ｆ(128)は式（２）より０.４３９（＝100/{(256-128)×1＋100}）となり、カウンタ値ＱＤが“１２８”～“２５５”では１となる。
　図１０Ｃでは、負荷変動率Ｆは、カウンタ値ＱＤが“０”～“１２７”では傾き０．４３９、カウンタ値ＱＤが“１２８”～“２５５”では傾き１の非線形な直線となる。
　そこで、ランプ信号データ生成部２１３は負荷変動率Ｆ(128)を補正するための負荷変動補正値Ｈを式（３）により生成してカウンタ値ＱＤの値の変化に応じて図１１ＣにIIIで示すように変化する傾斜を有するランプ信号データＶＲＥＦＤを生成する。
　なお、カウンタ値ＱＤが“１２８”～“２５５”では負荷変動率はＦ(255)（＝１）であるので、ランプ信号データＶＲＥＦＤの傾斜は図１１ＣにIVで示すように１となる。
　このように、ランプ信号データ生成部２１３は、図１１Ｃに示す非線形の傾斜を有するランプ信号データＶＲＥＦＤを生成する。図１１ＢのIで示す部分の傾斜と図１１ＣのIIIで示す部分の傾斜とは、傾斜の程度が異なる。
　本実施の形態では、負荷変動補正を行ってランプ信号データＶＲＥＦＤに基づくランプ信号を生成している。よって、ランプ信号ＶＲＥＦをサンプルホールドして得られるイメージ２ｃ，３ｃの表示画像は、従来の図１５Ｂの表示画像におけるイメージ２ｂ，３ｂと比較して、階調劣化が抑えられて本来の５０％グレー階調に近い階調表示が可能になる。
　次に、図３中のランプ信号データ生成部２１３の具体的な構成例について説明する。
（ランプ信号生成部の第１構成例）
　図１２は、ランプ信号データ生成部２１３の第１構成例のブロック図を示す。図１２に示す第１構成例のランプ信号データ生成部２１３Ａは、カウンタ３０１及びデータ生成器３０２から構成される。カウンタ３０１は、クロックＣＬＫをカウントアップまたはカウントダウンし、水平同期信号ＨＤによりリセットされることで、１水平走査期間内で最小階調から最大階調までを示すカウンタ値を生成する。
　クロックＣＬＫは図２の（ｅ）、図４の（ｆ）に示すクロックであり、カウンタ３０１は、図１Ａの階調カウンタ１０５が出力するカウンタ値ＱＤ（第１のカウンタ値）と同期するカウンタ値ＱＤ（第２のカウンタ値）を出力する。
　データ生成器３０２には、図３のヒストグラム値セレクタ２１２から出力されたヒストグラム値データHISTDと、カウンタ３０１のカウンタ値ＱＤとがアドレスとして入力される。データ生成器３０２は、ヒストグラム値データHISTDとカウンタ値ＱＤとに対応したデジタル信号であるランプ信号データＶＲＥＦＤを出力する。
　データ生成器３０２は、ルックアップテーブル（ＬＵＴ）により構成することができる。アドレスとして入力されるヒストグラム値データHISTDは、カウンタ値ＱＤの値ごとにその時点のアナログスイッチオフ数ｓを示している。よって、データ生成器３０２は、負荷変動補正した傾斜特性の三角波のランプ信号データＶＲＥＦＤを生成することができる。
　データ生成器３０２は、カウンタ値ＱＤが示す三角波の補正、表示用デジタル映像信号のデガンマの実施、液晶素子の電圧－透過率特性（ＶＴ特性）の補正のうちの少なくとも１つの特性を付加したランプ信号データ（ＬＵＴデータ）を記憶している。
　データ生成器３０２は、生成したランプ信号データＶＲＥＦＤを図３のＤＡ変換部２１４に供給する。
　図７に示した負荷変動率特性が特に非線形であり、負荷変動率が急峻に立ち上がると、表示画像には階調の段差が視認される。第１構成例のランプ信号データ生成部２１３Ａは、階調の段差が視認される程度が許容できない場合に用いるのに好適である。
　また、第１構成例のランプ信号データ生成部２１３Ａは、階調データが単調増加関数のうちの単なる三角波ではなく、表示用デジタル映像信号のデガンマも実施する非線形性を持たせる場合や、液晶素子のＶＴ特性を一挙にまとめて補正する場合に最適な構成である。
　アナログスイッチ１０７1～１０７nのインピーダンスがばらつき、ヒストグラム値とは非線形のバッファ負荷となった場合でも、第１構成例のランプ信号データ生成部２１３Ａは、アナログスイッチ１０７1～１０７nの負荷特性に合わせたＬＵＴデータとすることで、種々のケースに対応できる。
　ランプ信号データ生成部２１３Ａは、階調劣化を効果的に抑制することができる。
（ランプ信号生成部の第２構成例）
　図１３は、ランプ信号データ生成部２１３の第２構成例のブロック図を示す。図１３中、図１２と同一構成部分には同一符号を付してある。図１３に示す第２構成例のランプ信号データ生成部２１３Ｂは、図１２のデータ生成器３０２の代わりに乗算器３０４を用い、負荷変動補正データ生成部３０３を追加した構成である。
　負荷変動補正データ生成部３０３は、例えばＬＵＴから構成される。負荷変動補正データ生成部３０３には、ヒストグラム値データHISTDがアドレスとして入力される。負荷変動補正データ生成部３０３は、図８に示す特性の負荷変動補正データを生成して乗算器３０４に供給する。
　負荷変動補正データ生成部３０３を構成するＬＵＴは、アドレスとして入力されるヒストグラム値データHISTDが示すアナログスイッチオフ数ｓに対応したデータ値の負荷変動補正データを出力する。
　乗算器３０４は、負荷変動補正データを乗算値とし、カウンタ３０１からのカウンタ値ＱＤを被乗算値として乗算を行い、その乗算結果をランプ信号データＶＲＥＦＤとして図３のＤＡ変換部２１４に供給する。
　ランプ信号データＶＲＥＦＤは、前述したように１Ｈ期間の最初で最小の階調値から開始して１Ｈ期間の終了直前で最大の階調値を示す傾斜波であり、かつ、その傾斜の程度がヒストグラム値データHISTDに応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号である。
　第２構成例のランプ信号データ生成部２１３Ｂは、水平画素数ｎがそれほど多くない場合や、アナログスイッチ１０７1～１０７nの入力インピーダンスＺ1に対して、ＤＡ変換部２１４内のバッファの出力インピーダンスＺ0が十分に小さい（すなわち、Ｚ0≪Ｚ1）場合に有効である。
　また、ＬＵＴではなく乗算器３０４を用いてランプ信号データＶＲＥＦＤを生成しているので、構成を簡略化でき、低コストで負荷変動抑制効果を得ることができる。
（ランプ信号生成部の第３構成例）
　図１４は、ランプ信号データ生成部２１３の第３構成例のブロック図を示す。図１４中、図１３と同一構成部分には同一符号を付し、その説明を省略する。
　図１４に示すランプ信号データ生成部２１３Ｃは、ランプ信号データ生成部２１３Ａと２１２Ｂとを組み合わせた構成である。ランプ信号データ生成部２１３Ｃは、乗算器３０６によって、データ生成器３０５から出力されるＬＵＴデータと負荷変動補正データ生成部３０３から出力される負荷変動補正データとを乗算する。
　データ生成器３０５は、ＬＵＴにより構成されている。データ生成器３０５には、カウンタ３０１からのカウンタ値ＱＤがアドレスとして入力される。データ生成器３０５は、表示用デジタル映像信号のデガンマの実施、または、液晶素子のＶＴ特性を補正するためのＬＵＴデータ（補正データ）を記憶している。
　乗算器３０６は、負荷変動補正データを乗算値とし、データ生成器３０５からのＬＵＴデータを被乗算値として乗算を行い、その乗算結果をランプ信号データＶＲＥＦＤとして図３のＤＡ変換部２１４に供給する。
　ランプ信号データ生成部２１３Ｃは、液晶素子のＶＴ特性の補正、デガンマを実施するとともに、負荷変動がアナログスイッチオフ数ｓに対して略線形とみなせる場合に有効な構成である。
　液晶素子のＶＴ特性の補正、デガンマによる補正は一般的に各階調に対して非線形である。ランプ信号データ生成部２１３Ｃは、補正パラメータが必要な場合、２.２乗、１.８乗、２.６乗という映像コンテンツで異なる信号ガンマ値をキャンセルするための補正値（デガンマ特性）を適宜変更する場合に有効な構成である。補正パラメータとは、例えば、生産時の液晶膜厚ばらつきで生じる表示素子単位で異なる補正パラメータである。
　ランプ信号データ生成部２１３Ｃは、データ生成器３０５で上記の補正を行い、後段の乗算器３０６でデータ生成器３０５から出力されたＬＵＴデータと負荷変動補正データとを乗算することによって、負荷変動を抑制する。
　ランプ信号データ生成部２１３Ｃは、ＬＵＴのメモリ容量を大幅に削減し、低コスト、装置の小型化が図れる構成である。
　以上説明した本実施形態の画像表示装置１００によれば、ランプ信号を用いたＤＡ変換方式の画像表示装置において、ダミー画素を画素内に設けることなく、表示用デジタル映像信号の各ライン単位でダイナミックに変動するランプ信号データ生成部２１３の負荷変動に起因するランプ信号ＶＲＥＦの電圧変動による階調劣化（波形妨害）を高精度に抑圧できる。
　本実施形態の画像表示装置１００によれば、表示素子のアナログスイッチ特性のばらつきに応じてその抑制効果を調整することで階調性に優れた高画質表示ができる。
　本実施形態の画像表示装置１００によれば、ダミー画素を画素内に設ける必要がないので、回路増大に伴う歩留まり低下を回避することができ、コストアップを低減させることができる。
　なお、本発明は以上の実施形態に限定されるものではなく、種々の変形が可能である。例えば、ランプ信号は１水平走査期間内で最大階調値のレベルから最小階調値のレベルまで変化する傾斜波であってもよい。
　この場合は、カウンタ値も最大階調値のカウンタ値から最小階調値のカウンタ値までダウンカウントする構成とすればよい。
　本発明は液晶表示素子以外の同様な表示素子を用いた画像表示装置であってもよく、ＤＡ変換方式にて画像表示を行う画像表示装置であればよい。
　本発明は、ＤＡ変換方式にて画像表示を行う任意の画像表示装置に利用できる。

Claims (5)

  1. 　複数のデータ線と複数のゲート線とが交差する交差部にそれぞれ配列された複数の画素からなる画素部と、
    　前記複数のゲート線に順次に画素選択信号を供給して、前記画素部の各画素を１ラインの画素単位で順次に選択する垂直方向駆動部と、
    　前記複数のデータ線に１対１に対応してそれぞれ接続された複数のアナログスイッチと、
    　表示用デジタル映像信号における１ライン分の各画素の画像データを保持する保持部と、
    　各水平走査期間の最初の時点で黒レベルと白レベルとのいずれか一方のレベルから開始し、各水平走査期間の終了直前の時点で他方のレベルに達するような、時間の経過とともにレベルが変化する傾斜を有し、かつ、前記傾斜が前記複数のアナログスイッチのうちオフとされたアナログスイッチの数に対応して可変制御されて非線形の傾斜を示す傾斜波であるランプ信号を生成し、前記ランプ信号を前記複数のアナログスイッチに共通に供給し、前記１ライン分の各画素の画像データを前記ランプ信号に同期させて前記保持部に供給する変換用アナログ信号発生部と、
    　水平走査期間ごとに、水平走査期間の開始時に前記複数のアナログスイッチを同時にオンに制御して前記複数のアナログスイッチを介して前記複数のデータ線に前記ランプ信号を供給し、前記保持部で保持された前記１ライン分の各画素の画像データと、１水平走査期間内で最小の階調値と最大の階調値とうちの一方から他方まで順次に変化する第１のカウンタ値とを画素単位で比較し、比較結果が一致を示したときに前記複数のアナログスイッチのうち一致を示した画素に対応して設けられたアナログスイッチのみを次の水平走査期間の開始時までオフに制御し、オフに制御された前記アナログスイッチに接続された前記データ線を介して、前記画素に、オフに制御される直前の前記ランプ信号の電位をサンプルホールドさせて画像表示させる制御部と、
    　を備え、
    　前記変換用アナログ信号発生部は、
    　水平走査期間ごとに、前記１ラインの各画素の画像データが有する階調値のヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力部と、
    　前記ヒストグラム値データを累積加算して、前記複数のアナログスイッチのうちオフされたアナログスイッチ数を示す累積加算値を算出する累積加算器と、
    　前記オフされたアナログスイッチ数の大小に起因する負荷変動によって、前記ランプ信号の電圧変動を抑圧するように、前記累積加算値に応じて傾斜の程度が可変制御された非線形の傾斜を示すランプ信号データを生成するランプ信号データ生成部と、
    　前記ランプ信号データをアナログ信号の前記ランプ信号に変換して、前記複数のアナログスイッチに供給するＤＡ変換部と、
    　前記ＤＡ変換部から出力される前記ランプ信号に同期して、前記１ラインの各画素の画像データを遅延して前記保持部に供給する遅延部と、
    　を有することを特徴とする画像表示装置。
  2. 　前記ランプ信号データ生成部は、
    　前記表示用デジタル映像信号の水平同期信号によりリセットされ、所定周波数のクロックをカウントして、前記第１のカウンタ値と同期した第２のカウンタ値を発生するカウンタと、
    　前記カウンタが発生した前記第２のカウンタ値と、前記累積加算器が算出した前記累積加算値とがアドレスとして入力され、前記ランプ信号データを出力するデータ生成器と、
    　を有することを特徴とする請求項１記載の画像表示装置。
  3. 　前記データ生成器は、前記ランプ信号データとして、前記表示用デジタル映像信号のデガンマを実施する非線形の傾斜特性を示すランプ信号データを出力することを特徴とする請求項２記載の画像表示装置。
  4. 　前記ランプ信号データ生成部は、
    　前記表示用デジタル映像信号の水平同期信号によりリセットされ、所定周波数のクロックをカウントして、前記第１のカウンタ値と同期した第２のカウンタ値を発生するカウンタと、
    　前記複数のアナログスイッチの総数をｎ、前記複数のアナログスイッチのうち、所定のタイミングでオフとされたアナログスイッチ数をｓ（ただし、０≦ｓ≦ｎ）、前記ＤＡ変換部内のバッファの出力インピーダンスをＺ0、前記アナログスイッチ１個当たりの入力インピーダンスをＺ1としたとき、Ｚ1／｛（ｎ－ｓ）Ｚ0＋Ｚ1｝で表される負荷変動率を補正するための負荷変動補正データを生成する負荷変動補正データ生成部と、
    　前記カウンタが発生した前記第２のカウンタ値と、前記負荷変動補正データ生成部が生成した前記負荷変動補正データとを乗算して、乗算結果を前記ランプ信号データとして出力する乗算器と、
    　を有することを特徴とする請求項１記載の画像表示装置。
  5. 　前記ランプ信号データ生成部は、
    　前記表示用デジタル映像信号の水平同期信号によりリセットされ、所定周波数のクロックをカウントして、前記第１のカウンタ値と同期した第２のカウンタ値を発生するカウンタと、
    　前記複数のアナログスイッチの総数をｎ、前記複数のアナログスイッチのうち、所定のタイミングでオフとされたアナログスイッチ数をｓ（ただし、０≦ｓ≦ｎ）、前記ＤＡ変換部内のバッファの出力インピーダンスをＺ0、前記アナログスイッチ１個当たりの入力インピーダンスをＺ1としたとき、Ｚ1／｛（ｎ－ｓ）Ｚ0＋Ｚ1｝で表される負荷変動率を補正するための負荷変動補正データを生成する負荷変動補正データ生成部と、
    　前記カウンタが発生した前記第２のカウンタ値がアドレスとして入力され、前記アドレスに応じて、前記表示用デジタル映像信号のデガンマの実施、または、前記画素が有する液晶素子の電圧－透過率特性を補正するための補正データを生成するデータ生成器と、
    　前記データ生成器が生成した前記補正データと前記負荷変動補正データを乗算して、乗算結果を前記ランプ信号データとして出力する乗算器と、
    　を有することを特徴とする請求項１記載の画像表示装置。
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